DE69015901T2 - Verfahren zum Zusammenfügen von zwei zellulären Datenstömen in einen einzigen zellulären Datenstrom in einem ATD-Multiplexer. - Google Patents

Description

• Die Erfindung betrifft ein Verfahren zum Zusammensetzen von zwei Datenzellenströmen zu einem einzelnen abgehenden Datenzellenstrom in einem ATD-Multiplexer mit einem Dateneingang für jeden der beiden ankommenden Datenzellenströme und einen Datenausgang für den abgehenden Datenzellenstrom. Die Erfindung betrifft gleichermaßen einen ATD-Multiplexer zur Durchführung eines derartigen Verfahrens.
• Das Verfahren und ATD-Multiplexer werden in einem ATD- Netzwerk mit einer informationsverarbeitenden Ausrüstung (die hierin als Datenendgeräte oder Terminals bezeichnet werden) verwendet, wobei ATD für Asynchronous Time-Division, d.h. asynchrones Zeitmultiplex, steht. In einem solchen Netzwerk werden Informationen in Form von Paketen mit Köpfen und Datenfeldern zusammengesetzt und in festen Zeitintervallen zwischen zwei aufeinanderfolgenden Paketen übermittelt. Das Zeitintervall zwischen zwei aufeinanderfolgenden Daten enthaltenden Paketen ist eine ganze Zahl van Paketlängen. Der Kopf enthält ein Adreßfeld, das auf die Adresse hinweist, an die das Paket übermittelt wird, wobei das Datenfeld die digitale Information enthält. Der Kopf kann gleichermaßen einen "Zelle-ist-leer"-Code aufweisen, der anzeigt, daß das Paket überhaupt keine digitale Information enthält. Pakete werden auch Datenzellen genannt. Ein ATD-Multiplexer setzt ankommende Datenzellenströme zu einem einzelnen abgehenden Datenzellenstrom zusammen. Die ankommenden Datenzellenströme gehen von Datenendgeräten oder von vorhergehenden ATD- Multiplexern ab. Die Datenzellen in dem abgehenden Datenzellenstrorn werden zu weiteren Datenendgeräten, weiteren Multiplexern oder zum Ausgang des Netzwerkes gemäß ihrer Adreßfelder übertragen.
• Ein ATD-Netzwerk wird zum Übertragen von Sprach-, Bild- oder Computerdaten benutzt. Diese Formen digitaler Informationen können in Bursts von Datenzellen übertragen werden. Ein gutes Beispiel hiervon ist der Datenstrom, der von einem Personal Computer kommt, in dem veränderliche Zeitintervalle ohne Informations-Übertragung zwischen den gesendeten Daten angetroffen werden. Die Datenrate der Datenzellen, die auf eine unzerstörte Art durch ein ATD-Netzwerk übermittelt werden können, ist auf ein Maximum begrenzt. Als Ergebnis einer großen Übertragung von Datenzellen kann die maximal zulässige Datenrate überschritten werden und eine interne Verkehrsüberlastung tritt innerhalb des ATD-Netzwerkes auf.
• Wenn ein kleines ATD-Netzwerk benutzt wird, wie dies Benutzer zu Hause tun, muß ein Verlust von Informationen als Ergebnis einer Überlastung nicht verhängnisvoll sein. Beispielsweise kann es möglich sein, daß eine oder mehrere Datenzellen eines Telefongesprächs verlorengehen. Dies verringert lediglich die Verständlichkeit, aber das Gespräch muß nicht unmöglich werden, vorausgesetzt, daß die Anzahl vorlorengegangener Datenzellen nicht groß wird. Eine Möglichkeit, einem zu großen Datenzellenverlust entgegenzuwirken, besteht darin, von Puffern Gebrauch zu machen, die zeitweilig Daten speichern, wenn viele Informationen ankommen. Der Nachteil dieser Möglichkeit liegt darin, daß eine große Speicherkapazität notwendig ist, und daß sogar dann immer noch die Gefahr besteht, daß Datenzellen verlorengehen.
• Es ist ein Ziel der Erfindung, eine Lösung bezüglich des Zustandes der Überlastung zu liefern und eine möglichst große Datenübertragung aufrechtzuerhalten.
• Für diesen Zweck ist das erfindungsgemäße Verfahren dadurch gekennzeichnet, daß das Auftreten einer internen Verkehrsüberlastung im Falle einer Übertragung des Datenzellenstroms von einem Dateneingang zu einem Datenausgang erkannt und beim Erkennen der internen Verkehrsüberlastung ein internes Überlastungssignal mit einem ersten Wert zu einem Überlastungssignal-Sender übertragen wird, der dem entsprechenden Dateningang des ATD- Multiplexers zugeordnet ist, daß die Übertragung eines Datenzellenstroms zu einem Dateneingang unter Ansprechen auf einen ersten Wert eines externen Überlastungssignals blockiert wird, daß, nachdem die interne Verkehrsüberlastung aufgehoben worden ist, ein zweiter Wert des internen Verkehrsüberlastungs-Signals, das dem Aufgehoben-Zustand entspricht, zu dem Überlastungssignal-Sender auf eine verzögerte Weise übertragen und/oder der zweite Wert des externen Überlastungssignals vom ATD-Multiplexer auf eine verzögerte Weise empfangen und/oder das Blockieren der Übertragung des Datenzellenstroms auf eine verzögerte Weise beim Erkennen eines Wechsels vom ersten zu einem zweiten Wert des externen Überlastungssignals aufgehoben wird.
• Wenn die Puffer, die dem Dateneingang des ATD-Multiplexers zugeordnet sind, über dessen Eingang ein Datenzellenstrom übertragen wird, voll sind und ferner eine nächste Datenzelle an den entsprechenden Dateneingang angelegt wird, wird ein erster Wert eines internen, binären Überlastungssignals erzeugt. Der erste Wert zeigt an, daß eine interne Überlastung in dem entsprechenden Multiplexer aufgetreten ist. Der zweite Wert des internen Überlastungssignals zeigt an, daß keine interne Überlastung in dem Multiplexer aufgetreten ist. Das interne Überlastungssignal wird zu einem zweiten ATD-Multiplexer mittels eines Überlastungssignal-Senders übertragen, der dem entsprechenden Dateneingang zugeordnet ist, wobei die Signalrichtung des Überlastungssignals stromaufwärts gerichtet ist. Der zweite ATD-Multiplexer empfängt dieses Überlastungssignal, das von außerhalb als ein externes Überlastungssignal kommt, und, wenn das externe Überlastungssignal einen ersten Wert hat, blockiert der zweite Multiplexer einen seiner beiden Dateneingänge unter Ansprechen darauf. Folglich wird die Datenübertragung zu dem ersten ATD-Multiplexer reduziert.
• Die Datenübertragung zu dem anderen Dateneingang des zweiten ATD-Multiplexers wird in der zuvor beschriebenen Situation aufrechterhalten. Wenn nachfolgend in dem ersten ATD- Multiplexer noch eine Überlastung erkannt wird, bedeutet dies, daß die Überlastung durch einen Datenzellenstrom durch einen nicht-gesperrten Dateneingang des zweiten ATD- Multiplexers verursacht wird. In diesem Fall wird eine interne Vekehrsüberlastung auch an diesem nicht-gesperrten Dateneingang erkannt und unter Ansprechen darauf ein internes Überlastungssignal in dem zweiten Multiplexer erzeugt. Anschließend kann der oben beschriebene Prozeß in weiteren ATD-Multiplexern solange wiederholt werden, bis das Blockieren von immer mehr Dateneingängen die Übertragung von Daten derart verringert, daß eine Überlastung nicht mehr länger erkannt wird. Auf diese Weise wird das Ziel der Erfindung über den vorher beschriebene Prozeß erreicht, d.h. durch Aufheben oder wenigstens Verringern der Datenübertragung, die eine interne Verkehrsüberlastung in einem Multiplexer verursacht.
• Wenn einmal erkannt worden ist, daß die interne Verkehrsüberlastung in dem ersten ATD-Multiplexer aufgehoben worden ist, nimmt das interne Überlastungssignal den zweiten Wert an, der dem Aufgehoben-Zustand entspricht. Wenn der zweite, stromaufwärts angeordnete ATD-Multiplexer über diesen zweiten Wert einmal informiert wird, besteht die Möglichkeit, daß eine Überlastung sofort wieder entstehen kann. Dies verursacht die Entwicklung von sich schnell abwechselnden Zuständen, und zwar zwischen einer Überlastung und einer Nicht-Überlastung in dem ersten ATD-Multiplexer.
• Um diesen Nachteil zu verhindern, wird das Blockieren des gesperrten Dateneingangs des zweiten ATD-Multiplexers auf eine verzögerte Weise aufgehoben.
• Eine Schaltpriorität kann einem der beiden Dateneingänge zugewiesen werden und die Übertragung eines Datenzellenstroms durch einen Dateneingang, der keine Priorität besitzt, kann beim Erkennen des ersten Wertes eines externen Überlastungssignals blockiert werden.
• Durch Zuweisung einer Schaltpriorität zu einem einzelnen Dateneingang erhält dieser Priorität über den anderen Dateneingang zum Übertragen von Datenzellen an den Datenausgang. Wenn keine Überlastung auftritt, kann der keine Priorität aufweisende Dateneingang Datenzellen zu dem Datenausgang übertragen, wenn leere Datenzellen an dem Dateneingang mit Priorität ankommen. Wenn eine Überlastung auftritt, wird der,keine Priorität aufweisende Dateneingang blockiert. Durch Zuweisung einer Schaltpriorität zu dem Dateneingang, der die wichtigeren Informationen von den beiden Dateneingängen zu übertragen hat, kann die Übertragung der notwendigeren Informationen weitestgehend aufrechterhalten werden.
• Das empfangene, externe Überlastungssignal kann an den Überlastungssignal-Sender übermittelt werden, der dem gesperrten Dateneingang zugeordnet ist.
• Ein Übermitteln des externen Überlastungssignals führt zu der Tatsache, daß das Auftreten einer internen Verkehrsüberlastung an einem Dateneingang in einem ATD- Multiplexer allen ATD-Multiplexer gemeldet wird, die in dem ATD-Netzwerkstrom stromaufwärts liegen und mit diesem Dateneingang verbunden sind. Folglich werden diese ATD- Multiplexer über die Tatsache informiert, daß ihre Informationen nicht an den Ausgang des Netzwerkes übertragen werden. Als Reaktion auf diese Meldung unterbrechen die ATD- Multiplexer die Übertragung von Informationen, da es danach keinen Sinn macht, zu versuchen, Informationen zu übertragen.
• Ein Multiplexer zur Durchführung des Verfahrens gemäß der Erfindung ist dadurch gekennzeichnet, daß der ATD- Multiplexer zwei Dateneingänge und einen Datenausgang aufweist, daß der ATD-Multiplexer für jeden Dateneingang einen Überlastungsdetektor zum Erkennen einer internen Verkehrsüberlastung aufweist, wobei ein Ausgang des Detektors mit dem Eingang eines Überlastungssignals-Senders verbunden ist, daß der ATD-Multiplexer eine Sperreinrichtung zum Blockieren der Übertragung des Datenzellenstroms zu einem Dateneingang aufweist, daß der ATD-Multiplexer einen Überlastungssignal-Empfänger enthält, der einen Eingang zum Empfangen des externen Überlastungssignals und einen Ausgang aufweist, der mit einem Eingang der Sperreinrichtung verbunden ist, wobei jeder Überlastungssignal-Sender ein Verzögerungselement zum Anlegen auf verzögerte Weise des zweiten Wertes des internen Überlastungssignals an den Ausgang des Überlastungssignal-Senders aufweist und/oder der Überlastungssignal-Empfänger ein Verzögerungselement zum Anlegen auf verzögerte Weise des zweiten Wertes des externen Überlastungssignals an den Ausgang des Überlastungssignal- Empfängers enthält.
• In einem die Erfindung verwirklichenden Multiplexer ist eine Seite einer Impedanz mit dem Dateneingang und die andere Seite mit einem Bezugsanschluß über eine Schalteinrichtung verbunden, wobei der Dateneingang mit einer Datenempfangsleitung verbindbar ist, wobei die Schalteinrichtung mit einem Ausgang des Überlastungssignal-Senders verbunden ist, der dem Dateneingang zugeordnet ist und die Impedanz unter Ansprechen auf den ersten Wert des internen Überlastungssignals ausschaltet, wobei der Eingang des Überlastungssignal-Empfängers mit dem Datenausgang verbunden ist, wobei dieser Überlastungssignal-Empfänger eine Detektoreinrichtung aufweist, die an eine Daten- Übertragungsleitung angeschlossen ist, die mit dem Datenausgang verbunden ist, um zu erkennen, ob eine Impedanz am Ende der Daten-Übertragungsleitung ausgeschaltet ist oder nicht, wobei ein Eingang und ein Ausgang der Detektoreinrichtung den Eingang bzw. den Ausgang des Überlastungssignal-Empfängers bilden.
• Wenn ein Dateneingang eines ersten ATD-Multiplexers mit dem Datenausgang eines zweiten ATD-Multiplexers über einen Datenbus verbunden ist, bildet der letztgenannte eine Daten- Empfangsleitung für den Dateneingang und eine Daten- Übertragungsleitung für den Datenausgang. Die Impedanz, die mit dem Dateneingang verbunden ist, ist dann ein Abschluß-Wellenwiderstand des Datenbus. Der Datenbus enthält eine Streukapazität, die geladen wird, wenn die Signalspannung einen hohen Wert besitzt und anschließend über die Impedanz entladen wird. Wenn die Impedanz ausgeschaltet ist, wird die Streukapazität des Datenbusses auf den maximal verfügbaren Signal-Spannungswert aufgeladen und kann danach nicht entladen werden. Die Detektoreinrichtung, die mit dem Datenausgang des zweiten ATD-Multiplexers verbunden ist, erzeugt ein Überlastungssignal an ihren Ausgängen, wenn erkannt wird, daß für eine bestimmte Zeitspanne, die in bezug auf die Bitperiode eines Signals lang ist, der Spannungswert auf dem Datenbus sich nicht geändert hat. Der Vorteil dieser Ausführungsform liegt in der Tatsache, daß keine zusätzliche Leitung zur Übertragung des Überlastungssignals von dem ersten ATD-Multiplexer zu dem zweiten ATD-Multiplexer erforderlich ist. Ein weiterer Vorteil liegt in der Tatsache, daß ein Leitungsbruch oder ein nicht-verbundenes Kabel erkannt und an einen Benutzer auf ähnliche Weise gemeldet wird.
• Die Erfindung wird nunmehr unter Bezugnahme auf die Zeichnungen beschrieben. Es zeigen:
• Fig. 1 ein Blockschaltbild eines ATD-Netzwerkes mit ATD- Multiplexern und Terminals,
• Fig. 2 eine Ausführungsform eines ATD-Multiplexers, wie er in dem Blockschaltbild nach Fig. 1 dargestellt ist,
• Fig. 3 eine Ausführungsform eines Verzögerungselements für Überlastungssignale in dem ATD-Multiplexer,
• Fig. 4 eine Ausführungsform eines Überlastungssignal- Empfängers in dem ATD-Multiplexer,
• Fig.5 eine Schaltung, die einem Dateneingang des ATD- Multiplexers eine Priorität zuweist,
• Fig. 6 eine Schaltung zum Schreiben oder Lesen von Datenzellen in oder aus einem Puffer,
• Fig. 7 eine Ausführungsform einer Eingangsschaltung des ATD-Multiplexers,
• Fig. 8 eine Ausführungsform der Schalteinrichtung in dem ATD-Multiplexer und
• Fig. 9 eine Schaltung zur Übermittlung von Überlastungssignalen über den Datenbus.
• Fig. 1 zeigt ein Beispiel eines ATD-Netzwerks, in dem Datenzellenströme allesamt über das Netzwerk verteilt und zusammengesetzt werden. Das ATD-Netzwerk ist mit einer Netzwerk-Schnittstelle 3 verbunden, die für die Kommunikation mit anderen Übertragungs-Netzwerken, wie z.B. dem öffentlichen Fernsprech- oder Rundfunknetzwerk, sorgt.
• Das ATD-Netzwerk enthält ATD-Multiplexer 1-1, 1-2, ..., 1-n. Jeder ATD-Multiplexer besitzt zwei Dateneingänge 4 und 5, einen Datenausgang 6, einen Überlastungssignal-Eingang 14 und Überlastungssignal-Ausgänge 12 und 13. Das Netzwerk enthält ferner Terminals oder Datenendgeräte 2-1, 2-2, ..., 2-m, wobei jedes Terminal 2 einen Dateneingang 7, einen Datenausgang 8 und einen Überlastungssignal-Eingang 15 aufweist. Die Dateneingänge 4 und 5 eines Multiplexers 1 können über einen Datenbus 10 mit dem Datenausgang 6 eines weiteren Multiplexers 1, mit einem Datenausgang 8 eines Terminals 2 oder einem Datenausgang der Netzwerk- Schnittstelle 3 verbunden sein. Der Dateneingang 6 des Multiplexers kann nicht nur mit einem Dateneingang eines anderen Multiplexers 1 verbunden zu sein, sondern auch mit dem Dateneingang 7 eines Terminals 2 oder einem Dateneingang der Netzwerk-Schnittstelle. Der Dateneingang 7 oder der Datenausgang 8 eines Terminals 2 können auch mit der Netzwerk-Schnittstelle 3 verbunden sein. Über einen Überlastungssignal-Leiter 11 sind die Überlastungssignal-Ausgänge 12 und 13 eines Multiplexers mit einem Überlastungssignal-Eingang 14 eines weiteren Multiplexers 1 oder dem Überlastungssignal-Eingang 15 des Terminals 2 verbunden.
• Die Terminals 2-1, 2-2, ..., 2-m sowie die ATD-Multiplexer 1-1, 1-2, ..., 1-n sind damit über den Datenbus 10 und den Überlastungsleiter 11 miteinander verbunden, so daß ein gegenseitiger Informationsaustausch zwischen den Terminals möglich ist. Beispiele für einen gegenseitigen Informationsaustausch sind interne Telefonanrufe oder der Datenaustausch zwischen Personal Computern. Über den Überlastungssignal-Leiter 11 wird ein binäres Überlastungssignal übertragen. Das Überlastungssignal besitzt einen logischen Wert "0" wenn keine Überlastung erkannt wird, und einen logischen Wert lllll, wenn tatsächlich eine Überlastung erkannt wird.
• Wenn einer der Multiplexer (z.B. 1-i) eine interne Verkehrsüberlastung erkennt, sendet er ein Überlastungssignal mit einem logischen Wert "1" über den Überlastungsleiter 11 zu einem zweiten, stromaufwärts befindlichen Multiplexer 1-j. Wenn dieser stromaufwärts befindliche Multiplexer 1-j ein Überlastungssignal mit dem letztgenannten logischen Wert empfängt, blockiert dieser Multiplexer 1-j einen seiner Dateneingänge unter Ansprechen darauf. Dies kann dazu führen, daß die Datenübertragung zum Multiplexer 1-i, der das Überlastungssignal erzeugt hat, begrenzt wird. Wenn der Multiplexer 1-i nicht mehr länger eine interne Verkehrsüberlastung erkennnt, wird die Blockierung des Dateneingangs des Multiplexers 1-j auf eine verzögerte Weise aufgehoben. Ein Verzögerungselement kann in den Überlastungssignal-Leiter 11 zwischen dem ersten Multiplexer 1-i und dem zweiten Multiplexer 1-j eingefügt sein. Aus Gründen der Klarheit ist dieses in der Fig. 1 nicht dargestellt worden. Eine andere Möglichkeit, die Blockierung eines Dateneingangs des Multiplexers 1-j auf eine verzögerte Weise aufzuheben, besteht darin, daß ein Multiplexer 1-i Verzögerungselemente aufweist, die mit den Übertragungssignal-Ausgängen 12 bzw. 13 verbunden sind, oder daß der Multiplexer 1-j ein Verzögerungselement aufweist, das mit dem Überlastungssignal-Eingang 14 verbunden ist. In dem vorherigen Fall wird das Überlastungssignal mit dem logischen Wert "0" an dem Überlastungssignal-Ausgang 12 oder 13 des Multiplexers 1-i verzögert und in dem zuletzt genannten Fall wird das Überlastungssignal an dem Eingang 14 des Multiplexers 1-j verzögert.
• Fig. 2 zeigt eine Ausführungsform eines Multiplexers 1-i. Die Dateneingänge 4 und 5 sind mit den Eingangsschaltungen 31-1 bzw. 31-2 verbunden, die mit einem Datenausgang 6 über eine Schalteinrichtung 40 verbunden sind, die nachfolgend detaillierter beschrieben wird. Von den beiden Eingangsschaltungen ist lediglich die Eingangsschaltung 31-1 detaillierter dargestellt, da der Aufbau der Eingangsschaltung 31-2 mit dem Aufbau der Eingangsschaltung 31-1 völlig übereinstimmt. Die Eingangsschaltung 31-1 weist zwei Pufferspeicher 32-1 und 32-2, eine Indikatoreinrichtung 33, einen Überlastungsdetektor 34, ein UND-Gatter 35 und einen Überlastungssignal-Sender 36 auf. Die Indikatoreinrichtung 33, die im folgenden detaillierter zu beschreiben ist, erzeugt Signale unter Berücksichtigung des Zustandes der Pufferspeicher 32-1 und 32-2. Diese Signale zeigen an, ob ein Puffer ausgelesen wird oder nicht, ob Daten in einen Puffer geschrieben werden und ob ein Puffer vollständig leer oder voll ist. Die Indikatoreinrichtung 33 benutzt die Informationen, die durch diese Signal gegeben sind, auch zum Steuern des Schreibens oder Auslesens in einen oder aus einen der beiden Puffer 32-1 und 32-2. Der Überlastungsdetektor 34 enthält auf übliche Weise Logikelemente, die allgemein bekannt sind.
• Über einen Datenbus ist der Dateneingang 4 mit dem Eingang 46 des Puffers 32-1 und dem Eingang 49 des Puffers 32-2 verbunden. Der Puffer 32-1 besitzt einen Ausgang 48, der über einen Datenbus mit einem Eingang 53 der Indikatoreinrichtung 33 verbunden ist, und einen Eingang 47, mit dem ein Ausgang 52 der Indikatoreinrichtung 33 über einen Taktsignal-Leiter verbunden ist. Der Puffer 32-2 ist mit der Indikatoreinrichtung 33 auf eine ähnliche Weise wie der Puffer 32-1 verbunden. Die Datenzellen werden mit der Taktsignal-Frequenz in die Puffer 32-1 und 32-2 geschrieben oder aus diesen ausgelesen.
• Die Indikatoreinrichtung 33 besitzt einen Eingang 56, mit dem ein Eingang 16 des Multiplexers über einen Bus 21 verbunden ist. Der Bus 21 enthält, wie diese in bezug auf Fig. 6 dargestellt ist, einen Zellenimpuls-Leiter 23, einen Taktsignal-Leiter 27 und einen Leiter 28 für das "Zelle-istleer"-Signal, das anzeigt, daß eine leere Datenzelle an dem Dateneingang 4 anliegt. Ein "Zelle-ist-leer"-Signal kann zwei logische Werte annehmen, wobei der erste logische Wert anzeigt, daß die Datenzelle leer ist und der zweite logische Wert anzeigt, daß die Datenzelle nicht leer ist. Der logische Wert eines jeden "Zelle-ist-leer"-Signals wird aus dem Adreßfeld der ankommenden Datenzelle von einer externen (nicht in Fig. 2 gezeigten), zentralen Steuereinheit auf bekannte Weise abgeleitet. Die zentrale Steuereinheit ist mit jedem Multiplexer 1 verbunden, was an dieser Stelle aus Gründen der Klarheit der Fig. 1 nicht dargestellt worden ist.
• Wenn der Puffer 32-1 voll ist, legt der Ausgang 81 der Indikatoreinrichtung 33 ein "Puffer-ist-voll"-Signal an den Eingang 91 des Überlastungsdetektors 34 an. Demzufolge legt der Ausgang 82 der Indikatoreinrichtung 33 ein "Puffer-ist- voll"-Signal an den Eingang 92 des Überlastungsdetektors 34, wenn der Puffer 32-2 voll ist. Außerdem ist der Ausgang 83 der Indikatoreinrichtung 33 mit einem Eingang 93 des Überlastungsdetektors 34 über einen Taktsignal-Leiter verbunden. Das Taktsignal auf diesem Taktsignal-Leiter zeigt an, daß eine nicht-leere Datenzelle an dem Dateneingang 4 anliegt.
• Der Überlastungsdetektor 34 besitzt einen Ausgang 84, der mit einem Eingang 85 des UND-Gatters 35 verbunden ist, dessen Ausgang 87 mit dem Eingang 88 des Überlastungssignal-Senders 36 verbunden ist. Der Zellenimpuls-Leiter 23 ist mit einem Eingang 89 des Überlastungssignal-Senders 36 verbunden, wobei ein Zellenimpuls zur Synchronisierung der Datenzellen mit dem Datenbus verwendet wird, der mit dem Dateneingang 4 verbunden ist. Der Ausgang 90 des Überlastungssignal-Senders 36 bildet den Überlastungssignal-Ausgang 12 des Multiplexers.
• Eine interne Verkehrsüberlastung tritt auf, wenn die Puffer 32-1 und 32-2 voll sind und eine nicht-leere Datenzelle an dem Dateneingang 4 anliegt. Wenn die "Puffer-ist-voll"- Signale gleichzeitig an den Eingängen 91 und 92 und ein Taktsignal an dem Eingang 93 erkannt werden, erzeugt der Überlastungsdetektor 34 an seinem Ausgang 84 ein Überlastungssignal mit einem logischen Wert "1". Das Überlastungssignal wird über das UND-Gatter 35 an den Eingang 88 des Überlastungssignal-Senders 36 übertragen. Folglich wird das Überlastungssignal durch den Überlastungssignal-Sender 36 über den Überlastungssignal-Ausgang 12 übertragen. Wenn der Überlastungssignal-Detektor 34 eine Auflösung der internen Verkehrsüberlastung erkennt, wird ein verzögertes Überlastungssignal mit einem logischen Wert "0" zu dem Überlastungssignal-Ausgang 12 übertragen. Die Verzögerung erhält man z.B. durch ein Verzögerungselement 103, das in dem Überlastungssignalender 36 enthalten ist, wobei dieses Verzögerungselement 103 nachfolgend beschrieben wird. Es ist eine Aufgabe der Verzögerung, zu vermeiden, daß Daten unmittelbar, nachdem die interne Überlastung aufgehoben worden ist, an einen Puffer angelegt werden. Infolge der Datenzellen-Übertragung könnte der Puffer wieder vollständig gefüllt werden und daraufhin ein "Puffer-ist-voll"-Signal erzeugen, so daß eine interne Überlastung sofort wieder erkannt werden würde. Eine Verzögerung von etwa 1 Sekunde scheint ausreichend zu sein, um dieses Problem zu lösen.
• Die Indikatoreinrichtung 33 weist einen Ausgang 57 auf, der über einen Bus mit dem Eingang 65 der Schalteinrichtung 40 verbunden ist, wobei der Bus zur Übertragung von Steuersignalen zum Schalten eines Datenzellenstroms an den Datenausgang 6 benutzt wird. Die Indikatoreinrichtung 33 besitzt weiter einen Ausgang 59, der über einen Datenbus mit dem Eingang 63 der Schalteinrichtung 40 verbunden ist, sowie einen Eingang 58, mit dem der Ausgang 64 der Schalteinrichtung 40 über einen Taktsignal-Leiter verbunden ist. Dieser Taktsignal-Leiter übermittelt ein Taktsignal zum Lesen der Puffer 32-1 und 32-2. Die Eingangsschaltung 31-2 ist mit der Schalteinrichtung 40 auf die gleiche Weise wie die Eingangsschaltung 31-1 verbunden.
• Die Schalteinrichtung 40 besitzt einen Ausgang der den Datenausgang 6 des Multiplexers l-i bildet, einen Eingang, der den Eingang 19 des Multiplexers bildet, sowie einen Ausgang, der mit dem Ausgang 18 des Multiplexers über einen Bus verbunden ist. Über den Eingang 19 wird ein Taktsignal zur Übertragung von Datenzellen von den Puffern 32 zu den Eingangsschaltungen 31-1 und 31-2 empfangen. An den Ausgang 18 werden Steuersignale zum Schreiben von Datenzellen in die Puffer 32 des stromabwärts liegenden Multiplexers 1 angelegt.
• Die Schalteinrichtung 40 besitzt auch einen Ausgang 70 zum Ausgeben von Signalen, die anzeigen, daß die Puffer 32 in den Eingangsschaltungen 31-1 und 31-2 im Augenblick nicht ausgelesen werden. Dieser Ausgang 70 ist mit dem Eingang 75 einer Prioritätseinrichtung 41 verbunden. Die Prioritätseinrichtung 41 erzeugt ein binäres Prioritätssignal, das anzeigt, ob der Datenzellenstrom über den Dateneingang 4 oder den Dateneingang 5 eine Priorität erhält, um an den Ausgang 6 geschaltet zu werden. Die Schalteinrichtung 40 besitzt ferner einen Prioritätssignal- Eingang 72, mit dem der Ausgang 76 der Prioritätseinrichtung 41 über einen Bus 24 verbunden ist, einen Ausgang 73, der mit dem Eingang 94 des Überlastungssignal-Empfängers 37 über einen Zellenimpuls-Leiter 23 verbunden ist, sowie einen Überlastungssignal-Eingang 74, mit dem der Ausgang 78 des Überlastungssignal-Empfängers 37 verbunden ist.
• Die Schalteinrichtung 40 arbeitet auch als Sperreinrichtung, die das Taktsignal zum Lesen der Puffer 32 an dem Ausgang 64 oder an dem Ausgang 67 unter Ansprechen auf ein invertiertes Überlastungssignal am Eingang 74 mit dem logischen Wert "0" sperrt, welches durch Inversion des Überlastungssignals erhalten worden ist.
• Die Prioritätseinrichtung 41 besitzt einen Ausgang 76, der mit einem Eingang 77 des Überlastungssignal-Empfängers 37 über einen Bus 24 verbunden ist. Der Letztgenannte überträgt das binäre Prioritätssignal und das invertierte Prioritätssignal, die anzeigen, welcher Dateneingang eine Priorität zur Übermittlung von Datenzellen an den Datenausgang 6 besitzt. Bei der folgenden Beschreibung und in den folgenden Figuren sei angenommen daß der Dateneingang 4 ein Schaltpriorität besitzt, wenn das Prioritätssignal den logischen Wert "0" hat, und der Dateneingang 5 besitzt eine Schaltpriorität, wenn das Prioritätssignal den logischen Wert "1" besitzt.
• Wie vorstehend beschrieben worden ist, besitzt die Prioritätseinrichtung 41 einen Eingang 75 zum Empfangen von Signalen, die anzeigen, daß die Puffer 32-1 und 32-2 nicht ausgelesen werden. Die Prioritätseinrichtung 41 hat ferner einen Eingang, der den Prioritätseingang 20 des Multiplexers bildet. Mit dem Prioritätseingang 20 kann beispielsweise eine zentrale Steuereinheit 102 verbunden sein, die Prioritätssignale für alle Multiplexer 1 in dem ATD-Netzwerk erzeugt. Die Prioritätseinrichtung selbst wird nachfolgend beschrieben.
• Der Überlastungssignal-Empfänger 37 besitzt einen Eingang, der den Überlastungssignal-Eingang 14 des Multiplexers bildet, einen Ausgang 79, der mit dem Eingang 86 des UND- Gatters 35 verbunden ist, sowie einen Ausgang 80, der mit dem Eingang 95 der Eingangsschaltung 31-2 verbunden ist.
• Ein externes Überlastungssignal (das ist ein Überlastungssignal, welches von einem stromabwärts liegenden Multiplexer 1-k kommt) wird an den Überlastungssignal- Empfänger 37 über den Überlastungssignal-Eingang 14 des Multiplexers 1-i angelegt. Der Überlastungssignal-Empfänger 37 legt über seinen Ausgang 78 den invertierten logischen Wert des Überlastungssignals an den Eingang 74 der Schalteinrichtung 40 an. Wenn das externe Überlastungssignal einen logischen Wert "1" (das ist der invertierte logische Wert "0") besitzt, der anzeigt, daß die Überlastung in einem stromabwärts liegenden Multiplexer 1-k aufgetreten ist, wird unter Ansprechen auf diesen logischen Wert des Taktsignals, welches vom Eingang 19 abgeht, durch die Schalteinrichtung 40 über einen seiner beiden Ausgänge 64 oder 67 blockiert. Das wird dadurch erreicht, daß entweder die Puffer 32 in der Eingangsschaltung 31-1 oder die Puffer 32 in der Eingangsschaltung 31-2 nicht ausgelesen werden, so daß die Datenzellenstrom-Übertragung über einen Dateneingang gesperrt wird.
• Um festzustellen, an welchem Ausgang das Taktsignal blockiert werden soll, umfaßt die Schalteinrichtung 40 beispielsweise eine Steuereinheit, die einen der beiden Ausgänge anzeigt. Eine weitere Möglichkeit, wie sie in den Fig. 2 und 5 dargestellt ist, betrifft die Benutzung des Prioritätssignal, welches von der Prioritätseinrichtung 41 an den Eingang 72 der Schalteinrichtung 40 angelegt wird. Durch dieses Prioritätssignal wird beispielsweise der Dateneingang blockiert, der keine Priorität zur Übermittlung der Datenzellen an den Datenausgang besitzt. Da die wichtigsten Daten im allgemeinen über den Dateneingang, der eine Priorität aufweist, übertragen werden, wird die Übertragung der wichtigsten Daten auf diese Weise aufrechterhalten.
• Noch eine weitere Möglichkeit ist die Tatsache, daß der Überlastungssignal-Empfänger 37 das externe Überlastungssignal mit dem logischen Wert "1" an dem Überlastungssignal-Ausgang erzeugt, der dem gesperrten Dateneingang zugeordnet ist. Wenn das Prioritätssignal auf dem ersten Leiter des Busses 24 den logischen Wert "1" hat, wird der Dateneingang 4 ausgeschaltet, wenn ein externes Überlastungssignal an dem Überlastungssignal-Eingang 14 auftritt. Ein Überlastungssignal mit dem logischen Wert "1" ist dann am Ausgang 79 des Überlastungssignal-Empfängers 37 verfügbar, das anschließend durch den Überlastungssignal-Ausgang 12 übertragen wird.
• Demzufolge wird der Dateneingang 5 beim Auftreten eines externen Überlastungssignals mit dem logischen Wert "1" an dem Überlastungssignal-Eingang 14 ausgeschaltet, wenn das invertierte Prioritätssignal auf dem zweiten Leiter den logischen Wert "1" hat. In diesem Fall wird ein Überlastungssignal mit dem logischen Wert "1" am Ausgang 80 des Überlastungssignal-Empfängers 37 erzeugt, welches anschließend durch den Überlastungssignal-Ausgang 13 des Multiplexers 1-i übertragen wird. Neben einer Übertragung zu weiteren Multiplexern 1 kann das Überlastungssignal auch an stromaufwärts liegende Terminals 2 übertragen werden. In diesem Fall beenden die Terminals 2 die Übertragung von Datenzellen unter Ansprechen auf ein Überlastungssignal an ihren Überlastungssignal-Eingängen 15, da die Übertragung von Datenzellen an einen blockierten Dateneingang sinnlos ist. Wenn diese besondere Option nicht benutzt wird, weist der Überlastungssignal-Empfänger 37 eine sehr einfache Struktur auf. In diesem Fall ist lediglich der Überlastungssignal-Eingang 14 mit dem Ausgang 78 über einen Inverter verbunden. In diesem Zusammenhang sein angenommen, daß der Überlastungssignal-Empfänger 37 kein Verzögerungselement 103 aufweist.
• Fig. 3 zeigt ein Verzögerungselement 103. Das Verzögerungselement 103 besitzt einen Eingang 104 zum Empfangen eines Überlastungssignals, einen Eingang 105 zum Empfangen eines Zellenimpulses, einen Ausgang 110 zum Liefern eines Überlastungssignals sowie einen Ausgang 111 zum Ausgeben des invertierten Überlastungssignals. Wenn dieses Verzögerungselement beispielsweise den Teil eines Überlastungssignal-Senders 36 bildet, entsprechen die Eingänge 104, 105 und der Ausgang 110 den Eingängen 88, 89 bzw. dem Ausgang 90. Das Verzögerungselement 103 umfaßt einen Inverter 106, ein UND-Gatter 107, einen Zähler 108 sowie ein Flip-Flop 109.
• Der Eingang 104 ist mit dem UND-Gatter 107 über den Inverter 106 und ferner mit dem Rücksetz- oder Reset-Eingang des Zählers 108 sowie dem Setz-Eingang des Flip-Flops 109 verbunden. Der Eingang 105 ist unmittelbar mit dem UND- Gatter 107 verbunden. Das UND-Gatter 107 hat einen Ausgang, der mit dem Eingang des Zählers 108 verbunden ist, wobei der Ausgang des Zählers 108 mit dem Reset-Eingang des Flip-Flops 109 verbunden ist. Die Ausgänge des Flip-Flops 109 bilden die Ausgänge 110 bzw. 111 des Verzögerungselements 103. Ein Überlastungssignal am Eingang 104 ist zum Ausgang 110 über den Setz-Eingang des Flip-Flops 109 geführt. Wenn das Überlastungssignal den logischen Wert "1" annimmt, wird der Zellenimpuls am Eingang 105 von dem UND-Gatter 107 blockiert und der Zähler 108 wird über das Überlastungssignal an dem Reset-Eingang zurückgesetzt. Wenn das Überlastungssignal den logischen Wert "0" angenommen hat, erhält der Zellenimpuls Zugang zu dem Zähler 108 über das UND-Gatter 107. Wenn der Zähler 108 den Endwert erreicht hat, wird das Flip-Flop 109 zurückgesetzt.
• Fig. 4 zeigt eine Ausführungsform des Überlastungssignal- Empfängers 37. Der Überlastungssignal-Empfänger 37 umfaßt ein Verzögerungselement 103 und zwei UND-Gatter 112 und 113. Der Eingang 104, der Eingang 105 und der Ausgang 111 des Verzögerungselementes 103 entsprechen dem Überlastungssignal-Eingang 14 des Multiplexers 1-i, dem Eingang 94 bzw. dem Ausgang 78 des Überlastungssignal-Empfängers 37. Der Ausgang 110 des Verzögerungselementes 103 ist mit den UND-Gattern 112 und 113 verbunden.
• Der Bus 24, der mit dem Eingang 27 des Überlastungssignal-Empfängers 37 verbunden ist, enthält zwei Leiter, die das Prioritätssignal und das invertierte Prioritätssignal übertragen. Der erste Leiter ist mit dem UND-Gatter 112 und der zweite Leiter ist mit dem UND-Gatter 113 verbunden. Die Ausgänge der UND-Gatter 112 und 113 entsprechen den Ausgängen 79 bzw. 80 des Überlastungssignal-Empfängers 37.
• Fig. 5 zeigt eine Ausführungsform der Prioritätseinrichtung 41. Die Prioritätseinrichtung 41 umfaßt einen Inverter 114, zwei UND-Gatter 115 und 116 sowie ein Flip-Flop 117. Der Eingang 20 der Prioritätseinrichtung 41 ist unmittelbar mit dem UND-Gatter 115 und über den Inverter 114 mit dem UND- Gatter 116 verbunden. Der Eingang 75 der Prioritätseinrichtung, der mit dem Ausgang 70 der Schalteinrichtung 40 verbunden ist, ist auch mit den UND- Gattern 115 und 116 verbunden. Die Ausgänge der UND-Gatter 115 und 116 sind zum Setzen bzw. Rücksetzen der Eingänge des Flip-Flops 117 verbunden. Die Ausgänge 118 und 119 des Flip- Flops 117 bilden zusammen den Ausgang 76 der Prioritätseinrichtung 41 und erzeugen das Prioritätssignal bzw. das invertierte Prioritätssignal. Das Prioritätssignal am Prioritätseingang 20 steuert das Flip-Flop 117, vorausgesetzt, daß die Puffer 32 in den Eingangsschaltungen im Augenblick nicht ausgelesen werden. Folglich kann die Priorität der Datenzellenströme, die von den Eingangsschaltungen 31-1 und 31-2 abgehen, lediglich geschaltet werden, nachdem eine Datenzelle vollständig ausgelesen worden ist.
• Fig. 6 zeigt ein Blockschaltbild einer Schaltung 122-1 zum Schreiben von Datenzellen in einen Puffer 32-1 oder zum Auslesen der Datenzellen aus demselben. Die Schaltung 122-1 empfängt Eingangssignale über eine Eingangseinrichtung 121. Die Eingangseinrichtung 121 und die Schaltung 122-1 bilden einen Teil der Indikatoreinrichtung 33, wie sie in Fig. 7 dargestellt ist. Der Eingang der Eingangseinrichtung 121 wird von einem Eingang 16 des Multiplexers 1-i, der in Fig. 2 gezeigt ist, gebildet. Wie unter Bezugnahme auf Fig. 2 beschrieben worden ist, ist der Bus 21 mit dem Eingang 16 verbunden und umfaßt einen Zellenimpuls-Leiter 23, einen Taktsignal-Leiter 27 sowie einen Leiter 28 für das Datenzelle-ist-leer-Signal.
• Die Eingangseinrichtung 121 umfaßt ein UND-Gatter 123, ein Eingangsregister 124 sowie ein Ausgangsregister 125. Der Taktsignal-Leiter 27 und der Leiter 28 sind mit den beiden Eingängen des UND-Gatters 123 verbunden. Wenn das "Zelle- ist-leer"-Signal den ersten logischen Wert annimmt, wird das Taktsignal auf dem Taktsignal-Leiter 27 nicht zur Schaltung 122-1 über das UND-Gatter 123 durchgelassen, so daß die Datenzelle nicht von der Schaltung 122-1 in einen Puffer 32-1 geschrieben werden kann. Der Zellenimpuls-Leiter 23 ist mit den Eingängen des Eingangsregisters 124 bzw. des Ausgangsregisters 125 verbunden. Das Eingangsregister 124 und das Ausgangsregister 125 sind mit dem Puffer 32-1 über Gatter 128-1 und 129-1, 131-1, 132-1 bzw. 129-1 und auch mit weiteren Puffern 32-9, die nicht in der Figur dargestellt sind, verbunden, wobei die Puffer, wie der Puffer 32-1 mit dem Dateneingang 4 des Multiplexers l verbunden sind. Das Eingangsregister 124 zeigt an, in welchen Puffer 32 eine Datenzelle zu schreiben ist, und das Ausgangsregister 125 zeigt an, aus welchem Puffer 32 eine Datenzelle gelesen werden soll.
• Die Schaltung 122-1 umfaßt einen Zähler 126-1, ein Statusregister 127-1, ein ODER-Gatter 129-1, einen Inverter 130-1 sowie UND-Gatter 128-1, 131-1, 132-1, 133-1 und 134-1. Der Zellenimpuls-Leiter 23 ist auch mit dem Reset-Eingang 139-1 des Zählers 126-1 verbunden. Der Zähler 126-1 besitzt einen Takteingang, mit dem der Ausgang 52 des UND-Gatters 129-1 verbunden ist. Der Zähler 126-1 besitzt ferner einen Ausgang, der mit einem Zähleingang des Statusregisters 127-1 verbunden ist, der anzeigt, daß der Zähler 126-1 den logischen Wert "0" erreicht hat. Der Ausgang des Zählers 126-1 ist auch mit dem UND-Gatter 134-1 verbunden. Das Statusregisters 127-1 besitzt einen ersten Takteingang zum Empfangen von Taktimpulsen, um die Datenzellen in den Puffer 32-1 zu schreiben, wobei der Takteingang mit dem Ausgang UND-Gatters 128-1 verbunden ist. Das Statusregister 127-1 besitzt einen zweiten Takteingang zum Empfangen von Taktimpulsen, um Datenzellen aus dem Puffer 32-1 zu lesen, wobei der Takteingang mit dem Ausgang 152-1 des UND-Gatters 132-1 verbunden ist. Das Statusregister 127-1 umfaßt drei Flip-Flop-Schaltungen, wobei das erste Flip-Flop anzeigt, ob der Puffer 32-1 voll oder leer ist, und das zweite Flip-Flop anzeigt, ob in den Puffer geschrieben werden kann oder nicht, und das dritte Flip-Flop anzeigt, ob der Puffer 32-1 ausgelesen werden kann oder nicht. Der Ausgang 136-1 des ersten Flip-Flops bildet einen Ausgang 81 der Indikatoreinrichtung 33 und liefert ein binäres Signal, das den logischen Wert "1" annimmt, wenn der Puffer 32-1 voll ist, und den logischen Wert "0" annimmt, wenn der Puffer 32- 1 leer ist. Der Ausgang 136-1 ist ferner mit dem Inverter 130-1 und dem UND-Gatter 131-1 verbunden. Der Ausgang 140-1 des zweiten Flip-Flops erzeugt ein binäres Signal zum Anzeigen des Voll/Leer-Zustandes des Puffers 32-1, wobei das Signal den logischen Wert "0" aufweist, wenn in den Puffer 32-1 geschrieben wird, sowie den logischen Wert "1" aufweist, wenn nichts in den Puffer 32-1 geschrieben wird. Der Ausgang 140-1 ist mit dem UND-Gatter 128-j der anderen Schaltungen 122-j verbunden, die Datenzellen in die anderen Puffer 32-j schreiben oder aus diesen auslesen, wobei diese Puffer 32-j mit demselben Dateneingang wie der Puffer 32-1 verbunden sind. Folglich können eine Vielzahl von aufeinanderfolgenden Datenzellen gespeichert werden. Der Ausgang 141-1 des dritten Flip-Flops liefert ein binäres Signal, das den logischen Wert "0" besitzt, wenn der Puffer 32-1 gelesen wird, sowie den logischen Wert "1" hat, wenn der Puffer 32-1 nicht ausgelesen wird. Der Ausgang 141-1 ist mit dem (den) UND-Gatter(n) l31-j in der (den) Schaltung(en) 122-j verbunden.
• Das UND-Gatter 128-1 besitzt vier Eingänge 142-1, 143-1, 144-1 und 145-1, an die jeweils der Ausgang des UND-Gatters 123 zur Übertragung eines Taktsignals angeschlossen ist, um Datenzellen in den Puffer 32-1 zu schreiben, der den Ausgang 83 der Indikatoreinrichtung 33, den Ausgang 137 des Eingangsregisters 124, den oder die Ausgänge 140-j des Statusregisters oder der Statusregister 127-j in der Schaltung oder den Schaltungen 122-j sowie den Ausgang des Inverters 130-1 bildet. Der Ausgang des UND-Gatters 128-1 ist mit dem ODER-Gatter 129-1 und dem UND-Gatter 133-1 und außerdem mit dem ersten Takteingang des Statusregisters 127- 1 verbunden. Das UND-Gatter 131-1 besitzt drei Eingänge 147- 1, 148-1 und 149-1, von denen der Eingang 147-1 auch einen Eingang der Schaltung 122-1 bildet und mit dem Ausgang 138 des Ausgangsregisters 125 verbunden ist, wobei der Eingang 148-1 mit dem Ausgang 136-1 des Zustandsregisters 127-1 und der Eingang 149-1 mit dem Ausgang oder den Ausgängen 141-j des oder der Statusregister 127-j in der (den) Schaltung(en) 122-j verbunden ist. Der Ausgang des UND-Gatters 131-1 ist mit einem Eingang des UND-Gatters 132-1 verbunden, wobei der andere Eingang des UND-Gatters 132-1 den Eingang 153-1 der Schaltung 122-1 bildet, mit dem der Ausgang 64 der Schalteinrichtung 40 verbunden ist. Der Ausgang 152-1 des UND-Gatters 132-1 ist mit dem ODER-Gatter 129-1 und dem UND- Gatter 134-1 und außerdem mit dem zweiten Takteingang des Statusregisters 127-1 verbunden. Der Ausgang 151-1 des UND- Gatters 134-1 wird zur Übertragung von Zellenimpulsen benutzt. Der Ausgang des ODER-Gatters 129-1, der die Ausgänge 52 der Indikatoreinrichtung 33 bildet, ist mit dem Eingang 47 des Puffers 32-1 verbunden. Der Puffer 32-1 umfaßt einen Dateneingang 46, der mit dem Dateneingang 4 des Multiplexers 1 verbunden ist, sowie einen Datenausgang 48, der mit einem Eingang des UND-Gatters 133-1 verbunden ist, wobei der Eingang den Eingang 53 der Indikatoreinrichtung 33 bildet. Das UND-Gatter 133-1 besitzt einen Eingang 150-1 für die abgehenden Datenzellen.
• In den Puffer 32-1 wird geschrieben oder er wird gelesen, indem man an den Takteingang des Puffers 32-1 einen Taktimpuls angelegt, der von dem Ausgang 52 des ODER-Gatters 129-1 kommt. Nach 256 Taktimpulsen ist eine vollständige Datenzelle geschrieben oder ausgelesen. Der Zähler 126-1 ist daher ein 256-Zähler, der die Anzahl von Taktimpulsen zählt, die vom Ausgang 52 des ODER-Gatters 129-1 kommen. Auf diese Weise weiß man, ob eine Schreib- oder Leseaktion beendet worden ist. Die drei Flip-Flops des Statusregisters 127-1 weisen auf den Zustand des Puffers 32-1 hin. Das erste Flip-Flop wird zum Anzeigen des Zustandes voll/leer gesetzt, wenn der Zähler 126-1 den logischen Wert "0" hat, und wenn gleichzeitig Taktimpulse an dem ersten Takteingang des Statusregisters empfangen worden sind. Das Flip-Flop wird zurückgesetzt, wenn der Zähler 126-1 den logischen Wert "0" hat, und wenn gleichzeitig Taktimpulse an dem zweiten Takteingang des Statusregisters empfangen worden sind. Über das Setz-Signal zeigt das Flip-Flop daher an, daß der Puffer 32-1 voll ist und über das Reset-Signal zeigt das Flip-Flop an, daß der Puffer 132-1 leer ist. Um anzuzeigen, ob der Puffer 32-1 eingeschrieben wird, wird das zweite Flip-Flop gesetzt, wenn der Zähler 126-1 nicht den logischen Wert "0" hat, und wenn gleichzeitig Taktimpulse an dem ersten Takteingang empfangen werden. Dieses zweite Flip-Flop wird zurückgesetzt, wenn der Zähler 126-1 den logischen Wert "0" besitzt, und wenn gleichzeitig Taktimpulse an dem ersten Takteingang empfangen worden sind. Um anzuzeigen, ob der Puffer 32-1 ausgelesen wird, wird das dritte Flip-Flop gesetzt, wenn der Zähler 126-1 nicht den logischen "0" besitzt, und wenn gleichzeitig Taktimpulse an dem zweiten Takteingang des Statusregisters empfangen werden. Dieses dritte Flip-Flop wird zurückgesetzt, wenn der Zähler den logischen Wert "0" hat, und wenn gleichzeitig Taktimpulse an dem zweiten Takteingang empfangen worden sind. Durch das Setz-Signal zeigt das dritte Flip-Flop an, daß der Puffer 32-1 ausgelesen wird, und das Rücksetz-Signal zeigt an, daß der Puffer 32-1 nicht ausgelesen wird.
• In den Puffer 32-1 wird geschrieben, indem das Taktsignal, daß an dem Ausgang des UND-Gatters 123 anliegt, zum ODER- Gatter 129-1 über das UND-Gatter 128-1 übertragen wird. Dieser Zugriff oder diese Übertragung wird unter drei Bedingungen bewirkt, namentlich, daß erstens das Eingangsregister 124 den Puffer 32-1 signalisiert (durch Anlegen eines Signals mit dem logischen Wert "1" an das UND- Gatter 128-1), daß zweitens nicht in die Puffer 32-j geschrieben wird (die Ausgänge 140-j erzeugen ein Signal mit dem logischen Wert "1"), und daß drittens der Puffer 32-1 leer ist (Ausgang 81 des Statusregisters 127-1 erzeugt ein Signal mit dem logischen Wert "0").
• Der Puffer 32-1 wird ausgelesen, indem das Taktsignal, das vom Ausgang 64 der Schalteinrichtung 40 kommt, über das UND- Gatter 132-1 an das ODER-Gatter 129-1 übertragen wird. Diese Übertragung wird unter drei Bedingungen bewirkt, nämlich daß erstens das Ausgangsregister 125 den Puffer 32-1 signalisiert (durch Anlegen eines Signals mit dem logischen Wert "1" an das UND-Gatter 131-1), daß zweistens die Puffer 32-j nicht ausgelesen werden (die Ausgänge 141-j erzeugen ein Signal mit dem logischen Wert "1"), und daß drittens der Puffer 32-1 voll ist (Ausgang 81 des Statusregisters 127-1 liefert ein Signal mit einem logischen Wert "1").
• Fig. 7 zeigt ein Blockschaltbild mit der Eingangsschaltung 31-1, die bereits in bezug auf Fig. 2 diskutiert worden ist. Die Eingangsschaltung 31-1 umfaßt eine Indikatoreinrichtung 33, die mit den Puffern 32-1 und 32-2 sowie mit dem Überlastungsdetektor 34 verbunden ist, wobei der letztgenannte die Struktur eines UND-Gatters besitzt. Die Indikatoreinrichtung 33 enthält eine Eingangseinrichtung 121, Schaltungen 122-1 und 122-2, die zu den jeweiligen Puffern 32-1 und 32-2, zu den UND-Gattern 156 und 157 sowie zu den ODER-Gattern 155, 158 und 159 gehören.
• Drei Leiter 23, 27 und 28 sind mit der Eingangseinrichtung 121 verbunden, wie dies in Fig. 6 dargestellt ist. Der Zellenimpuls-Leiter 23 ist außerdem mit einem Eingang 139-1 der Schaltung 122-1 und mit dem Eingang 139-2 der Schaltung 122-2 verbunden. Die Eingangseinrichtung 121 enthält ferner drei Ausgänge 83, 137 und 138. Der Ausgang 83 ist mit dem Eingang 142-1 der Schaltung 122-1, dem Eingang 142-2 der Schaltung 122-2 sowie dem Eingang 93 des Überlastungsdetektors 134 verbunden. Der Ausgang 137 ist mit dem Eingang 143-1 der Schaltung 122-1 und dem Eingang 143-2 der Schaltung 122-2 verbunden. Der Ausgang 138 der Eingangseinrichtung 121 ist letztendlich mit dem Eingang 147-1 der Schaltung 122-1 und dem Eingang 147-2 der Schaltung 122-2 verbunden.
• Die Schaltungen 122-1 und 122-2 sind über Busse 29 und 30 miteinander verbunden. Der Bus 29 übermittelt, wie dies in Fig. 6 dargestellt ist, die Signale von den Ausgängen 140-1 und 141-1 zu dem Eingang 144-2 bzw. 149-2, wobei das Signal des Ausgangs 140-1 signalisiert, das der Puffer 32-1 nicht eingeschrieben wird, und das Signal des Ausgangs 141-1 signalisiert, das der Puffer 32-1 nicht ausgelesen wird. Der Bus 30 übermittelt Signale entsprechend dem Puffer 32-2. Außerdem ist der Ausgang 52 und der Eingang 53 der Schaltung 122-1 mit dem Takteingang 47 bzw. dem Datenausgang 48 des Puffers 32-1 verbunden. Demgemäß ist der Ausgang 54 und der Eingang 55 der Schaltung 122-2 mit dem Takteingang 51 bzw. dem Datenausgang 50 des Puffers 32-2 verbunden. Die Schaltung 122-1 besitzt einen Ausgang 150-1 für abgehende Datenzellen, einen Ausgang 141-1 für Signale, die signalisieren, daß in den Puffer 32-1 nicht geschrieben wird, einen Ausgang 146-1 für Signale, die signalisieren, daß der Puffer 32-1 leer ist, einen Ausgang 81 für Signale, die signalisieren, daß der Puffer 32-1 voll ist, einen Ausgang 151-1 für abgehende Zellenimpulse sowie einen Ausgang 152-1 für abgehende Taktimpulse sowie ferner einen Eingang 153-1 für ankommende Taktimpulse zum Lesen des Puffers 32-1. Die Ausgänge 150-1, 141-1, 146-1, 81, 151-1 und 152-1 sowie der Eingang 153-1 sind mit dem ODER-Gatter 155, den UND-Gattern 156, 157 und 34, den ODER-Gattern 158 und 159 und dem Ausgang 64 der Schalteinrichtung 40 in dieser Reihenfolge verbunden. Die Schaltung 122-2 besitzt Ausgänge 150-2, 141-2, 146-2, 82, 151-2 und 152-2 sowie einen Eingang 153-2 für entsprechende Signale, deren Eingänge mit dem ODER-Gatter 155, den UND-Gattern 156, 157 und 34, den ODER-Gattern 158 und 159 sowie einem Ausgang 64 der Schalteinrichtung 40 in dieser Reihenfolge verbunden sind.
• Der Eingang 153-1 der Schaltung 122-1 und der Ausgang 153-2 der Schaltung 122-2 bilden zusammen den Eingang 58 der Indikatoreinrichtung 33. Der Ausgang 136-1 des Statusregisters 127-1 und der Ausgang 136-2 des Statusregisters 127-2 bilden, wie dies in Fig. 6 dargestellt ist, den Ausgang 81 bzw. 82 der Indikatoreinrichtung 33, die mit den Eingängen 91 und 92 des Überlastungsdetektors 34 verbunden sind. Die Indikatoreinrichtung 33 besitzt einen Ausgang 59 für abgehende Datenzellen, einen Ausgang 161 für Signale, die signalisieren, daß die Puffer 32-1 und 32-2 nicht ausgelesen werden, einen Ausgang 162 für Signale, die signalisieren, daß die Puffer 32-1 und 32-2 leer sind, einen Ausgang 163 zum Erzeugen von Zellenimpulsen sowie einen Ausgang 164 zur Erzeugung von Taktimpulsen. Die Ausgänge des ODER-Gatters 155, der UND-Gatter 156, 157 sowie der ODER- Gatter 158, 159 werden durch die Ausgänge 59, 161, 162, 163 und 164 der Indikatoreinrichtung 33 in dieser Reihenfolge gebildet, wobei die Ausgänge 161, 162, 163 und 164 zusammen den Ausgang 57 der Indikatoreinrichtung 33 bilden. Die Ausgangssignale dieser Gatter werden zum Eingang 65 der Schalteinrichtung 40 über einen Bus übertragen.
• In Fig. 8 ist eine Ausführungsform der Schalteinrichtung 40 dargestellt. Die Schalteinrichtung 40 umfaßt UND-Gatter 166, 167, 169, 170, 171, 172, 174, 175 und 179 und außerdem ODER- Gatter 168, 173, 176, 177 und 178. Der Datenausgang 59 der Indikatoreinrichtung 33, der auch den Datenausgang der Eingangsschaltung 31-1 bildet, sowie der Datenausgang 60 der Eingangsschaltung 31-2 sind mit dem ODER-Gatter 176 durch das UND-Gatter 169 bzw. 174 verbunden. Der Ausgang des ODER- Gatters 176 bildet den Datenausgang 6 des Multiplexers. Diese dargestellte Figur weist Indizes 1 und 2 für die Ausgänge der Indikatoreinrichtung 33 in der Eingangsschaltung 31-1 bzw. 31-2 der Klarheit wegen auf. Die Ausgänge 163-1 und 163-2 sind mit dem ODER-Gatter 177 durch Zellenimpuls-Leiter verbunden. Die Ausgänge 164-1 und 164-2 sind mit dem ODER-Gatter 178 über Taktsignal-Leiter verbunden. Die Ausgänge der ODER-Gatter 177 und 178 bilden zusammen den Ausgang der Schalteinrichtung 40, die mit dem Ausgang 18 des Multiplexers verbunden ist. Die Ausgänge 161- 1 und 161-2 zum Erzeugen von Signalen, die signalisieren, daß die Puffer 32 in der Eingangsschaltung 31-1 bzw. 31-2 nicht ausgelesen werden, sind mit dem UND-Gatter 179 verbunden. Der Ausgang des UND-Gatters 179 bildet den Ausgang 70 der Schalteinrichtung 40, die mit dem Eingang 75 der Prioritätseinrichtung 141 verbunden ist.
• Das UND-Gatter 166 besitzt vier Eingänge, von denen einer von dem Eingang 74 der Schalteinrichtung 40 gebildet wird, der mit dem Ausgang 78 des Überlastungssignal-Empfängers 37 verbunden ist, wobei ein zweiter Eingang mit dem Ausgang 118 der Prioritätseinrichtung 41 und zwei weitere Eingänge mit den Ausgängen 161-2 und 162-2 der Indikatoreinrichtung 33 der Eingangsschaltung 131-2 verbunden sind. Ebenso besitzt das UND-Gatter 172 vier Eingänge, von denen einer durch den Eingang 74 der Schalteinrichtung 40 gebildet ist, der mit dem Ausgang 78 des Überlastungssignal-Empfängers 37 verbunden ist, wobei ein zweiter Eingang mit dem Ausgang 119 der Prioritätseinrichtung 4l und zwei weitere Eingänge mit den Ausgängen 161-1 und 162-1 der Indikatoreinrichtung 33 der Eingangsschaltung 31-1 verbunden sind. Das UND-Gatter 167 besitzt zwei Eingänge, die mit dem Ausgang 119 der Prioritätseinrichtung 41 und dem Ausgang 161-2 der Eingangsschaltung 31-2 verbunden sind. Das UND-Gatter 171 besitzt weiterhin zwei Eingänge, die mit dem Ausgang 118 der Prioritätseinrichtung 41 und dem Ausgang 161-1 der Eingangsschaltung 31-1 verbunden sind. Die Ausgänge der UND- Gatter 166 und 167 sind mit den UND-Gattern 169 und 170 durch das ODER-Gatter 168 verbunden. Die Ausgänge der UND- Gatter 171 und 172 sind mit den UND-Gattern 174 und 175 über das ODER-Gatter 173 verbunden. Außerdem ist der Takteingang der Schalteinrichtung 40, der dem Eingang 19 des Multiplexers entspricht, mit den UND-Gattern 170, 175 verbunden. Die Ausgänge der UND-Gatter 170 und 175 bilden den Ausgang 64 bzw. 67 der Schalteinrichtung.
• Die Schalteinrichtung 40 setzt die Datenzellen an den Datenausgängen 59 und 60 der Eingangsschaltungen 31-1 und 31-2 durch das ODER-Gatter 176 zusammen. Die Datenzellen an dem Datenausgang 59 werden unter Steuerung des UND-Gatters 166 geschaltet, vorausgesetzt, daß die vier Bedingungen erfüllt sind, d.h., daß erstens die Datenzellen, die von der Eingangsschaltung 31-2 kommen, die Schaltpriorität haben (das Prioritätssignal am Ausgang 118 besitzt den logischen Wert "1") , daß zweitens die Puffer 32 in der Eingangsschaltung 31-2 nicht ausgelesen werden (das Signal am Ausgang 161-2 hat den logischen Wert "1"), daß drittens die Puffer 32 der Eingangsschaltung 31-2 leer sind (das Signal am Ausgang 162-2 besitzt den logischen Wert "1"), und daß viertens keine Überlastung erkannt worden ist (das invertierte Überlastungssignal am Eingang 74 hat den logischen Wert "1"). Datenzellen am Datenausgang 59 werden auch unter der Steuerung des UND-Gatters 167 durchgeschaltet, wenn die folgenden beiden Bedingungen befriedigt sind, daß nämlich erstens die Datenzellen, die von der Eingangsschaltung 31-1 kommen, die Schaltpriorität haben (das invertierte Prioritätssignal am Ausgang 119 hat den logishcen Wert "1"), und daß zweitens die Puffer 32 in der Eingangsschaltung 31-2 nicht ausgelesen werden (das Signal am Ausgang 161-2 hat den logischen Wert "1").
• Demgemäß werden die Datenzellen am Datenausgang 60 unter der Steuerung des UND-Gatters 172 durchgeschaltet, vorausgesetzt, daß die folgenden vier Bedingungen befriedigt werden, d.h., daß erstens die Datenzellen, die von der Eingangsschaltung 31-1 kommen, die Schaltpriorität besitzen (das Prioritätssignal am Ausgang 119 hat den logische Wert "1"), daß zweitens die Puffer 32 in der Eingangsschaltung 31-1 nicht ausgelesen werden (das Signal am Ausgang 161-1 besitzt den logischen Wert "1"), daß drittens die Puffer in der Eingangsschaltung 31-1 leer sind (das Signal am Ausgang 162-1 hat den logischen Wert "1"), und daß viertens keine Überlastung erkannt worden ist (das invertierte Überlastungssignal am Eingang 74 hat den logischen Wert "1"). Datenzellen am Datenausgang 60 werden auch unter der Steuerung des UND-Gatters 171 durchgeschaltet, vorausgesetzt, daß die folgenden beiden Bedingungen erfüllt werden, d.h., daß erstens die Datenzellen, die von der Eingangsschaltung 31-2 kommen, die Schaltpriorität besitzen (das invertierte Prioritätssignal am Ausgang 118 hat den logischen Wert "1"), und daß zweitens die Puffer 32 der Eingangsschaltung 31-1 nicht ausgelesen werden (das Ausgangssignal am Ausgang 161-1 hat den logischen Wert "1").
• Gleichzeitig wird in der Schalteinrichtung 40 die Erlaubnis gebildet, das Taktsignal vom Eingang 19 über das UND-Gatter 170 zur Eingangsschaltung 31-1 oder über das UND-Gatter 175 zur Eingangsschaltung 31-2 zu übertragen. Diese Erlaubnis hängt von dem logischen Wert des Prioritätssignals und dem logischen Wert des invertierten Überlastungssignals ab. Wenn das invertierte Überlastungssignal am Eingang 74 den logischen Wert "0" hat, bedeutet dies, daß der nächste Multiplexer nicht länger mehr irgendwelche Datenzellen empfangen kann. In diesem Fall werden lediglich Datenzellen von einem einzigen Dateneingang durchgeschaltet, wobei bei dieser Ausführungsform dieser Dateneingang der ist, der eine Priorität besitzt. Lediglich eine der beiden Eingangsschaltungen 31-1 oder 31-2, die mit dem Dateneingang verbunden ist, dem die Schaltpriorität zugewiesen worden ist, empfängt noch Taktimpulse zum Auslesen von Datenzellen aus den Puffern 32. Die andere Eingangsschaltung 31 wird blockiert, so daß lediglich in die Eingangsschaltung geschrieben wird. Folglich wird, wenn diese erste Eingangsschaltung voll ist, ein Überlastungssignal mit einem logischen Wert "1" an die Multiplexer und Terminals angelegt, die sich im Netzwerk stromaufwärts befinden. Unter Ansprechen darauf können Maßnahmen zur Verringerung des Datenzellenstroms dadurch ergriffen werden, daß beispielsweise diese Terminals am Erzeugen von Daten gehindert werden. Die Schalteinrichtung 40, wie sie oben beschrieben worden ist, arbeitet daher auch als Sperreinrichtung.
• Fig. 9 zeigt eine Schaltung zur Übertragung von Überlastungssignalen von einem Multiplexer 1-i zu einem anderen Multiplexer 1-j über einen Datenbus 10. Der Datenausgang 6 des Multiplexers 1-j ist über den Datenbus 10 mit dem Dateneingang 4 des Multiplexers l-i verbunden, wobei der Datenbus 10 eine Streukapazität 189 enhält, die man zwischen den Datenbus 10 und die Masse angeordnet sein kann. Der Datenausgang 6 wird durch den Emitter eines Emitterfolgers 185 gebildet, dessen Kollektor geerdet ist, wobei das inverse Datensignal zum Datenausgang 6 über die Basis übermittelt wird. Der Datenausgang 6 ist mit dem Überlastungssignal-Empfänger 37 verbunden, der einen Inverter 86 und eine Parallelschaltung aus einem Widerstand 187 und einem Kondensator 188 aufwesist. Der Inverter 186 besitzt einen Eingang, der mit dem Datenausgang 6 verbunden ist, sowie einen Ausgang 192, der mit einer Seite der Parallelschaltung verbunden ist. An dieser Verbindungsstelle kann das Überlastungssignal abgegriffen werden. Die andere Seite der Parallelschaltung ist mit einer festen Bezugsspannung von beispielsweise -5 V verbunden. Mit dem Dateneingang 4 des zweiten Multiplexers 1-i ist der Überlastungssignal-Sender 36 verbunden, der einen Widerstand 190 und einen Schalter 91 aufweist, die damit in Reihe geschaltet sind. Die Seite des Schalters 91, die nicht mit dem Widerstand 190 verbunden ist, ist mit einer festen Spannung verbunden, die einen Wert von etwa -2,5 V hat. Der Widerstand 190 bildet die charakteristische Abschlußimpedanz bzw. den Abschluß-Wellenwiderstand des Datenbusses 10. Der Schalter 191, der durch einen Transistor gebildet sein kann, besitzt einen Steuereingang, der mit dem Eingang 88 des Überlastungssignal-Senders 36 verbunden ist.
• Das Überlastungssignal am Eingang 88 kann zwei Spannungswerte von 0 V und -0,8 V aufweisen, wobei diese beiden Werte dem logischen Wert "1" bzw. "0" des Überlastungssignals entsprechen. Die Daten, die an der Basis des Transistors 185 verfügbar sind, können ebenfalls zwei Spannungswerte von 0 V und -0,8 V annehmen, wobei die Werte den Bitwerten "1" und "0" entsprechen. Der Transistor 185 wird derart gesetzt, daß er immer leitend ist, und zwar mit einer Durchlaßspannung der Basis-Emitter-Diode von 0,8 V. Das führt dazu, daß die Spannungen auf dem Datenbus 10 -0,8 V bzw. -1,6 V sind.
• Bei einer Spannung von 0 V an der Basis wird der Transistor 185 niederohmig, so daß die Streukapazität 189 schnell auf eine Spannung von -0,8 V aufgeladen wird. Bei einer Spannung von -0,8 V an der Basis des Transistors 185 wird dieser hochohmig gesetzt, so daß die Streukapazität schnell auf eine Spannung von -1,6 V aufgeladen wird. Die Streukapazität 189 und der Widerstand 190 besitzen derartige Werte, daß die Zeitkonstante zum Entladen der Schaltung, die durch den Kondensator 189 und den Widerstand 190 gebildet wird, klein ist. Die Streukapazität 189 entlädt sich folglich schnell über den Widerstand 190, wenn der Schalter 191 leitend ist. Allerdings wird, wenn ein 0-V-Überlastungssignal, das signalisiert, daß eine Überlastung aufgetreten ist, am Eingang 88 verfügbar ist, der Schalter 191 nicht leitend. Die Streukapazität 189 ist dann nicht mehr länger in einer Position, um sich über den Widerstand 190 zu entladen. Wenn in diesem Fall ein Datensignal, das einen Bitwert von "1" und somit eine Spannung von 0 V aufweist, an der Basis des Transistors 185 verfügbar ist, wechselt die Streukapazität 189 sofort auf die höchste Spannung, die auftreten kann, d.h. auf -0,8 V, und zwar als Ergebnis der extrem guten Leitfähigkeit des Transistors 185 bei einem Spannungswert von 0 V an seiner Basis. Die Spannung auf dem Datenbus 10 ist dann praktisch konstant -0,8 V über zahlreiche Bitperioden hinweg, da der Transistor 185 hochohmig ist, wobei das Datensignal an seiner Basis einen Bitwert von "0" aufweist.
• Bei diesem Verfahren einer Überlastungserkennung sei angenommen, daß die Datenzelle nicht nur den logischen Wert "1" besitzt, sondern daß in einer Datenzelle die logischen Wert "0" und "1" in einer vernünftigen Wechselfolge auftreten. Eine Überlastung wird mittels eines Inverters 186, der lediglich zur Erhaltung einer hohen Eingangsimpedanz benutzt wird, sowie der Parallelschaltung aus dem Widerstand 187 und dem Kondensator 188 erkannt. Der Inverter 186 weist einen MOS-Feldeffektransistor (Metalloxid-Halbleiter, metall oxid semi-conductor) aufgrund seiner hohen Eingangsimpedanz auf, so daß die Kapazität 189 des Datenbusses 10 nich über die Impedanz der Parallelschaltung entladen wird. Der Inverter 186 invertiert die Spannungswerte von -0,8 V und -1,6 V auf die Werte -1,6 bzw. -0,8 V. Die Parallelschaltung aus dem Widerstand 187 und dem Kondensator 188 besitzt eine Zeitkonstante von etwa 1,5 ms, die einem Zeitintervall entsprechen, in dem drei Datenzellen über den Datenausgang 6 übertragen werden. Wenn für eine Periode von 1,5 Millisekunden -1,6 V am Ausgang des Inverters 186 erkannt werden, wird vermutet, daß eine Überlastung in den stromabwärts liegenden Multiplexern aufgetreten ist, oder daß ein Leitungsbruch in dem Datenbus 10 aufgetreten ist. Die Spannung des Datenbusses 10 bleibt daher konstant auf einem Pegel von -0,8 V, wenn ein Leitungsbruch in dem Datenbus aufgetreten ist.

Claims (13)

1. Verfahren zum Zusammensetzen von zwei Datenzellenströmen zu einem einzelnen abgehenden Datenzellenstrom in einem ATD- Multiplexer (1), der einen Dateneingang (4, 5) für jeden der beiden ankommenden Datenzellenströme und einen Datenausgang (6) für den abgehenden Datenzellenstrom aufweist,

dadurch gekennzeichnet, daß

das Auftreten einer internen Verkehrsüberlastung im Falle einer Übertragung des Datenzellenstroms von einem Dateneingang zu einem Datenausgang erkannt und beim Erkennen der internen Verkehrsüberlastung ein internes Überlastungssignal mit einem ersten Wert zu einem Überlastungssignal-Sender (36) übertragen wird, der dem entsprechenden Dateneingang des ATD-Multiplexers zugeordnet ist, daß

die Übertragung eines Datenzellenstroms zu einem Dateneingang unter Ansprechen auf einen ersten Wert eines externen Überlastungsignals blockiert wird, daß, nachdem die interne Verkehrsüberlastung aufgehoben worden ist, ein zweiter Wert des internen Verkehrsüberlastungs-Signals, das dem Aufgehoben-Zustand entspricht, zu dem Überlastungssignal-Sender (36) auf eine verzögerte Weise übertragen und/oder der zweite Wert des externen Überlastungssignals vom ATD-Multiplexer auf eine verzögerte Weise empfangen und/oder das Blockieren der Übertragung des Datenzellenstroms auf eine verzögerte Weise beim Erkennen eines Wechsels vom ersten Wert zu einem zweiten Wert des externen Überlastungssignals aufgehoben wird.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß jeder Dateneingang (4, 5) mit wenigstens einer Pufferschaltung (32-1, 32-2) verbunden wird, deren Ausgang (48, 50) mit dem Datenausgang (6) verbunden ist, daß die Anwesenheit einer Datenzelle an einem Dateneingang erfaßt wird, daß der Puffer-ist-voll-Zustand von jeder Pufferschaltung erfaßt wird, die mit dem zugeordnten Dateneingang verbunden ist, und daß, wenn gleichzeitig ein voller Puffer und eine Datenzelle am Dateneingang vorhanden sind, der erste Wert des internen Überlastungssignals erzeugt wird.

3. Verfahren nach Anspruch 1 oder 2 , dadurch gekennzeichnet, daß eine Schaltpriorität einem der beiden Dateneingänge (4, 5) zugewiesen wird, und daß die Übertragung eines Datenzellenstroms durch den Dateneingang, der keine Priorität hat, beim Erkennen des ersten Wertes eines externen Überlastungssignals blockiert wird.

4. Verfahren nach Anspruch 2 oder 3, nach dem das Blockieren der Übertragung eines Datenzellenstroms von einem Dateneingang zu dem Datenausgang dadurch verwirklicht wird, daß das Lesen der Pufferschaltungen, die mit dem entsprechenden Dateneingang verbunden sind, verhindert wird.

5. Verfahren nach einem der Ansprüche 1 bis 4, nach dem das empfangene, externe Überlastungssignal zum Überlastungssignal-Sender (36) übermittelt wird, der dem blockierten Dateneingang zugeordnet ist.

6. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das externe Überlastungssignal zu einem zweiten ATD-Multiplexer (1-2) übertragen wird, der einen zweiten Dateneingang (4, 5) für jeden der beiden Datenzellenströme aufweist, daß der zweite ATD-Multiplexer Daten zum entsprechenden Dateneingang des ATD-Multiplexers überträgt, daß der erste Wert des externen Überlastungssignals bewirkt, daß der zweite ATD- Multiplexer einen seiner Dateneingänge blockiert und daß der zweite Wert des externen Überlastungssignals das Blockieren im zweiten ATD-Multiplexer aufhebt.

7. ATD-Multiplexer (1) zum Durchführen des Verfahrens nach einem der Ansprüche 1 bis 6 mit zwei Dateneingängen (4, 5) und einem Datenausgang (6),

dadurch gekennzeichnet, daß

der ATD-Multiplexer für jeden Dateneingang einen überlastungsdetektor (34) zum Erkennen einer internen Verkehrsüberlastung aufweist, wobei ein Ausgang (84) des Detektors mit dem Eingang (88) eines Überlastungssignal- Senders (36) verbunden ist, daß

der ATD-Multiplexer eine Sperreinrichtung (40) zum Blockieren der Übertragung des Datenzellenstroms zu einem Dateneingang aufweist, daß

der ATD-Multiplexer einen Überlastungssignal-Empfänger (37) enthält, der einen Eingang (14) zum Empfangen des externen überlastungssignals und einen Ausgang (78> aufweist, der mit einem Eingang (74) der Sperreinrichtung (40) verbunden ist, wobei jeder überlastungssignal-Sender ein Verzögerungselement (103) zum Anlegen auf verzögerte Weise des zweiten Wertes des internen Überlastungssignals an den Ausgang des Überlastungssignal-Senders aufweist und/oder der Überlastungssignal-Empfänger ein Verzögerungselement (103) zum Anlegen auf verzögerte Weise des zweiten Wertes des externen überlastungssignals an den Ausgang (78) des überlastungssignal-Empfängers (37) enthält.

8. ATD-Multiplexer (1) nach Anspruch 71 bei dem ein Anschluß einer Impedanz (190) mit dem Dateneingang (4) und der andere Anschluß mit einem Bezugsanschluß über eine Schalteinrichtung (101) verbunden ist, wobei der Dateneingang mit einer Daten-Empfangsleitung (10) verbindbar ist, wobei die Schalteinrichtung mit einem Ausgang (88) des Überlastungssignal-Senders (36) verbunden ist, der dem Dateneingang zugeordnet ist und die Impedanz unter Ansprechen auf den ersten Wert des internen Überlastungssignals ausschaltet, wobei der Eingang des Überlastungssignal-Empfängers (37) mit dem Dateneingang verbunden ist und der überlastungssignal-Empfänger eine Detektoreinrichtung (186, 187, 188) aufweist, die an eine Datenübertragungsleitung (10) angeschlossen ist, die mit dem Datenausgang verbunden ist, um zu erkennen, ob eine Impedanz (190) am Ende der Daten-Übertragungsleitung angeschaltet ist oder nicht, wobei ein Eingang und ein Ausgang (192) der Detektoreinrichtung den Eingang bzw. den Ausgang des Überlastungssignal-Empfängers bilden.

9. ATD-Multiplexer nach Anspruch 8, bei dem die Detektoreinrichtung einen Emitter-Folger (185), einen Puffer (186) mit einer hohen Eingangsimpedanz und einer Parallelschaltung aus einer Kapazität (188) und einer lmpedanz (187) zum Erfassen eines Spannungswertes auf der Daten-Übertragungsleitung aufweist, wobei der Emitter des Emitter-Folgers den Eingang der Detektoreinrichtung bildet, der Eingang des Puffers mit der Emitterelektrode des Emitter-Folgers verbunden ist und der Ausgang des Puffers den Ausgang der Detektoreinrichtung bildet, wobei ein Anschluß der Parallelschaltung mit dem Ausgang (192) der Detektoreinrichtung und der andere Anschluß der Parallelschaltung mit einer konstanten Spannung verbunden ist.

10. ATD-Multiplexer nach einem der Ansprüche 7 bis 9, bei dem jeder Dateneingang mit einem Eingang von wenigstens einer Pufferschaltung (32-1, 32-2) verbunden ist, deren einer Ausgang (48, 50) mit dem Datenausgang verbunden ist, bei dem ein Überlastungsdetektor (34), der einem Dateneingang zugeordnet ist, einen Detektorungseingang (91, 92) pro Pufferschaltung, die zum entsprechenden Dateneingang gehört, und einen weiteren Eingang (93) zum Empfangen eines Anwesenheitssignals aufweist, das die Anwesenheit einer Datenzelle am entsprechenden Dateneingang anzeigt, und es ist eine Indikatoreinrichtung (33) zum Anlegen eines Puffer- ist-voll-Signals an einen Detektorungseingang des überlastungsdetektors vorgesehen, der zur Pufferschaltung gehört, sobald die Pufferschaltung voll ist, wobei der Überlastungsdetektor einen ersten Wert eines Überlastungssignals an seinem Ausgang beim gleichzeitigen Erfassen eines Puffer-ist-voll-Signals an jedem Detektoreingang und eines Anwesenheits-Signal an dem weiteren Eingang erzeugt.

11. ATD-Multiplexer nach einem der Ansprüche 7 bis 10 mit einer Einrichtung (20) zum Zuweisen einer Schaltpriorität zu einem der beiden Dateneingänge, wobei die Sperreinrichtung (40) des ATD-Multiplexers den Datenzellenstrom durch den Dateneingang, der keine Priotität besitzt, unter Ansprechen auf den ersten Wert eines externen Überlastungssignals sperrt.

12. ATD-Multiplexer nach Anspruch 10 oder 11, bei dem die Sperreinrichtung (4) die Übertragung eines Datenzellenstroms von einem Dateneingang zum Datenausgang unter Ansprechen auf ein externes Überlastungssignal blockiert, indem verhindert wird, daß jede Pufferschaltung (32-1, 32-2), die mit dem entsprechenden Dateneingang verbunden ist, ausgelesen wird.

13. ATD-Multiplexer nach einem der Ansprüche 7 bis 12, bei dem der Ausgang des Überlastungssignal-Empfängers (37) mit dem Eingang des Überlastungssignal-Senders (36) verbunden ist, der dem gesperrten Dateneingang zugeordnet ist.