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Die
vorliegende Erfindung betrifft kontaktfreie integrierte Schaltungen
mit Mitteln zum Senden/Empfangen von Daten durch Induktionskopplung.
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Die
vorliegende Erfindung betrifft insbesondere, aber nicht ausschließlich, kontaktfreie
integrierte Schaltungen, die vorgesehen sind, um Daten zu empfangen,
die nach der Norm ISO/IEC 15693 oder der Norm ISO/IEC 14443-B codiert
sind.
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In
den letzten Jahren haben kontaktfreie integrierte Schaltungen eine
bedeutende Entwicklung erfahren, und die Verfahren zur Datenübertragung durch
Induktionskopplung, die mit solchen integrierten Schaltungen durchgeführt werden,
sind heute Gegenstand verschiedener Protokolle, von denen einige
genormt sind.
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1 stellt
in Form von Blöcken
eine konventionelle Architektur einer kontaktfreien integrierten
Schaltung IC1 dar. Die integrierte Schaltung IC1 umfasst eine Antennenspule
L1, die einen parallelgeschalteten Kondensator C1 aufweist, um einen
Antennen-Resonanzkreis zu formen, wobei diese Elemente außerhalb
des Siliziumwafers der integrierten Schaltung liegen können, eine
Gleichrichterschaltung PSC und eine Taktableitungsschaltung CEC1, die
beide mit der Spule L1 verbunden sind.
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Wenn
die integrierte Schaltung in ein oszillierendes Magnetfeld eingetaucht
ist, das von einem Lesegerät
für kontaktfreie
integrierte Schaltungen (nicht gezeigt) erzeugt wird, tritt an den
Anschlüssen der
Spule L1 eine induzierte Wechselspannung Vi auf. Die Schaltung PSC
gibt von der Induktionsspannung Vi ausgehend eine Versorgungsspannung
Vcc der integrierten Schaltung aus, und die Schaltung CEC1 gibt
das Taktsignal CK der integrierten Schaltung aus, dessen Frequenz
allgemein ein geradzahliger Teil der Trägerfrequenz des Magnetfelds
ist.
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Der
Empfang von Daten durch die integrierte Schaltung IC1 wird durch
eine Demodulationsschaltung DEMC gewährleistet, die mit der Spule
L1 verbunden ist, und durch eine Decodierschaltung DECC1. Die Schaltung
DEMC demoduliert die Spannung Vi durch Extraktion ihrer Hüllkurve
und Unterdrückung
der Trägerfrequenz,
und gibt ein demoduliertes Signal Sd aus, das Daten enthält, die
einem bestimmten Protokoll entsprechend codiert sind. Das Signal
Sd wird an den Eingang der Decodierschaltung DECC1 angelegt, deren
Ausgang Binärdaten DTr
ausgibt. Die Daten DTr werden an das Zentralorgan der integrierten
Schaltung gesendet, zum Beispiel eine Zentralverarbeitungseinheit
UC, die mit einem Speicher MEM versehen ist.
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Das
Senden von Daten durch die integrierte Schaltung IC1 wird durch
eine Codierschaltung CDC gewährleistet,
deren Ausgang mit einer Lastmodulationsschaltung LMC verbunden ist,
die mit den Anschlüssen
der Spule L1 verbunden ist. Die Schaltung LMC umfaßt zum Beispiel
einen Schalter SW, der mit einem Widerstand R in Reihe geschaltet
ist. Zu übertragende
Daten DTx, die von der Zentraleinheit ausgegeben oder direkt im
Speicher MEM gelesen werden, werden an die Codierschaltung CDC angelegt, deren
Ausgang ein Lastmodulationssignal Slm ausgibt, das einem bestimmten
Protokoll entsprechend codiert ist und an den Steuereingang (zum
Beispiel das Gatter eines Transistors) des Schalters SW angelegt
wird. Jede Schließung
des Schalters SW bewirkt einen Antennenkurzschluss, der eine Schwächung der
umgebenden Magnetfelds zur Folge hat, die vom Lesegerät für kontaktfreie
integrierte Schaltungen erkannt wird und diesem letzteren erlaubt,
die von der kontaktfreien integrierten Schaltung IC1 gesendeten
Daten zu decodieren.
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Wie
oben erwähnt,
sind kontaktfreie integrierte Schaltungen Gegenstand verschiedener
Protokolle, die die Eigenschaften der Signale definieren, die in
einer Übertragung
verwendet werden, sowie die Codierung der Daten. Die strukturellen
Unterschiede zwischen zwei kontaktfreien integrierten Schaltungen,
die vorgesehen sind, um zwei verschiedene Protokolle zu unterstützen, betreffen
im wesentlichen die Decodierschaltung DECC1 und die Codierschaltung
DCD, die in 1 dargestellt sind.
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Beispielsweise
sieht die Norm ISO/IEC 15693 eine Codierung durch Modulation der
Impulslage der Daten vor, die an eine kontaktfreie integrierte Schaltung
gesendet werden, und einen Rahmenanfang SOF1, dessen Profil in 2A dargestellt
ist, während
die Norm ISO/IEC 14443-B eine NRZ-Codierung der Daten vorsieht,
die an eine kontaktfreie integrierte Schaltung gesendet werden,
und einen Rahmenanfang SOF2, dessen Profil in 2B dargestellt
ist.
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In
der Praxis ist das Vorsehen dieser unterschiedlichen Protokolle
aus technischen Gründen gerechtfertigt,
da jedes Protokoll vorgesehen ist, um in einer bestimmten Anwendungskategorie
bestimmte Leistungen zu erreichen. Zum Beispiel ist das Protokoll
ISO/IEC 15693 für
Anwendungen geeignet, die eine ziemlich hohe Übertragungsentfernung und einen
recht niedrigen Datendurchsatz erfordern, während das Protokoll ISO/IEC
14443-B für
Anwendungen geeignet ist, die eine geringe Übertragungsentfernung und einen
höheren
Datendurchsatz erfordern.
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Jedem
Protokoll entspricht ein wohldefinierter Typ von kontaktfreier integrierter
Schaltung, der sich von anderen kontaktfreien integrierten Schaltungen
vor allem durch seine Codier- und Decodierschaltungen unterscheidet,
wobei die Decodierschaltung insbesondere Mittel zum Erkennen eines
Rahmenanfangs umfasst, wie er vom Protokoll vorgesehen ist.
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Das
Dokument WO 00/45328 beschreibt in Verbindung mit seiner 1 eine
kontaktfreie integrierte Schaltung mit zwei Decodierblöcken 12, 13, die
vorgesehen sind, um jeweils RTZ (Return to Zero)-codierte Daten
und MI (Miller-Code)-codierte
Daten zu decodieren. Wenn die Daten von der integrierten Schaltung
empfangen werden, wird die Unterscheidung des Codiermodus, der zum
Codieren dieser Daten verwendet wurde, von den Decodierblöcken gewährleistet.
Das heisst, jeder Decodierblock prüft die Gültigkeit der Daten, die er
seinem eigenen Protokoll entsprechend decodiert, indem er den CRC-Code,
der die Daten begleitet, mit einem CRC-Code vergleicht, der von
den decodierten Daten ausgehend berechnet wird. Die Decodierblöcke 12, 13 geben
je ein „entscheidungsunterstützendes" Signal EUI1, EUI2
aus, das angibt, ob die empfangenen Daten gültig sind oder nicht (sie sind
gültig,
wenn der berechnete CRC-Code mit dem empfangenen CRC-Code übereinstimmt).
Die Signale EUI1, EUI2 werden an eine Entscheidungsschaltung 14 gesendet,
die eine „Entscheidungsinformation" E1 an eine Datenverarbeitungsschaltung 11 sendet,
die dadurch in der Lage ist, zu erkennen, welche der decodierten Daten
D1, D2 gültig
sind, diejenigen (D1), die von der ersten Decodierschaltung ausgegeben
wurden, oder diejenigen (D2), die von der zweiten Decodierschaltung
ausgegeben wurden. Diese Daten D1, D2, die von jedem der Blöcke RTZ,
MI decodiert wurden, werden parallel in einer Pufferschaltung 15 gespeichert.
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Die
vorliegende Erfindung beruht auf der Feststellung, dass die Vervielfachung
der Protokolle die Fertigung der kontaktfreien integrierten Schaltungen
kompliziert macht und zu einer Modellvielfalt der integrierten Schaltungen
führt,
die an Industriekunden angeboten werden, welche kontaktfreie integrierte
Schaltungen einkaufen, um elektronische Ausweise, kontaktfreie Chipkarten
oder sonstige kontaktfreie tragbare elektronische Artikel herzustellen.
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Die
vorliegende Erfindung beruht ebenfalls auf der Feststellung, dass
ein bestimmtes Protokoll sich in derselben Anwendung manchmal als
besser als ein bestimmtes anderes Protokoll erweisen kann, oder
umgekehrt, je nach den Betriebsbedingungen der integrierten Schaltung.
So kann es zum Beispiel erwünscht
sein, dass ein elektronischer Ausweis, der mit einer kontaktfreien
integrierten Schaltung ausgestattet ist, in gewissen Fällen einen
Datendurchsatz aufweist, der auf Kosten der Übertragungsentfernung hoch
ist, und in anderen Fällen
eine Übertragungsentfernung,
die auf Kosten des Datendurchsatzes hoch ist.
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Eine
erste Idee der vorliegenden Erfindung ist daher das Vorsehen einer
kontaktfreien integrierten Schaltung, die „mehrprotokollfähig" ist und „konfigurierbaren" Typs ist, das heisst
in der Lage ist, eine Übertragung
mindestens zwei verschiedenen Protokollen entsprechend zu gewährleisten,
je nach verwendeter Konfiguration.
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Das
Vorsehen einer „konfigurierbaren" integrierten Schaltung
impliziert aber, dass die integrierte Schaltung vor ihrer Inbetriebnahme
konfiguriert werden muss, damit ihr Betriebsmodus festgelegt wird. Doch
solch ein Konfigurationsschritt setzt einen zusätzlichen Eingriff voraus und
ist daher nicht wünschenswert.
Außerdem
kann sich, wie oben erwähnt, ein
erstes Protokoll manchmal als besser als ein zweites Protokoll erweisen,
oder umgekehrt, je nach den Betriebsbedingungen der integrierten
Schaltung in derselben Anwendung.
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Eine
Aufgabe der vorliegenden Erfindung ist daher das Vorsehen einer
kontaktfreien integrierten Schaltung, die es erlaubt, die Zahl der
Modelle zu reduzieren, die an Industriekunden angeboten werden, und
die gleichzeitig leicht zu gebrauchen ist.
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Diese
Aufgabe wird durch die Erfindung erreicht, wie sie in Anspruch 1
definiert ist.
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Nach
einer Ausführungsform
umfasst die integrierte Schaltung eine erste Decodiereinheit zum Decodieren
der Daten, die einem ersten Protokoll entsprechend codiert wurden,
mindestens eine zweite Decodiereinheit zum Decodieren der Daten,
die mindestens einem zweiten Protokoll entsprechend codiert wurden,
und Mittel, um abhängig
vom Profil des Rahmenanfangs, das zu Beginn einer Kommunikation
empfangen wird, die erste oder die zweite Decodiereinheit zu wählen.
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Nach
einer Ausführungsform
umfasst die integrierte Schaltung Mittel zum Erkennen eines Rahmenanfangs
eines ersten Typs, der dem ersten Protokoll entspricht, welche angeordnet
sind, um ein erstes Rahmenanfangserkennungssignal auszugeben, wenn
ein Rahmenanfang des ersten Typs erkannt wird, und Mittel zum Erkennen
eines Rahmenanfangs eines zweiten Typs, der dem zweiten Protokoll entspricht,
welche angeordnet sind, um ein zweites Rahmenanfangserkennungssignal
auszugeben, wenn ein Rahmenanfang des zweiten Typs erkannt wird.
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Nach
einer Ausführungsform
sind die Mittel zum Erkennen eines Rahmenanfangs des ersten Typs
angeordnet, um eine erste Änderungsfront (bzw. Änderungsflanke)
des durch Induktionskopplung empfangenen Signals zu erkennen, dann
in einem ersten Zeitfenster eine zweite Änderungsfront des durch Induktionskopplung
empfangenen Signals zu erkennen, und die Mittel zum Erkennen eines Rahmenanfangs
des zweiten Typs sind angeordnet, um eine erste Änderungsfront des durch Induktionskopplung
empfangenen Signals zu erkennen, dann in einem zweiten Zeitfenster
eine zweite Änderungsfront
des durch Induktionskopplung empfangenen Signals zu erkennen.
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Nach
einer Ausführungsform
sind die Mittel zum Erkennen eines Rahmenanfangs des ersten Typs
angeordnet, um zwei Änderungsfronten
eines gleichen Typs zu erkennen, und die Mittel zum Erkennen eines
Rahmenanfangs des zweiten Typs sind angeordnet, um eine Änderungsfront
eines ersten Typs und eine Änderungsfront
eines zweiten Typs zu erkennen, der dem ersten Typ gegenüber invertiert
ist.
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Nach
einer Ausführungsform
umfasst die integrierte Schaltung Mittel, um die Mittel zum Erkennen
eines Rahmenanfangs des ersten Typs zu sperren, wenn nach Auftreten
einer ersten Änderungsfront
des durch Induktionskopplung empfangenen Signals eine vorgegebene
Zeit, die zwischen dem ersten und dem zweiten Zeitfenster liegt,
abgelaufen ist.
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Nach
einer Ausführungsform
umfasst die integrierte Schaltung Mittel, um die Mittel zum Erkennen
eines Rahmenanfangs des zweiten Typs zu sperren, wenn ein Rahmenanfang
des ersten Typs erkannt wird.
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Nach
einer Ausführungsform
umfasst die integrierte Schaltung eine Schaltung zur Identifikation des
Rahmenanfangs, die der ersten und zweiten Decodiereinheit gemeinsam
ist, in welcher die Mittel zum Erkennen eines Rahmenanfangs des
ersten Typs und die Mittel zum Erkennen eines Rahmenanfangs des
zweiten Typs angeordnet sind.
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Nach
einer Ausführungsform
umfasst die erste Decodiereinheit die Mittel zum Erkennen eines Rahmenanfangs
des ersten Typs, und die zweite Decodiereinheit umfasst die Mittel
zum Erkennen eines Rahmenanfangs eines zweiten Typs.
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Nach
einer Ausführungsform
umfassen die Wählmittel
Mittel zum Deaktivieren der zweiten Decodiereinheit oder zum Deaktivieren
der ersten Decodiereinheit.
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Nach
einer Ausführungsform
umfassen die Wählmittel
ein Mittel zur Multiplexierung der Ausgänge der Decodiereinheiten.
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Nach
einer Ausführungsform
ist das Multiplexierungsmittel angeordnet, um standardmäßig den Ausgang
der ersten Decodiereinheit zu wählen,
und um den Ausgang der zweiten Decodiereinheit zu wählen, wenn
ein Rahmenanfang empfangen wird, der dem Protokoll der zweiten Decodiereinheit
entspricht.
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Nach
einer Ausführungsform
umfasst das Multiplexierungsmittel einen Wähleingang, der von einem Rahmenanfangserkennungssignal
gesteuert wird.
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Nach
einer Ausführungsform
umfasst die integrierte Schaltung eine Taktableitungsschaltung,
die angeordnet ist, um ein erstes Taktsignal mit vorgegebener Frequenz
auszugeben, wenn die integrierte Schaltung sich in einem Kommunikationsmodus
befindet, der einem ersten Protokoll entspricht, und ein zweites
Taktsignal mit einer Frequenz auszugeben, die von der des ersten
Taktsignals abweicht, wenn die integrierte Schaltung sich in einem
Kommunikationsmodus befindet, der einem zweiten Protokoll entspricht.
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Nach
einer Ausführungsform
umfasst die integrierte Schaltung Kommunikationsmittel mindestens
nach dem Protokoll ISO/IEC 15693 und dem Protokoll ISO/IEC 14443-B,
und Mittel, um abhängig vom
Profil eines Rahmenanfangs, der zu Beginn einer Kommunikation empfangen
wird, automatisch in einen Kommunikationsmodus zu schalten, der
dem einen oder dem anderen der Protokolle entspricht.
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Diese
sowie weitere Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung
werden in der folgenden Beschreibung einer Ausführungsform einer erfindungsgemäßen integrierten
Schaltung und von Ausführungsvarianten
dieser integrierten Schaltung ausführlich erläutert, die nicht einschränkend ist und
sich auf die beiliegenden Zeichnungen bezieht, wobei:
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1 die
oben beschrieben wurde, das Blockschaltbild einer konventionellen
kontaktfreien integrierten Schaltung ist,
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2A, 2B zwei
konventionelle Rahmenanfangsprofile darstellen,
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3 ein
Blockschaltbild einer erfindungsgemäßen kontaktfreien integrierten
Schaltung ist,
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4 das
Logikschaltbild einer erfindungsgemäßen Schaltung zum Erkennen
eines Rahmenanfangs ist, welche in 3 in Form
von Blöcken dargestellt
ist,
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5A ein
Rahmenanfangsprofil darstellt, das dem in 2A gezeigten
entspricht,
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5B bis 5F verschiedene
Logiksignale darstellen, die in der in 4 gezeigten
Schaltung auftreten, wenn der in 5A dargestellte
Rahmenanfang empfangen wird,
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6A ein
Rahmenanfangsprofil darstellt, das dem in 2B gezeigten
entspricht,
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6B bis 6H verschiedene
Logiksignale darstellen, die in der in 4 gezeigten
Schaltung auftreten, wenn der in 6A dargestellte
Rahmenanfang empfangen wird, und
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7 eine
Ausführungsvariante
bestimmter Elemente der kontaktfreien integrierten Schaltung von 3 veranschaulicht.
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3 stellt
eine erfindungsgemäße kontaktfreie
integrierte Schaltung IC2 in Form von Blöcken dar. Die integrierte Schaltung
IC2 weist eine allgemeine Architektur auf, die an sich konventionell
ist, und umfasst eine Antennenschaltung, die eine Spule L1 und einen
Kondensator C1 aufweist, eine Gleichrichterschaltung PSC, die mit
den Anschlüssen
der Spule verbunden ist und eine Versorgungsspannung Vcc ausgibt,
eine Taktableitungsschaltung CEC2, die mit den Anschlüssen der
Spule verbunden ist und ein Taktsignal CK ausgibt. Eine Demodulationsschaltung DEMO,
die mit den Anschlüssen
der Spule L1 verbunden ist, gibt ein demoduliertes Signal aus, das durch
zwei Signale FED, RED geformt wird. Diese Signale werden an eine
Decodierschaltung DECC2 angelegt, deren Ausgang Daten DTr ausgibt,
die durch Induktionskopplung empfangen werden. Die Daten DTr werden
an ein Zentralorgan der integrierten Schaltung angelegt, zum Beispiel
eine Zentraleinheit UC mit verdrahteter Logik oder Mikroprozessor,
und einem Speicher MEM. Schließlich
empfängt
eine Codierschaltung CDC, die mit der Zentraleinheit UC verbunden
ist, die zu übertragenden
Daten Dtx und gibt ein Lastmodulationssignal Slm an eine Last modulationsschaltung
LMC aus, die mit den Anschlüssen
der Spule L1 verbunden ist.
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Die
Schaltung DEMO ist konventionellen Typs und gewährleistet eine Demodulation
einer Induktionsspannung Vi, die bei Vorhandensein eines oszillierenden
Magnetfelds, das von einem Lesegerät für die kontaktfreie integrierte
Schaltung abgegeben wird, an den Anschlüssen der Spule L1 auftritt. Diese
Spannung Vi stellt eine Primäroszillation
dar, die einer Trägerfrequenz
des Magnetfelds entspricht (allgemein 13,56 MHz), und weist auch,
wenn Daten vom Lesegerät
gesendet werden, eine Amplitudenmodulation (oder Modulation der
Hüllkurve)
auf, die das Abbild der Amplitudenmodulation ist, die vom Lesegerät an das
umgebende Magnetfeld angelegt wird, und die von der Schaltung DEMO
erkannt wird. Es ist auch möglich,
statt einer Demodulation der Spannung Vi eine Demodulation eines
Induktionsstroms li durchzuführen,
der durch die Spule L1 fließt.
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Das
Signal FED, das von der Schaltung DEMC ausgegeben wird, ist ein
Erkennungssignal der abfallenden Flanke, die hier einem Impuls auf
1 entspricht, wenn im umgebenden Magnetfeld eine abfallende Flanke
der Amplitudenmodulation auftritt. Das Signal RED ist ein Erkennungssignal
der steigenden Flanke, die hier einem Impuls auf 1 entspricht, wenn
im umgebenden Magnetfeld eine steigende Flanke der Amlitudenmodulation
auftritt. Die Impulse, die von der Schaltung DEMC ausgegeben werden,
weisen zum Beispiel eine Dauer von 1 etu auf, wobei ein etu eine
elementare Zeiteinheit („elementary
time unit") ist,
die 9,44 μs
entspricht.
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Die
integrierte Schaltung IC2 unterscheidet sich von einer konventionellen
integrierten Schaltung darin, dass die Decodierschaltung DECC2 eine „Biprotokoll"-Decodierschaltung ist, die zwei verschiedene Decodiereinheiten
DEC20 und DEC21 ausweist, die beide am Eingang die Signale FED und RED
empfangen. Die Einheit DEC20 ist zur Decodierung von Daten vorgesehen,
die nach einem ersten Protokoll codiert sind, und die Einheit DEC21
ist zur Decodierung von Daten vorgesehen, die nach einem zweiten
Protokoll codiert sind. Die Ausgänge
der Decodiereinheiten DEC20, DEC21 sind jeweils mit den Eingängen E0
und E1 eines Multiplexers MUX verbunden, dessen Ausgang den Ausgang
der Decodierschaltung DECC2 bildet.
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Erfindungsgemäß ist die
Decodierschaltung DECC2 angeordnet, um zu Beginn einer Übertragung
das verwendete Protokoll automatisch zu erkennen, und um die Decodiereinheit
DEC20 oder DEC21 zu wählen,
die dem erkannten Protokoll entspricht. Erfindungsgemäß wird die
Erkennung des Protokolls auch durch eine Analyse des Profils eines Rahmenanfangs
(SOF) gewährleistet,
der zu Beginn einer Übertragung
empfangen wird.
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In
der Ausführungsform,
die in 3 dargestellt ist, wird die automatische Protokollerkennung durch
eine erfindungsgemäße Schaltung
FIC zum Erkennen eines Rahmenanfangs gewährleistet, die in der Decodierschaltung
DECC2 angeordnet ist. Die Schaltung FIC empfängt am Eingang die Signale FED
und RED und gibt Signale SOFD1, SOFD2 und SEL aus. Das Signal SOFD1
ist ein Erkennungssignal des dem ersten Protokoll entsprechenden
Rahmenanfangs und wird an die Decodiereinheit DEC20 angelegt. Das
Signal SOFD2 ist ein Erkennungssignal des dem zweiten Protokoll
entsprechenden Rahmenanfangs und wird an die Decodiereinheit DEC21 angelegt.
Das Signal SEL wird an den Wähleingang des
Multiplexers MUX angelegt, und sein Wert bestimmt den Eingang E0
oder E1, der am Ausgang des Multiplexers gewählt wird.
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Im
folgenden wird eine Ausführungsform
der Schaltung FIC in Verbindung mit den genormten Protokollen ISO/IEC
15693 und ISO/IEC 14443-B beschrieben, auf welche hier zur Ausführung der
vorliegenden Erfindung beispielhaft und nicht einschränkend Bezug
genommen wird.
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Im
Rahmen einer solchen Ausführung
der Erfindung gewährleistet
die Einheit DEC20 die Decodierung von Daten, die nach dem Protokoll
ISO/IEC 15693 codiert wurden, und die Einheit DEC21 gewährleistet
die Decodierung von Daten, die nach dem Protokoll ISO/IEC 14443-B
codiert wurden. Der Einfachheit halber wird die Architektur der
Decodiereinheiten DEC20, DEC21, die an sich konventionell und dem
Fachmann bekannt ist, nicht beschrieben. Es sei daran erinnert,
dass die Codierung von Daten nach ISO/IEC 15693 eine bitpaarweise
Codierung durch die Impulslage ist, wobei ein Impuls durch Feldleerstellen
von 1 etu Dauer geformt wird und in Zeitsegmenten von 8 etu vier
Positionen einnehmen kann. Dieses Protokoll ermöglicht einen recht geringen
Datendurchsatz in der Größenordnung
von 26 kbit/s, aber eine recht hohe Übertragungsentfernung in der Größenordnung
von 40 bis 50 cm. Zum anderen ist die Codierung von Daten, die nach
dem Protokoll ISO/IEC 14443-B codiert werden, eine bitweise Codierung
vom NRZ-Typ, die einen höheren
Datendurchsatz in der Größenordnung
von 106 kbit/s und eine geringere Übertragungsentfernung in der
Größenordnung
von 20 bis 25 cm ermöglicht.
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Das
Profil des Rahmenanfangs SOF1 nach dem Protokoll ISO/IEC 15693,
das in 2A dargestellt ist, weist zwei
Feldleerstellen mit einer Breite von 1 etu auf, die jede in einem
Zeithalbsegment von 4 etu enthalten sind. Der Rahmenanfang SOF1
weist also eine Dauer von 8 etu auf und wird von Daten DATA gefolgt,
die paarweise codiert sind. Er weist zwei abfallende Flanken FE1,
FE2 auf, die den Feld-leerstellen entsprechen, die durch die Impulse des
Signals FED signalisiert werden, das vom Demodulator DEMC ausgegeben
wird. Die erste abfallende Flanke FE1 ist der Ausgangspunkt des
Rahmenanfangs SOF1 und ist im ersten Zeithalbsegment enthalten.
Die zweite abfallende Flanke FE2 ist im zweiten Zeithalbsegment
enthalten und tritt 1 etu nach dem Anfang des zweiten Zeithalbsegments
auf.
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Die
Erkennung des Rahmenanfangs SOF1 durch die Schaltung FIC umfasst
hier demnach die Erkennung der ersten abfallenden Flanke FE1, dann die
Erkennung der zweiten abfallenden Flanke FE2 in einem Zeitfenster,
das durch die Zeitpunkte T1 und T2 begrenzt wird, die von der ersten
abfallenden Flanke FE1 an berechnet werden. Der Zeitpunkt T1 entspricht
zum Beispiel 4 etu, d.h. dem Anfang des zweiten Zeithalbsegments,
und der Zeitpunkt T2 ist 7 etu, d.h. 3 etu nach dem Anfang des zweiten
Zeithalbsegments.
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Das
Profil des Rahmenanfangs SOF2, der für das Protokoll ISO/IEC 14443-B
vorgesehen ist und in 2B dargestellt ist, weist eine
einzige Feldleerstelle mit einer Dauer von 10 bis 11 etu auf. Diese Feldleerstelle
wird von einer Stufe ohne Amplitudenmodulation mit einer Dauer von
2 bis 3 etu gefolgt. Der Rahmenanfang SOF2 weist demnach eine Dauer
von 12 bis 14 etu auf und wird von einem Startbit STB und dann von
Daten DATA gefolgt, die NTZ-codiert
sind. Er weist eine abfallende Flanke FE1 auf, die am Anfang der
Feldleerstelle auftritt, und eine steigende Flanke RE1, die dem
Ende der Feldleerstelle entspricht, wobei die abfallende Flanke
FE1 durch einen Impuls des Signals FED signalisiert wird und die
steigende Flanke RE1 durch einen Impuls des Signals RED signalisiert
wird.
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Die
Erkennung des Rahmenanfangs SOF2 durch die Schaltung FIC umfasst
hier demnach die Erkennung der abfallenden Flanke FE1 und die Erkennung
der steigenden Flanke RE1 in einem Zeitfenster, das durch die Zeitpunkte
T3 und T4 begrenzt wird, die von der abfallenden Flanke FE1 an berechnet
werden, wobei T3 und T4 größer als
T2 sind.
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Der
Zeitpunkt T3 ist zum Beispiel gleich 10 etu, und der Zeitpunkt T4
entspricht 13 etu.
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Es
ist klar, dass die Wahl von T1, T2, T3 und T4 in der Praxis nicht
fest sind und vom Toleranzgrad abhängt, der der Schaltung FIC
zum Erkennen des Rahmenanfangs verliehen werden soll.
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Nach
einem Aspekt der Erfindung wird auch eine Übergangszeit Tch definiert,
die von der abfallenden Flanke FE1 an berechnet wird und der Gesamtdauer
des Rahmenanfangs SOF1 entspricht. Der Zeitpunkt Tch liegt daher
zwischen T2 und T3 und entspricht zum Beispiel 8 etu. Wenn der Zeitpunkt
Tch erreicht ist und kein Rahmenanfang SOF1 erkannt wurde, versucht
die Schaltung FIC nur, einen Rahmenanfang SOF2 zu erkennen, wie
nachstehend anhand einer Ausführungsform
der Schaltung FIC zu ersehen.
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4 ist
das Logikschaltbild einer Ausführungsform
der Schaltung FIC, die auf einfache Weise und mit geringem Platzbedarf
auf dem Siliziumwafer ausschließlich
aus verdrahteter Logik besteht und ausgelegt ist, um die Rahmenanfänge SOF1
und SOF2 dem gerade beschriebenen Verfahren entsprechend automatisch
zu erkennen. Die Schaltung FIC umfasst einen Zähler CMPT und drei Decodierschaltungen
BT1, BT2, BT3, die die Erkennung der Zeitpunkte T1, T2, Tch, T3,
T4 ausgehend von einem Zählwert
gewährleisten,
der vom Zähler
ausgegeben wird. Der Zähler
CMPT empfängt
an seinem Zähleingang über ein
UND-Gatter A1 das
Taktsignal CK, das von der Schaltung CEC1 ausgegeben wird (3). Der
Eingang RESET des Zählers
CMPT empfängt ein
Signal RST zur allgemeinen Nullrückstellung,
das an diverse andere Elemente der Schaltung FIC angelegt wird.
Die Schaltungen BT1, BT2, BT3 sind mit dem Ausgang des Zählers CMPT
verbunden und geben jeweils Signale W1, STC, W2 aus. Das Signal W1
wird von der Schaltung BT1 auf 1 gesetzt, wenn die Ausgabe des Zählers zwischen
zwei Werten „VAL1" und „VAL2" liegt, die jeweils
den Zeitpunkten T1 und T2 entsprechen. Das Signal STC wird von der Schaltung
BT2 auf 1 gesetzt, wenn die Ausgabe des Zählers gleich einem Wert „VALC" ist, der dem Zeitpunkt
Tch entspricht. Das Signal W2 wird von der Schaltung BT3 auf 1 gesetzt,
wenn die Ausgabe des Zählers
zwischen zwei Werten „VAL3" und „VAL4" liegt, die jeweils
den Zeitpunkten T3, T4 entsprechen.
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Die
Schaltung FIC, die in 4 dargestellt ist, umfasst auch
zwei Latches LT1, LT2, LT3, die jede Eingänge SET, RESET und einen Ausgang
Q aufweisen, drei synchrone Flipflops D1, D2, D3, die je einen Eingang
D, einen Trigger-Eingang CLK und einen Ausgang Q aufweisen, UND-Gatter
A2, A3, A4, ODER-Gatter O1, O2, O3, und NICHT-Gatter I1, I2.
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Die
Latch LT1 empfängt
an ihrem Eingang SET das Signal FE D, das vom Demodulator DEMC (3)
ausgegeben wird, und empfängt
an ihrem Eingang RESET die Ausgabe des Gatters O1, das an seinem
Eingang das Signal RST und ein Signal MODE2 empfängt. Der Ausgang Q der Latch
LT1 gibt ein Signal FED1 aus, das an einen zweiten Eingang des Gatters
A1 angelegt wird, sowie an einen Eingang des Gatters A2 und einen
Eingang des Gatters A3. Das Gatter A2 empfängt an einem zweiten Eingang
das Signal W1, und sein Ausgang ist mit einem Eingang des Gatters
O2 verbunden, dessen Ausgang mit dem Eingang D des Flipflops D1
verbunden ist. Der Flipflop D1 empfängt an seinem Eingang CLK das
Signal FED1, und sein Ausgang Q ist mit dem Eingang D des Flipflops
D2 verbunden. Der Flipflop D2 empfängt an seinem Eingang CLK das
invertierte Signal FE D, das vom Gatter I1 ausgegeben wird, und
gibt an seinem Ausgang Q das Signal SOFD1 aus, das an einen zweiten
Eingang des Gatters O2 zurückgeleitet
wird.
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Das
Gatter A3 empfängt
an einem zweiten Eingang das Signal STC und an einem dritten Eingang
das invertierte Signal SOFD1, das vom Gatter I2 ausgegeben wird.
Der Ausgang des Gatters A3 ist mit dem Eingang D des Flipflops D3
verbunden, dessen Eingang CLK das Taktsignal CK empfängt und dessen
Ausgang Q ein Signal SETMODE2 ausgibt. Das Signal SETMODE2 wird
auf den Eingang SET der Latch LT2 angelegt, deren Eingang RESET
das Signal RST empfängt
und deren Ausgang Q das Signal MODE2 ausgibt.
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Das
Signal MODE2 wird auf einen Eingang des Gatters A4 angelegt, das
an einem zweiten Eingang das Signal W2 und an einem dritten Eingang das
Signal RED empfängt,
das vom Demodulator DEMC (3) ausgegeben
wird. Der Ausgang des Gatters A4 ist mit dem Eingang SET der Latch
LT3 verbunden, deren Eingang RESET die Ausgabe des Gatters O3 empfängt. Dieses
letztere empfängt
an seinen Eingängen
das Signal RST und das Signal SOFD1. Der Ausgang Q der Latch LT3
gibt die Signale SOFD2 und SEL aus, die hier identisch sind.
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Die
Arbeitsweise der Schaltung FIC beim Empfang eines Rahmenanfangs
SOF1 wird in 5A bis 5C veranschaulicht,
die jeweils das Profil des Rahmenanfangs SOF1 und der Signale FED,
FED1, W1, SOFD1, SOFD2/SEL darstellen. An einem Zeitpunkt T0, und
nach der Nullrückstellung der
gesamten Schaltung FIC mit Hilfe des Signals RST, tritt eine erste
Feldleerstelle auf (5A). Das Signal FED weist einen
Impuls auf 1 auf (5B), der das Signal FED1 (5C)
am Ausgang der Latch LT1 auf 1 setzt. Wenn der Zeitpunkt T1 erreicht ist
und der Zähler
sich in einem Zählbereich
befindet, der dem Intervall T1–T2
entspricht, wird das Signal W1 auf 1 gesetzt (5D),
der Ausgang des Gatters A2 wird auf 1 gesetzt und der Eingang D
des Flipflops D1 wird auf 1 gesetzt. Wenn die zweite Feldleerstelle im
Intervall T1–T2
auftritt, weist das Signal FED erneut einen Impuls auf 1 (5B)
auf. Den Ausgang Q des Flip flops D1 wird bei der steigenden Flanke des
Impulses FED auf 1 gesetzt, und der Ausgang Q des Flipflops D2 wird
bei der abfallenden Flanke des Impulses FED (Signal SOFD1, 5E)
auf 1 gesetzt. Der Übergang
des Signals SOFD1 auf 1 sperrt das Gatter A3, wodurch der Rest der
Schaltung FIC blockiert bleibt. Das Signal SOFD2 kann daher nicht
auf 1 gesetzt werden und bleibt auf 0 (5F).
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Die
Arbeitsweise der Schaltung FIC beim Empfang eines Rahmenanfangs
SOF2 wird in 6A bis 6H veranschaulicht,
die jeweils das Profil des Rahmenanfangs SOF2 und der Signale FED,
FED1, STC, MODE2, W2, RED, SOFD2/SEL darstellen. Am Zeitpunkt T0
tritt eine erste Feldleerstelle auf (6A) und
das Signal FED weist einen Impuls auf 1 auf (6B), der
das Signal FED1 (6C) am Ausgang der Latch LT1
auf 1 setzt. Wenn der Zeitpunkt Tch erreicht ist, wird das Signal STC
am Ausgang der Schaltung BT2 auf 1 gesetzt (6D). Der
Ausgang des Gatters A3 wird auf 1 gesetzt, der Ausgang des Flipflops
D3 wird auf 1 gesetzt (Signal SETMODE2), und das Signal MODE2 wird
auf 1 gesetzt (6E). Der Übergang des Signals MODE2 auf
1 setzt die Latch LT1 zurück,
wodurch das Signal FED1 auf 0 zurückgesetzt wird (6C),
was den Abschnitt der Schaltung FIC sperrt, der für die Erkennung
des Rahmenanfangs SOF1 zuständig
ist, wobei dieser Abschnitt die Gatter A1 und die Flipflops D1,
D2 umfasst. Das Signal SOFD1 bleibt daher am Ausgang des Flipflops
D2 auf 0 gesetzt.
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Wenn
der Zeitpunkt T3 erreicht ist und der Zähler sich in einem Zählbereich
befindet, der dem Intervall T3–T4
entspricht, wird das Signal W2 auf 1 gesetzt (6F).
Am Ende der Feldleerstelle tritt zwischen den Zeitpunkten T3, T4
in der Hüllkurve
des Magnetfelds eine steigende Flanke auf und das Signal RED weist
einen Impuls auf 1 auf (6G), wobei
das Signal W2 am Ausgang der Schaltung BT3 noch auf 1 gesetzt ist.
Da das Signal MODE2 durch die Latch LT2 auf 1 gehalten wird (6E),
wird der Ausgang des Gatters A4 auf 1 gesetzt und das Signal SOFD2/SEL
am Ausgang der Latch LT3 wird ebenfalls auch 1 gesetzt (6H).
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Zusammenfassend
wird nach dem Erkennen der ersten abfallenden Flanke FE1 das Signal SCFD1
nur dann auf 1 gesetzt, wenn zwischen den Zeitpunkten T1 und T2
die zweite abfallende Flanke FE2 erkannt wird, oder das Signal SOFD2
wird nur dann auf 1 gesetzt, wenn zwischen den Zeitpunkten T3 und
T4 eine steigende Flanke RE1 erkannt wird. Ferner wird das Signal
SOFD2 auf 0 gehalten, wenn das Signal SOFD1 auf 1 gesetzt wird,
und das Signal SOFD1 wird vom Zeitpunkt Tch an auf 0 gehalten, wenn
das Signal MODE2 auf 1 gesetzt wird. Der Übergang des Signals MODE2 auf
1 gibt an, dass die Schaltung möglicherweise
in eine Betriebsart umschaltet, die einer Übertragung nach dem Protokoll ISO/IEC
14443-B entspricht, wobei dieser Betriebsmodus nur von dem Augenblick
an freigegeben und bestätigt
wird, an dem das Signal SOFD2 auf 1 gesetzt wird.
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Die
Feldleerstellen nach der Norm ISO/IEC 15693 entsprechen einer Modulation
auf 10% oder auf 100% der Amplitude des Magnetfelds, und bei einer
Modulation auf 100% gehen sie von einer vollständigen Löschung des Taktsignals CK einher,
die auf das Verschwinden der Trägerfrequenz
zurückzuführen ist.
Eine vorteilhafte Ausführungsform
der Erfindung besteht darin, unabhängig von der Amplitudenmodulationstiefe
des Magnetfelds nach jeder abfallenden Flanke eine Nullrückstellung
des Zählers CMPT
und eine erzwungene Abschaltung des Takts CK vorzusehen. Auf diese
Weise wird nicht zwischen einer Modulation auf 10% und einer Modulation
auf 100% unterschieden, und die Schaltung weist unabhängig von
der Modulationstiefe eine konstante und einheitliche Arbeitsweise
auf. Dieses Merkmal wird in der Ausführungsform von 4 auf
einfache Weise erreicht, indem das Signal FED an einen dritten Eingang
des Gatters A1 angelegt wird. Da die Impulse des Signals FED eine
Dauer von 1 etu aufweisen, stellen sie den Zähler CMPT auf null zurück und sperren
ihn für
eine Dauer von 1 etu. Diese Dauer von 1 etu ist die Dauer der Impulse
des Signals FED und entspricht der Dauer der Feldleerstellen, so
dass keine Unterscheidung zwischen einer Modulation auf 10% und
einer Modulation auf 100% erfolgt. Die Werte VAL1, VAL2 und VALC
werden daher auf solche Weise bestimmt, dass die Abschaltung des
Zählers während 1
etu nach jeder abfallenden Flanke berücksichtigt wird, wobei von
den Zeitpunkten T1, T2 und Tch ein Wert von 1 etu abgezogen werden
muss, damit die Abschaltung des Taktsignals berücksichtigt wird.
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Da
die Feldleerstellen nach der Norm ISO/IEC 14443-B einer Modulation
auf 10% der Amplitude des Magnetfelds entsprechen, gehen sie nicht mit
einer Löschung
des Taktsignals einher. Es ist jedoch vorteilhaft, den Zähler bei
der Erkennung der ersten abfallenden Flanke auf null zurückzusetzen und
ihn mit Hilfe des Signals FED für
eine Dauer von 1 etu zu sperren, da nicht bekannt ist, ob diese
erste abfallende Flanke einem Rahmenanfang SOF1 oder SOF2 entspricht.
Ferner ist die Zählung
der Zeitpunkte T3 und T4 dann den gleichen Regeln wie die Zählung der
Zeitpunkte T1, T2 und Tch unterworfen, wobei ein Wert von 1 etu
von den Zeitpunkten T3 und T4 abgezogen werden muss, damit die Abschaltung
des Taktsignals berücksichtigt
wird.
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Um
auf 3 zurückzukommen,
löst das
Erkennen, durch die Decodiereinheit DEC20, eines Übergangs
auf 1 des Signals SOFD1 in dieser einen konventionellen Vorgang
der Decodierung der Datenbits aus, die auf den Rahmenanfang folgen.
Desgleichen löst
das Erkennen, durch die Decodiereinheit DEC21, eines Übergangs
auf 1 des Signals SOFD2 in dieser einen konventionellen Vorgang
der Decodierung der Datenbits aus, die auf den Rahmenanfang folgen,
angefangen mit einem Startbit.
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Überdies
ist aus dem obigen zu ersehen, dass das Signal SEL, das den Wähleingang
des Multiplexers MUX steu ert, dem Signal SOFD2 entspricht. Der Multiplexer
wählt daher
unabhängig
vom Wert des Signals SOFD1 standardmäßig die Ausgabe der Decodiereinheit
DEC20, und wählt
die Ausgabe der Decodiereinheit DEC21 nur dann, wenn das Signal SOFD2
auf 1 gesetzt wird.
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In
einer Ausführungsvariante
könnte
der Multiplexer auch von einem Signal SEL gesteuert werden, das
dem Signal SOFD1 entspricht.
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Zudem
kann der Übergang
auf 1 des Signals SOFD1 verwendet werden, um die Decodiereinheit DEC2
abzuschalten, und dementsprechend kann der Übergang auf 1 des Signals SOFD2
verwendet werden, um die Decodiereinheit DEC1 abzuschalten. In diesem
Fall kann der Multiplexer entfallen, wenn die Ausgänge jeder
Decodiereinheit DEC20, DEC21 materiell verbunden sind und gewährleistet
wird, dass der Ausgang jeder Decodiereinheit in einem hohen Impedanzzustand
ist, wenn die Decodiereinheit deaktiviert ist.
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Die
erfindungsgemäße Wahl
einer Decodiereinheit kann auch darin bestehen, dass ein Multiplexbetrieb
der Ausgänge
der Decodiereinheiten gewährleistet
wird, mit Hilfe eines Multiplexers oder von Schaltern, die an den
Ausgängen
angeordnet sind, und/oder darin, dass die entsprechende Einheit deaktiviert
wird, wobei diese Vorgänge
kombiniert werden können,
und/oder darin, dass eine materielle Verbindung der Ausgänge der
Decodiereinheiten vorgesehen wird, die mit dem Setzen eines der
Ausgänge
unter hoher Impedanz einhergeht.
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Eine
Ausführungsvariante
DECC3 der erfindungsgemäßen Decodierschaltung
wird in 7 veranschaulicht. In dieser
Ausführungsform
entfällt
die Schaltung FIC als unabhängige
Schaltung, die von den Decodiereinheiten gemeinsam benutzt wird,
und die Decodierschaltung umfasst nur zwei Decodiereinheiten DEC30,
DEC31 und den Multiplexer MUX. Jede Decodiereinheit gewährleistet
selbst die Erkennung des Rahmenprofils, das dem zugewiesenen Protokoll
entspricht, wobei zum Beispiel die Einheit DEC30 für die Erkennung
und des Profils SOF1 und die Ausgabe des Signals SOFD1 sorgt, und
die Einheit DEC31 für
die Erkennung des Profils SOF2 und die Ausgabe des Signals SOFD2
sorgt. Wie zuvor wird das Signal SOFD2 hier verwendet, um den Multiplexer
MUX zu steuern, doch auch das Signal SOFD1 könnte zu diesem Zweck verwendet
werden.
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Solch
eine Ausführungsform
impliziert eine Aufteilung der oben beschriebenen Schaltung FIC
in zwei Abschnitte, die jeweils in der Einheit DEC30 und in der
Einheit DEC31 angeordnet sind. In 4 umfasst
der Abschnitt, der in der Einheit DEC30 angeordnet ist, zum Beispiel
einen ersten Zähler
CMPT und die Elemente BT1, LT1, O1, O2, A1, D1 und D2, während der
Abschnitt, der in der Einheit DEC31 angeordnet ist, zum Beispiel
einen zweiten Zähler CMPT
und die Elemente BT2, BT3, A3, A4, O3, D3, LT2 und LT3 umfasst.
In diesem Fall wird das Signal MODE2, das von der Latch LT2 ausgegeben
wird, an die Einheit DEC30 gesendet.
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Zum
anderen kann das Signal SOFD1 als Deaktivierungsignal an die Einheit
DEC31 angelegt werden (wenn SOFD1 = 1), und das Signal SOFD2 kann
als Deaktivierungsignal an die Einheit DEC30 angelegt werden (wenn
SOFD2 = 1). Der Multiplexer 30 ist optional, wenn die Ausgänge der
Decodierheiten bei solch einer Deaktivierung unter eine hohe Impedanz
gesetzt werden.
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Es
versteht sich, dass die vorliegende Erfindung diverse andere Varianten
und Ausführungsformen
ermöglicht.
Insbesondere wurde im obigen in Betracht gezogen, dass die integrierte
Schaltung IC2 eine einzige Codierschaltung CDC umfasst, die den zwei
Betriebsmodi gemeinsam ist. Dies ist in der Praxis der Fall, wenn
die integrierte Schaltung die Protokolle ISO/IEC 15693 und ISO/IEC
14443-B implementiert, die eine identische Codierung für die Datenübertragung
von der integrierten Schaltung zum Lesegerät vorsehen. Die Erfindung kann
aber auf jeden anderen Protokolltyp angewandt werden, und die Codierschaltung
CDC kann bei Bedarf zwei getrennte Codiereinheiten umfassen, die
mit Hilfe der Signale SOFD1 und SOFD2 gewählt werden.
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In
den Rahmen der vorliegenden Erfindung fällt auch das Vorsehen einer
integrierten Schaltung, die in der Lage ist, die Kommunikation drei
getrennten Protokollen entsprechend zu gewährleistet, oder sogar mehr.
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Schließlich wurde
im obigen in Betracht gezogen, dass die Taktableitungsschaltung
CEC1 ein Taktsignal CK ausgibt, das der Einfachheit halber nicht
vom Betriebsmodus der integrierten Schaltung abhängig ist. In der Praxis ist
es vorteilhaft, eine Taktableitungsschaltung CEC1 mit zwei Betriebsmodi vorzusehen,
die einen Wähleingang
für den
Betriebsmodus umfasst, der von einem der Signale SOFD1, SOFD2, SEL/SOFD1
(wenn SEL = SOFD1) oder auch SEL/SOFD2 gesteuert wird, wie dies
in 3 und 7 dargestellt ist. In diesem
Fall gibt die Schaltung CEC1 je nach Betriebsmodus der integrierten
Schaltung ein Taktsignal CK0 oder ein Taktsignal CK1 aus.
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Beispielsweise
ist das Taktsignal CK0 für
die Decodiereinheit DEC20, DEC30 geeignet und wird standardmäßig ausgegeben,
bevor eines der Signale SOFD1, SOFD2 auf 1 gesetzt wird. Das Taktsignal CK1
wird ausgegeben, wenn das Signal SOFD2 auf 1 gesetzt wird und ist
für die
andere Decodiereinheit DEC21, DEC31 geeignet.
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Im
Rahmen der oben beschriebenen Ausführungsform beträgt die Frequenz
des Taktsignals CK0 zum Beispiel 13,56/32 MHz, d.h. 432 kHz, wenn
die integrierte Schaltung nach dem Protokoll ISO/IEC 15693 betrieben
wird, und be trägt
13,56/8 MHz, d.h. 1,69 MHz, wenn die integrierte Schaltung nach
dem Protokoll ISO/IEC 14443-B betrieben wird.