DE602004008711T2

DE602004008711T2 - Anordnung, Verfahren und Rechnerdatensignal zur selektiven Annullierung der Vorhersage eines Rücksprungstapelspeichers als Antwort auf die Erkennung einer nicht-standard Rücksprungsbefehlsreihe

Info

Publication number: DE602004008711T2
Application number: DE602004008711T
Authority: DE
Inventors: Glenn G. Henry; Thomas Mcdonald
Original assignee: IP First LLC
Current assignee: IP First LLC
Priority date: 2003-09-08
Filing date: 2004-02-10
Publication date: 2008-06-12
Anticipated expiration: 2024-02-11
Also published as: DE602004008711D1; EP1513062B1; US7237098B2; US20050076193A1; US7631172B2; EP1513062A1; US20070083741A1

Description

PRIORITÄTSINFORMATION
Dieses Patent nimmt die Priorität in Anspruch, die auf der US-Anmeldung, Eingangsnummer 10/679830, eingereicht am 6. Okt. 2003, beruht, sowie auf der vorläufigen US-Anmeldung, Eingangsnummer 60/501203, eingereicht am 8. Sept. 2003 mit dem Titel APPARATUS AND METHOD FOR OVERRIDING RETURN STACK PREDICTION IN RESPONSE TO DETECTION OF NON-STANDARD RETURN.
GEBIET DER ERFINDUNG
Die Erfindung betrifft im Allgemeinen das Gebiet der Verzweigungsvorhersage in Mikroprozessoren und insbesondere die Zieladressen-Vorhersage für Rücksprungbefehle mit Hilfe von Rücksprungstacks und Verzweigungsziel-Adresscaches.
HINTERGRUND DER ERFINDUNG
Ein Mikroprozessor ist eine digitale Vorrichtung, die Befehle ausführt, die in einem Computerprogramm spezifiziert sind. Moderne Mikroprozessoren arbeiten in der Regel mit einer Pipeline. D. h., sie bearbeiten mehrere Befehle gleichzeitig in unterschiedlichen Blöcken bzw. Pipelinestufen des Mikroprozessors. Hennessy und Patterson definieren das Pipelineverfahren als "eine Implementierungstechnik, bei der sich mehrere Befehle während der Ausführung überlappen". Siehe hierzu Computer Architecture: A Quantitative Approach, 2^nd edition, von John L. Hennessy und David A. Patterson, Morgan Kaufmann Publishers, San Francisco, CA, 1996. Sie liefern weiterhin die folgende ausgezeichnete Erläuterung des Pipelineverfahrens:
Eine Pipeline ist wie ein Fließband. In einem Automobil-Fließband gibt es viele Schritte, von denen jeder einen Teil zum Zusammenbau des Autos beiträgt. Jeder Schritt arbeitet parallel zu den anderen Schritten, jedoch an einem unterschiedlichen Fahrzeug. In einer Computerpipeline vervollständigt jeder Schritt in der Pipeline einen Teil eines Befehls. Wie am Fließband vervollständigen unterschiedliche Schritte unterschiedliche Teile der verschiedenen Befehle parallel. Jeder dieser Schritte heißt Pipestufe oder Pipesegment. Die Stufen sind hintereinander verbunden, so dass sie eine "Rohrleitung" bilden. Die Befehle treten an einem Ende ein, schreiten durch die Stufen fort und treten am anderen Ende so aus, wie dies auch Automobile auf einem Fließband tun.
Mikroprozessoren arbeiten in Taktzyklen. Normalerweise geht ein Befehl in jedem Taktzyklus von einer Stufe der Mikroprozessor-Pipeline auf eine andere Stufe über. Bleiben an einem Automobil-Fließband die Arbeiter in einer Stufe des Bands ohne Beschäftigung, weil sie kein Auto vorfinden, an dem Arbeiten zu verrichten sind, so wird die Produktion bzw. die Leistung des Bands geringer. Ist eine Mikroprozessorstufe während eines Taktzyklus untätig, da sie keinen Befehl hat, der auszuführen ist – diese Situation bezeichnet man üblicherweise als Pipeline-Blase – so nimmt die Prozessorleistung ab.
Eine mögliche Ursache für Pipelineblasen sind Verzweigungsbefehle. Tritt ein Verzweigungsbefehl auf, so muss der Prozessor die Zieladresse des Verzweigungsbefehls feststellen und damit beginnen, Befehle an der Zieladresse zu holen und nicht an der nächstfolgenden Adresse nach dem Verzweigungsbefehl. Da die Pipelinestufen, die die Zieladresse definitiv bestimmen, ein gutes Stück hinter den Stufen liegen, die die Befehle holen, werden bei Verzweigungsbefehlen Blasen erzeugt. Im Weiteren wird ausführlicher erklärt, dass Mikroprozessoren in der Regel Verzweigungsvorhersage-Mechanismen aufweisen, damit die Anzahl der Blasen geringer wird, die durch Verzweigungsbefehle verursacht werden.
Eine besondere Art von Verzweigungsbefehl ist der Rücksprungbefehl. Ein Rücksprungbefehl ist normalerweise der letzte Befehl, der von einem Unterprogramm ausgeführt wird, damit der Programmablauf wieder an die aufrufende Routine zurückgegeben wird, die das Programm ist, das bewirkt hat, dass die Programmsteuerung auf das Unterprogramm übergeht. In einer üblichen Programmfolge führt die aufrufende Routine einen Aufruf-Befehl aus. Der Aufruf-Befehl weist den Mikroprozessor an, eine Rücksprungadresse in einem Stack im Speicher abzulegen und anschließend zur Adresse des Unterprogramms zu verzweigen. Die im Stack abgelegte Rücksprungadresse ist die Adresse des Befehls, der dem Aufruf-Befehl in der rufenden Routine folgt. Das Unterprogramm führt zuletzt einen Rücksprungbefehl aus, der diejenige Rücksprungadresse aus dem Stack holt, die der Aufruf-Befehl vorher dort abgelegt hat, und verzweigt zur Rücksprungadresse, die die Zieladresse des Rücksprungbefehls ist. Ein Beispiel für einen Rücksprungbefehl ist der x86-Befehl RET. Ein Beispiel für einen Aufruf-Befehl ist der x86-Befehl CALL.
Ein Vorteil beim Ausführen von Aufruf-Rücksprung-Folgen liegt darin, dass sie erlauben, Unterprogrammaufrufe zu verschachteln. Beispielsweise kann ein Hauptprogramm ein Unterprogramm A aufrufen, das eine Rücksprungadresse ablegt. Das Unter programm A kann ein Unterprogramm B aufrufen, das eine Rücksprungadresse ablegt. Daraufhin führt das Unterprogramm B einen Rücksprungbefehl aus, der die Rücksprungadresse holt, die das Unterprogramm A abgelegt hat. Nun führt das Unterprogramm A einen Rücksprungbefehl aus, der die Rücksprungadresse holt, die das Hauptprogramm hinterlegt hat. Der Gedanke der Verschachtelung von Unterprogrammaufrufen ist sehr nützlich. Das oben dargestellte Beispiel kann man bis zu einer Aufruftiefe erweitern, die die Stackgröße noch unterstützen kann.
Aufgrund der regelmäßigen Struktur der Aufruf-Rücksprung-Befehlsfolgen verwenden moderne Mikroprozessoren einen Verzweigungs-Vorhersagemechanismus, der üblicherweise als Rücksprungstack bezeichnet wird, um die Zieladressen der Rücksprungbefehle vorherzusagen. Der Rücksprungstack ist ein kleiner Puffer, in dem Rücksprungadressen in einer Last-In-First-Out-Organisation zwischengespeichert werden. Jedes Mal wenn ein Aufruf-Befehl auftritt, wird die im Speicherstack zu hinterlegende Rücksprungadresse auch in den Rücksprungstack eingetragen. Bei jedem Auftreten eines Rücksprungbefehls wird die Rücksprungadresse in der obersten Position des Rücksprungstacks geholt und als vorhergesagte Zieladresse des Rücksprungbefehls verwendet. Dieser Vorgang verringert Blasen, da der Mikroprozessor nicht darauf warten muss, dass die Rücksprungadresse aus dem Speicherstack geholt wird.
US 2002/0194464 offenbart ein System, das einen spekulativen Verzweigungsziel-Adresscache aufweist, der von einem sekundären Prädiktor abhängig von der Art des Verzweigungsbefehls gezielt überschrieben wird.
US-5,768,576 offenbart ein System zum Vorhersagen und Handhaben des Rücksprungs anhand von Unterprogrammbefehlen.
Rücksprungstacks sagen in der Regel die Zieladressen von Rücksprungbefehlen sehr exakt vorher, da die Struktur der Aufruf-Rücksprung-Folgen sehr regelmäßig ist. Die Erfinder haben jedoch herausgefunden, dass gewisse Programme, beispielsweise gewisse Betriebssysteme, nicht immer Call/Ret-Befehle standardmäßig abarbeiten. Beispielsweise kann der auf einem x86-Mikroprozessor ausgeführte Code ein CALL enthalten, anschließend ein PUSH, um eine andere Rücksprungadresse in den Stack einzutragen, daraufhin ein RET, das einen Rücksprung zur eingetragenen Rücksprungadresse bewirkt und nicht zu der Adresse des Befehls nach dem CALL, die der CALL im Stack abgelegt hat. In einem weiteren Beispiel führt der Code ein PUSH aus, damit eine Rücksprungadresse im Stack abgelegt wird, anschließend ein CALL und daraufhin zwei RET- Befehle, wodurch für das zweite RET ein Rücksprung zur abgelegten Rücksprungadresse bewirkt wird und nicht zu dem Befehl nach einem CALL, das dem PUSH vorausgegangen ist. Dieses Verhalten verursacht eine Fehlinterpretation durch einen Rücksprungstack.
Man benötigt daher eine Einrichtung, die die Zieladresse eines Rücksprungbefehls genauer vorhersagt, und zwar insbesondere für Code, der eine nicht standardmäßige Aufruf-Rücksprung-Folge abarbeitet.
Die Erfindung stellt eine Vorrichtung bereit, die Rücksprungstack-Fehlvorhersagen erkennt und als Antwort darauf ein Überschreibflag setzt, das dem Rücksprungbefehl zugewiesen ist, so dass beim nächsten Auftreten des Rücksprungbefehls der Mikroprozessor die Zieladresse des Rücksprungbefehls nicht mit Hilfe des Rücksprungstacks, sondern mit einem anderen Mechanismus vorhersagen kann. Ein Verzweigungsziel-Adresscache (BTAC, BTAC = Branch Target Address Cache)) wird zum Speichern des Überschreibflags verwendet, das dem Rücksprungbefehl zugeordnet ist. In einer Ausführungsform ist der andere Mechanismus zum Vorhersagen der Rücksprungbefehl-Zieladresse der BTAC, der vermutlich beim Vorhersagen der Rücksprungbefehl-Zieladresse im Fall einer normalen Aufruf-Rücksprung-Folge in der Regel weniger genau ist, jedoch im Fall eines Codes, der eine nicht standardmäßige Aufruf-Rücksprung-Folge abarbeitet, genauer ist.
Gemäß einem Aspekt stellt die Erfindung einen Mikroprozessor bereit. Der Mikroprozessor enthält einen Rücksprungstack, der eine erste Vorhersage einer Zieladresse eines Rücksprungbefehls liefert. Der Mikroprozessor enthält auch einen Verzweigungsziel-Adresscache (BTAC), der eine zweite Vorhersage der Zieladresse des Rücksprungbefehls und eine Überschreibanzeige liefert. Die Überschreibanzeige zeigt einen vorbestimmten Wert, falls die erste Vorhersage die Zieladresse für ein erstes Auftreten des Rücksprungbefehls falsch vorhergesagt hat. Der Mikroprozessor enthält auch eine Verzweigungssteuerlogik, die mit dem Rücksprungstack und dem BTAC verbunden ist, und die den Mikroprozessor für ein zweites Auftreten des Rücksprungbefehls veranlasst, zur zweiten Vorhersage der Zieladresse zu verzweigen und nicht zur ersten Vorhersage, falls die Überschreibanzeige den vorbestimmten Wert zeigt.
Gemäß einem weiteren Aspekt stellt die Erfindung ein Verfahren zum Vorhersagen einer Zieladresse eines Rücksprungbefehls in einem Mikroprozessor bereit. Das Verfahren enthält das Aktualisieren einer Überschreibanzeige auf einen Wert wahr, falls ein Rücksprungstack die Zieladresse des Rücksprungbefehls falsch vorhergesagt hat. Das Verfahren enthält auch einen Verzweigungsziel-Adresscache (BTAC), der eine Vorhersage der Zieladresse nach der Aktualisierung erzeugt. Das Verfahren umfasst die Feststellung, ob die Überschreibanzeige den Wert wahr aufweist, nachdem der BTAC die Vorhersage erzeugt hat. Das Verfahren umfasst das Verzweigen des Mikroprozessors zu der Vorhersage, die der BTAC erzeugt hat, falls die Überschreibanzeige den Wert wahr aufweist.
Gemäß einem weiteren Aspekt stellt die Erfindung ein Computerdatensignal bereit, das in einem Übertragungsmedium verkörpert ist und computerlesbaren Programmcode umfasst, der einen Mikroprozessor bereitstellt. Der Programmcode enthält einen ersten Programmcode, der einen Rücksprungstack bereitstellt, der eine erste Vorhersage einer Zieladresse eines Rücksprungbefehls liefert. Der Programmcode enthält auch einen zweiten Programmcode, der einen Verzweigungsziel-Adresscache (BTAC) bereitstellt, der eine zweite Vorhersage der Zieladresse des Rücksprungbefehls liefert, und der eine Überschreibanzeige bereitstellt. Die Überschreibanzeige zeigt einen vorbestimmten Wert, falls die erste Vorhersage die Zieladresse für ein erstes Auftreten des Rücksprungbefehls falsch vorhergesagt hat. Der Programmcode enthält auch einen dritten Programmcode, der eine Verzweigungssteuerlogik bereitstellt, die mit dem Rücksprungstack und dem BTAC verbunden ist, und die den Mikroprozessor für ein zweites Auftreten des Rücksprungbefehls veranlasst, zur zweiten Vorhersage der Zieladresse zu verzweigen und nicht zur ersten Vorhersage, falls die Überschreibanzeige den vorbestimmten Wert zeigt.
Ein Vorteil der Erfindung besteht darin, dass sie möglicherweise die Genauigkeit der Verzweigungsvorhersage von Programmen verbessert, die nicht standardmäßige Aufruf-Rücksprung-Folgen einsetzen. Vorgenommene Simulationen haben eine Leistungsverbesserung bei Benchmarkwerten gezeigt, falls der Überschreibmechanismus wie in den Ausführungsformen beschrieben verwendet wird. Zusätzlich lässt sich der Vorteil mit dem Zufügen von Hardware in geringem Umfang realisieren, falls der Mikroprozessor bereits einen BTAC und einen Mechanismus zur Vorhersage einer anderen Rücksprungbefehl-Zieladresse enthält.
Weitere Merkmale und Vorzüge der Erfindung gehen aus den verbleibenden Abschnitten des Patents und den Zeichnungen hervor.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
1 zeigt ein Blockdiagramm eines Pipeline-Mikroprozessors der Erfindung.
2 zeigt ein Flussdiagramm, das die Arbeitsweise des Mikroprozessors der Erfindung in 1 erläutert.
3 zeigt ein Flussdiagramm, das die Arbeitsweise des Mikroprozessors der Erfindung in 1 erläutert.
4 zeigt ein Flussdiagramm, das die Arbeitsweise des Mikroprozessors der Erfindung in 1 erläutert.
5 zeigt ein Blockdiagramm eines Pipeline-Mikroprozessors gemäß einer anderen Ausführungsform der Erfindung.
6 zeigt ein Flussdiagramm, das die Arbeitsweise des Mikroprozessors gemäß der anderen Ausführungsform der Erfindung in 5 erläutert.
AUSFÜHRLICHE BESCHREIBUNG
Es wird nun Bezug auf 1 genommen. Sie zeigt ein Blockdiagramm eines Pipeline-Mikroprozessors 100 der Erfindung. In einer Ausführungsform enthält der Mikroprozessor 100 einen Mikroprozessor, dessen Befehlssatz im Wesentlichen mit dem Befehlssatz einer x86-Architektur übereinstimmt, und der die x86-Befehle CALL und RET enthält. Die Erfindung ist jedoch nicht auf Mikroprozessoren mit x86-Architektur eingeschränkt, sondern sie kann in jedem beliebigen Mikroprozessor eingesetzt werden, in dem ein Rücksprungstack zum Vorhersagen der Zieladressen von Rücksprungbefehlen verwendet wird.
Der Mikroprozessor 100 enthält einen Befehlscache 108. In dem Befehlscache 108 werden Befehlsbytes aus einem Systemspeicher zwischengespeichert, der mit dem Mikroprozessor 100 verbunden ist. Im Befehlscache 108 werden die Befehlsbytes in Cache-Lines zwischengespeichert. In einer Ausführungsform umfasst eine Cache-Line 32 Byte Befehlsbytes. Der Befehlscache 108 empfängt eine Hofadresse 132 von einem Multiplexer 106. Der Befehlscache 108 gibt eine Cache-Line von Befehlsbytes 186 aus, die durch die Hofadresse 132 bestimmt ist, falls die Hofadresse 132 in den Befehlscache 108 trifft. Die Cache-Line an Befehlsbytes 186, die durch die Hofadresse 132 spezifiziert ist, kann insbesondere eine oder mehrere Rücksprungbefehle enthalten. Die Befehlsbytes 186 werden wie dargestellt über die Pipelineregister 121 und 123 durch die Pipeline des Mikroprozessors 100 geleitet. Obwohl nur zwei Pipelineregister 121 und 123 für das Führen der Befehlsbytes 186 durch die Pipeline dargestellt sind, können andere Aus führungsformen mehr Pipelinestufen enthalten.
Der Mikroprozessor 100 enthält auch einen Befehlsdecodierer, der als F-Stufen-Befehlsdecodierer 114 bezeichnet wird und mit dem Ausgang des Pipelineregisters 123 verbunden ist. Der Befehlsdecodierer 114 empfängt Befehlsbytes 186 und zugehörige Information und decodiert die Befehlsbytes. In einer Ausführungsform unterstützt der Mikroprozessor 100 Befehle mit veränderlicher Länge. Der Befehlsdecodierer 114 empfängt einen Strom von Befehlsbytes und formatiert die Befehle in Einzelbefehle, indem er die Länge eines jeden Befehls bestimmt. Insbesondere erzeugt der Befehlsdecodierer 114 einen Wahr-Wert auf einem Ret-Signal 154, um anzuzeigen, dass er einen Rücksprungbefehl decodiert hat. In einer Ausführungsform enthält der Mikroprozessor 100 einen Computerkern mit eingeschränktem Befehlssatz (RISC), der Mikrobefehle ausführt. Der Befehlsdecodierer 114 übersetzt Makrobefehle, beispielsweise x86-Makrobefehle, in die Mikrobefehle des eigentlichen RISC-Befehlsatzes. Die Mikrobefehle werden wie dargestellt über die Pipelineregister 125 und 127 durch die Pipeline des Mikroprozessors 100 geführt. Obwohl nur zwei Pipelineregister 125 und 127 für das Durchreichen der Mikrobefehle dargestellt sind, können andere Ausführungsformen mehr Pipelinestufen enthalten. Die Stufen können beispielsweise eine Registerdatei, einen Adressgenerator, eine Daten-Lade/Speicher-Einheit, eine Ganzzahl-Ausführungseinheit, eine Gleitkommazahl-Ausführungseinheit, eine MXX-Ausführungseinheit, eine SSE-Ausführungseinheit und eine SSE-2-Ausführungseinheit enthalten.
Der Mikroprozessor 100 enthält auch eine Verzweigungsanalyselogik, die als E-Stufen-Verzweigungsanalyselogik 124 bezeichnet wird und an den Ausgang des Pipelineregisters 127 angeschlossen ist. Die Verzweigungsanalyselogik 124 empfängt Verzweigungsbefehle, zu denen auch Rücksprungbefehle gehören, während sie sich durch die Pipeline des Mikroprozessors 100 bewegen, und sie trifft eine endgültige Entscheidung über die Zieladresse aller Verzweigungsbefehle. Die Verzweigungsanalyselogik 124 liefert die korrekte Verzweigungsbefehl-Zieladresse als Eingabe an den Multiplexer 106, und zwar auf dem E-Stufen-Zieladresssignal 148. Wurde eine Zieladresse für den Verzweigungsbefehl vorhergesagt, so empfängt die Verzweigungsanalyselogik 124 zusätzlich eine vorhergesagte Zieladresse. Die Verzweigungsanalyselogik 124 vergleicht die vorhergesagte Zieladresse mit der korrekten Zieladresse 148 und stellt fest, ob die Zieladresse falsch vorhergesagt wurde, beispielsweise durch eine BTAC-Anordnung 102, einen BTAC-Rücksprungstack 104 oder einen F-Stufen-Rücksprungstack 116, die im Weiteren alle ausführlicher beschrieben werden. Wurde eine Zieladresse falsch vorhergesagt, so erzeugt die Verzweigungsanalyselogik 124 einen Wahr-Wert auf einem Fehl vorhersagesignal 158.
Der Mikroprozessor 100 enthält auch eine Verzweigungssteuerlogik 112, die mit dem Multiplexer 106 verbunden ist. Die Verzweigungssteuerlogik 112 erzeugt ein Multiplexer-Auswahlsignal 168, damit der Multiplexer 106 so gesteuert wird, dass er eine von mehreren Eingabeadressen zum Ausgeben einer Holadresse 132 wählt, siehe die folgende Beschreibung. Die Arbeitsweise der Verzweigungssteuerlogik 112 wird im Folgenden genauer beschrieben.
Der Mikroprozessor 100 enthält auch einen Addierer 182, der die Holadresse 132 erhält und die Holadresse 132 erhöht, damit die nächstfolgende Holadresse 162 als Eingabe für den Multiplexer 106 bereitsteht. Werden während eines gegebenen Taktzyklus keine Verzweigungsbefehle vorhergesagt oder ausgeführt, so steuert die Verzweigungssteuerlogik 112 den Multiplexer 106 so, dass er die nächstfolgende Holadresse 162 wählt.
Der Mikroprozessor 100 enthält auch eine Verzweigungsziel-Adresscacheanordnung 102 (BTAC), die so verbunden ist, dass sie die Holadresse 132 empfängt. Die BTAC-Anordnung 102 enthält eine Anzahl Speicherelemente oder Einträge, die jeweils dem Zwischenspeichern einer Verzweigungsbefehl-Zieladresse und der zugehörigen Verzweigungsvorhersageinformation dienen. Wird die Holadresse 132 in den Befehlscache 108 eingegeben, und liefert der Befehlscache 108 daraufhin die Line der Befehlsbytes 186, so liefert die BTAC-Anordnung 102 praktisch gleichzeitig eine Vorhersage, ob ein Verzweigungsbefehl in der Cache-Line 186 vorhanden ist, eine vorhergesagte Zieladresse des Verzweigungsbefehls, und eine Aussage, ob der Verzweigungsbefehl ein Rücksprungbefehl ist. Vorteilhafterweise liefert die BTAC-Anordnung 102 gemäß der Erfindung auch eine Überschreibanzeige, die angibt, ob die Zieladresse des Rücksprungbefehls von der BTAC-Anordnung 102 vorhergesagt werden soll und nicht durch einen Rücksprungstack. Dies wird im Weiteren ausführlicher erklärt.
Die Zieladresse 164 des Rücksprungbefehls, die die BTAC-Anordnung 102 vorhersagt, wird als Eingabe an einen zweiten Multiplexer 126 angelegt. Das Ausgangssignal des Multiplexers 126, d. h. die Zieladresse 144, wird als Eingabe an den Multiplexer 106 angelegt. Die Zieladresse 144 wird auch wie dargestellt über die Pipelineregister 111 und 113 durch die Pipeline des Mikroprozessors 100 geschoben. Das Ausgangssignal des Pipelineregisters 113 wird als Zieladresse 176 bezeichnet. Obwohl nur zwei Pipelineregister 111 und 113 für das Führen der Zieladresse 144 durch die Pipeline dargestellt sind, können andere Ausführungsformen mehr Pipelinestufen enthalten.
In einer Ausführungsform ist die BTAC-Anordnung 102 als assoziativer Cache mit zwei Wegen konfiguriert, der 4096 Zieladressen und die zugehörige Information speichern kann. Die Erfindung ist jedoch nicht auf eine bestimmte Ausführungsform der BTAC-Anordnung 102 eingeschränkt. In einer Ausführungsform wählen die unteren Bits der Holadresse 132 einen Satz bzw. eine Zeile in der BTAC-Anordnung 102. Für jeden Eintrag in der BTAC-Anordnung 102 wird eine Adresskennung gespeichert, die die oberen Adressbits der Adresse des Verzweigungsbefehls bezeichnet, dessen Zieladresse im zugehörigen Eintrag hinterlegt ist. Die oberen Bits der Holadresse 132 werden mit den Adresskennungen eines jeden Eintrags des gewählten Satzes verglichen. Stimmen die oberen Bits der Holadresse 132 mit einer gültigen Adresskennung im gewählten Satz überein, so tritt ein Treffer in der BTAC-Anordnung 102 auf, der anzeigt, dass die BTAC-Anordnung 102 einen Verzweigungsbefehl vorhersagt, der in der Befehls-Cache-Line 186 vorhanden ist, die die Holadresse 132 gewählt hat, und die der Befehlscache 108 im Wesentlichen gleichzeitig mit der Zieladressvorhersage 164 ausgibt.
Jeder Eintrag in der BTAC-Anordnung 102 speichert auch eine Angabe über die Art des Verzweigungsbefehls, der in der Befehls-Cache-Line 186 vorhanden ist, den die Holadresse 132 festlegt. D. h., die BTAC-Anordnung 102 speichert auch den Typ des Verzweigungsbefehls, dessen vorhergesagte Zieladresse 164 die BTAC-Anordnung 102 an den Multiplexer 126 anlegt. Ist im Einzelnen der Verzweigungsbefehlstyp ein Rücksprungbefehl, so erzeugt die BTAC-Anordnung 102 einen Wahr-Wert auf einem Ret-Signal 138, das der Verzweigungssteuerlogik 112 geliefert wird. Zusätzlich gibt die BTAC-Anordnung 102 ein Überschreibsignal 136 aus, das im Weiteren genauer erklärt wird, und das ebenfalls an die Verzweigungssteuerlogik 112 geliefert wird. In einer Ausführungsform umfasst das Verzweigungsbefehl-Typfeld, das in jedem Eintrag der BTAC-Anordnung 102 abgelegt ist, 2 Bit, die wie in Tabelle 1 dargestellt codiert sind.

00 kein RET oder CALL

01 CALL

10 normales RET

11 Überschreib-RET

Tabelle 1
In einer Ausführungsform wird das höchstwertige Bit des Verzweigungstypfelds auf dem Ret-Signal 138 geliefert. Das geringstwertige Bit des Überschreibsignals wird auf einem Überschreibsignal 136 geliefert. Im Fall eines CALL-Befehls wird das Überschreibsignal 136 nicht verwendet. Wie man sehen kann, wird zum Unterbringen des Überschreibbits kein zusätzlicher Speicherplatz benötigt, da das Typfeld bereits zwei Bit umfasst und nur drei der vier möglichen Zustände verwendet wurden. Das Überschreibsignal 136 wird wie dargestellt über die Pipelineregister 101, 103, 105 und 107 durch die Pipeline des Mikroprozessors 100 geführt. Im Einzelnen wird das Ausgangssignal des Pipelineregisters 103, das als Überschreib_F-Signal 172 bezeichnet ist, an die Verzweigungssteuerlogik 112 geführt. Zusätzlich wird das Ausgangssignal des Pipelineregisters 107 als Überschreib_E-Signal 174 bezeichnet. Obwohl nur vier Pipelineregister 101, 103, 105 und 107 zum Führen des Überschreibsignals 136 durch die Pipeline dargestellt sind, können weitere Ausführungsformen mehr Pipelinestufen enthalten.
Erkennt in einer Ausführungsform die Verzweigungsanalyselogik 124 einen neuen Aufrufbefehl, so wird die Zieladresse des Aufrufbefehls in der BTAC-Anordnung 102 abgespeichert, und zwar zusammen mit einem Typfeldwert, der einen CALL-Befehl bezeichnet. Erkennt die Verzweigungsanalyselogik 124 einen neuen Rücksprungbefehl, so wird in ähnlicher Weise die Zieladresse des Rücksprungbefehls in der BTAC-Anordnung 102 abgespeichert, und zwar zusammen mit einem Typfeldwert, der einen normalen Rücksprungbefehl bezeichnet.
Der Mikroprozessor 100 enthält auch einen Rücksprungstack 104, der als BTAC-Rücksprungstack 104 bezeichnet wird und so angeschlossen ist, dass er das Ret-Signal 138 von der BTAC-Anordnung 102 empfängt. Der BTAC-Rücksprungstack 104 speichert die Rücksprungadressen, die von den Aufrufbefehlen spezifiziert werden, in einer Last-In-First-Out-Organisation im Cache. Erkennt in einer Ausführungsform die Verzweigungsanalyselogik 124 einen neuen Aufrufbefehl, so wird die von dem Aufrufbefehl spezifizierte Zieladresse oben auf dem BTAC-Rücksprungstack 104 abgelegt. Zeigt die BTAC-Anordnung 102 über das Ret-Signal 138 an, dass in der Cache-Line 186, die durch die Holadresse 132 bestimmt ist, ein Rücksprungbefehl vorhanden ist, so wird die Rücksprungadresse oben auf dem BTAC-Rücksprungstack 104 geholt und als Zieladresse 142 an den Multiplexer 126 geliefert. Die Verzweigungssteuerlogik 112 steuert den Multiplexer 126 über ein Steuersignal 184 so, dass er die vom BTAC-Rücksprungstack 104 vorhergesagte Zieladresse 142 wählt, wenn das Ret-Signal 138 wahr und das Überschreibsignal 136 falsch ist. Sonst steuert die Verzweigungssteuerlogik 112 den Multiplexer 126 über das Steuersignal 184 derart, dass er die Zieladresse 164 wählt, die die BTAC-Anordnung 102 vorhersagt.
Der Mikroprozessor 100 enthält auch einen zweiten Rücksprungstack 116, der als F-Stufen-Rücksprungstack 116 bezeichnet wird und so verschaltet ist, dass er das Ret-Signal 154 vom Befehlsdecodierer 114 erhält. Der F-Stufen-Rücksprungstack 116 speichert durch Call-Befehle festgelegte Rücksprungadressen in Last-In-First-Out-Organisation im Cache. Erkennt in einer Ausführungsform die Verzweigungsanalyselogik 124 einen neuen Aufrufbefehl, so wird die von dem Aufrufbefehl spezifizierte Zieladresse oben auf dem F-Stufen-Rücksprungstack 116 abgelegt. Zeigt der Befehlsdecodierer 114 über das Ret-Signal 154 an, dass ein Rücksprungbefehl decodiert wird, so wird die Rücksprungadresse oben auf dem F-Stufen-Rücksprungstack 116 geholt und dem Multiplexer 106 als Zieladresse 146 geliefert.
Der Mikroprozessor 100 enthält auch einen Komparator 118. Der Komparator 118 vergleicht die Zieladresse 146 des F-Stufen-Rücksprungstacks 116 und die durch die Pipeline geführte Zieladresse 176. Der Komparator 118 erzeugt einen Wahr-Wert auf einem Nichtübereinstimmungssignal 152, das an die Verzweigungssteuerlogik 112 geliefert wird, falls die Zieladresse 146 des F-Stufen-Rücksprungstacks 116 und die durch die Pipeline geführte Zieladresse 176 nicht übereinstimmen. Die Verzweigungssteuerlogik 112 steuert den Multiplexer 106 über das Steuersignal 168 so, dass die Zieladresse 146 des F-Stufen-Rücksprungstacks 116 gewählt wird, falls das Ret-Signal 154 wahr ist, das Überschreib_F-Signal 172 falsch ist und das Nichtübereinstimmungssignal 152 wahr ist. Andernfalls steuert die Verzweigungssteuerlogik 112 den Multiplexer 106 über das Steuersignal 168 so, dass einer seiner anderen Eingänge gewählt wird.
Der Mikroprozessor 100 enthält auch eine BTAC-Aktualisierungslogik 122, die mit der Verzweigungsanalyselogik 124 und der BTAC-Anordnung 102 verbunden ist. Die BTAC-Aktualisierungslogik 122 empfängt ein Fehlvorhersagesignal 158 von der Verzweigungsanalyselogik 124. Die BTAC-Aktualisierungslogik 122 empfängt das Überschreib_E-Signal 174 vom Pipelineregister 107. Die BTAC-Aktualisierungslogik 122 erzeugt ein BTAC-Aktualisierungs-Anforderungssignal 134, das an die BTAC-Anordnung 102 geliefert wird. Das BTAC-Aktualisierungs-Anforderungssignal 134 enthält Information zum Aktualisieren eines Eintrags in der BTAC-Anordnung 102. In einer Ausführungsform enthält das BTAC-Aktualisierungs-Anforderungssignal 134 eine Zieladresse eines Verzweigungsbefehls, die Adresse des Verzweigungsbefehls und einen Wert für das Typfeld.
Erkennt die Verzweigungsanalyselogik 124 einen neuen Verzweigungsbefehl, so erzeugt die BTAC-Aktualisierungslogik 122 eine BTAC-Aktualisierungs-Anforderung 134, damit die BTAC-Anordnung 102 mit der Information zum Vorhersagen der Zieladresse und des Typs des neuen Verzweigungsbefehls aktualisiert wird, und zwar bei einem nachfolgenden Auftreten oder Vorkommen des Verzweigungsbefehls in einer Befehls-Cache-Line, die die Holadresse 132 festlegt. Ist das Fehlvorhersagesignal 158 wahr, so erzeugt die BTAC-Aktualisierungslogik 122 zusätzlich eine BTAC-Aktualisierungs-Anforderung 134 zum Aktualisieren des Eintrags in der BTAC-Anordnung 102, der zum Verzweigungsbefehl gehört. Ist im Einzelnen der Verzweigungsbefehl ein Rücksprungbefehl, den der BTAC-Rücksprungstack 104 oder der F-Stufen-Rücksprungstack 116 falsch vorhergesagt hat, so weist die BTAC-Aktualisierungslogik 122 dem Überschreibbit im Eintrag in der BTAC-Anordnung 102 einen vorbestimmten Wert zu, um anzuzeigen, dass die Vorhersage 142 des BTAC-Rücksprungstacks 104 und die Vorhersage 146 des F-Stufen-Rücksprungstacks 116 mit der Vorhersage 164 der BTAC-Anordnung 102 überschrieben werden sollen, und zwar beim nächsten Auftreten oder Vorkommen des Rücksprungbefehls. In einer Ausführungsform wird das Typfeld wie in Tabelle 1 oben angegeben auf einen Überschreib-RET-Wert bzw. 11 gesetzt. Ist im Gegensatz dazu der Verzweigungsbefehl ein Rücksprungbefehl, der von der BTAC-Anordnung 102 falsch vorhergesagt wurde, weil das Überschreibbit gesetzt war, so weist die BTAC-Aktualisierungslogik 122 dem Überschreibbit im Eintrag der BTAC-Anordnung 102 einen vorbestimmten Wert zu, um anzuzeigen, dass beim nächsten Auftreten oder Vorkommen des Rücksprungbefehls die Vorhersage 142 des BTAC-Rücksprungstacks 104 und wenn nötig die Vorhersage 146 des F-Stufen-Rücksprungstacks 116 gewählt werden sollte und nicht die Vorhersage 164 der BTAC-Anordnung 102. In einer Ausführungsform wird wie in Tabelle 1 oben angegeben das Typfeld auf einen normalen Ret-Wert bzw. 10 gesetzt. Die Arbeitsweise des Mikroprozessors 100 wird nun ausführlicher anhand von 2 bis 4 beschrieben.
Es wird nun Bezug auf 2 genommen. Sie zeigt ein Flussdiagramm, das die Arbeitsweise des Mikroprozessors 100 der Erfindung in 1 erläutert. 2 beschreibt die Arbeitsweise des Mikroprozessors 100 für den Fall, dass ein Rücksprungbefehl von der BTAC-Anordnung 102 und dem BTAC-Rücksprungstack 104 in 1 vorhergesagt wird. Der Ablauf beginnt im Block 202.
Im Block 202 wird die Holadresse 132 aus 1 parallel an den Befehlscache 108 in 1 und die BTAC-Anordnung 102 angelegt. Daraufhin liefert der Befehlscache 108 die Cache-Line aus Befehlsbytes 186 in 1 an die Pipeline des Mikroprozessors 100, und zwar als Antwort auf die Holadresse 132. Der Ablauf geht zum Block 204 über.
Im Block 204 sagt die BTAC-Anordnung 102 ausgehend von der Holadresse 132 über das Ret-Signal 138 vorher, dass in der Befehls-Cache-Line 186, die der Befehlscache 108 an die Pipeline des Mikroprozessors 100 geliefert hat, ein Rücksprungbefehl vorhanden ist. Die BTAC-Anordnung 102 liefert eine Zieladresse 164 an den Multiplexer 126. Der Ablauf geht zum Entscheidungsblock 206 über.
Im Entscheidungsblock 206 stellt die Verzweigungssteuerlogik 112 fest, ob die Überschreibanzeige 136 gesetzt ist. Trifft dies zu, so geht der Ablauf zum Block 212; andernfalls geht der Ablauf zum Block 208.
Im Block 208 steuert die Verzweigungssteuerlogik 112 den Multiplexer 126 und den Multiplexer 106 so, dass die Zieladresse 142 des BTAC-Rücksprungstacks als Holadresse 132 gewählt wird, damit der Mikroprozessor 100 dorthin verzweigt. Der Ablauf endet im Block 208.
Im Block 212 steuert die Verzweigungssteuerlogik 112 den Multiplexer 126 und den Multiplexer 106 so, dass die Zieladresse 164 der BTAC-Anordnung als Holadresse 132 gewählt wird, damit der Mikroprozessor 100 dorthin verzweigt. Der Ablauf endet im Block 212.
2 kann man entnehmen, dass bei gesetzter Überschreibanzeige 136, beispielsweise während eines vorhergehenden Auftretens des Rücksprungbefehls, das im Weiteren anhand von Block 408 beschrieben wird, die Verzweigungssteuerlogik 112 vorteilhafterweise den BTAC-Rücksprungstack 104 überschreibt und wahlweise die Zieladresse 164 wählt, die die BTAC-Anordnung 102 vorhersagt. Dadurch wird eine nahezu gewisse Fehlvorhersage durch den BTAC-Rücksprungstack 104 vermieden, falls das laufende Programm eine nicht standardmäßige Aufruf-Rücksprung-Folge ausführt.
Es wird nun Bezug auf 3 genommen. Sie zeigt ein Flussdiagramm, das die Arbeitsweise des Mikroprozessors 100 der Erfindung in 1 erläutert. 3 beschreibt die Arbeitsweise des Mikroprozessors 100 für den Fall, dass ein Rücksprungbefehl vorhergesagt wird, beispielsweise der in 2 vorhergesagte Rücksprungbefehl, und zwar durch den F-Stufen-Rücksprungstack 116 in 1. Der Ablauf beginnt im Block 302.
Im Block 302 decodiert der F-Stufen-Befehlsdecodierer 114 in 1 den Rücksprungbefehl, der in der Befehls-Cache-Line 186 vorhanden war, den der Befehlscache 108 aufgrund der Holadresse 132 ausgegeben hat, die im Block 202 in 2 an die BTAC-Anordnung 102 angelegt wurde, und die nachfolgend von der BTAC-Anordnung 102 und dem BTAC-Rücksprungstack 104 wie in 2 beschrieben vorhergesagt wurde. Da der F-Stufen-Befehlsdecodierer 114 über das Ret-Signal 154 anzeigt, dass ein Rücksprungbefehl decodiert wurde, liefert der F-Stufen-Rücksprungstack 116 seine vorhergesagte Zieladresse 146 an den Multiplexer 106. Der Ablauf geht zum Block 304 über.
Im Block 304 vergleicht der Komparator 118 in 1 die vom F-Stufen-Rücksprungstack vorhergesagte Zieladresse 146 mit der Zieladresse 176 in 1. Der Komparator 118 erzeugt einen Wahr-Wert auf dem Nichtübereinstimmungssignal 152 in 1, falls die Adressen 146 und 176 nicht übereinstimmen. Der Ablauf geht zum Entscheidungsblock 306 über.
Im Entscheidungsblock 306 untersucht die Verzweigungssteuerlogik 112 das Nichtübereinstimmungssignal 152, um festzustellen, ob eine Nichtübereinstimmung vorliegt. Trifft dies zu, so geht der Ablauf zum Entscheidungsblock 308 über. Andernfalls endet der Ablauf.
Im Entscheidungsblock 308 untersucht die Verzweigungssteuerlogik 112 das Überschreib_F-Signal 172 in 1, um festzustellen, ob das Überschreib_F-Bit 172 gesetzt ist. Trifft dies zu, so endet der Ablauf, d. h., die Verzweigung zur Zieladresse 164 der BTAC-Anordnung, die im Block 212 in 2 erfolgt, wird von der vorhergesagten Zieladresse 146 des F-Stufen-Rücksprungstacks nicht überlagert. Ist das Überschreib_F-Bit 172 gelöscht, so geht der Ablauf zum Block 312 über.
Im Block 312 steuert die Verzweigungssteuerlogik 112 den Multiplexer 106 so, dass er die vom F-Stufen-Rücksprungstack vorhergesagte Zieladresse 146 wählt, damit der Mikroprozessor 100 dorthin verzweigt. In einer Ausführungsform entfernt der Mikroprozessor 100 die Befehle in den Stufen über der F-Stufe, bevor er zur vom F-Stufen-Rücksprungstack vorhergesagten Zieladresse 146 verzweigt. Der Ablauf endet im Block 312.
3 kann man entnehmen, dass bei gesetzter Überschreib_F-Anzeige 172, beispielsweise während eines vorhergehenden Auftretens des Rücksprungbefehls, das im Weiteren anhand von Block 408 beschrieben wird, die Verzweigungssteuerlogik 112 vorteilhafterweise den F-Stufen-Rücksprungstack 116 überschreibt und statt dessen die von der BTAC-Anordnung 102 vorhergesagte Zieladresse 164 beibehält. Dadurch wird eine nahezu gewisse Fehlvorhersage durch den F-Stufen-Rücksprungstack 116 vermieden, falls das laufende Programm eine nicht standardmäßige Aufruf-Rücksprung-Folge aus führt.
Es wird nun Bezug auf 4 genommen. Sie zeigt ein Flussdiagramm, das die Arbeitsweise des Mikroprozessors 100 der Erfindung in 1 erläutert. 4 beschreibt die Arbeitsweise des Mikroprozessors 100 für den Fall, dass ein Rücksprungbefehl erkannt wird, beispielsweise ein vorhergehendes Auftreten des Rücksprungbefehls, der in 2 und 3 vorhergesagt und decodiert wurde. Der Ablauf beginnt im Block 402.
Im Block 402 erkennt die E-Stufen-Verzweigungsanalyselogik 124 in 1 einen Rücksprungbefehl. D. h., die Verzweigungsanalyselogik 124 stellt schließlich die korrekte Zieladresse 148 des Rücksprungbefehls in 1 fest. Insbesondere erzeugt die Verzweigungsanalyselogik 124 einen Wahr-Wert auf dem Fehlvorhersagesignal 158 in 1, falls der Mikroprozessor 100 veranlasst wurde, zu einer falschen Zieladresse des Rücksprungbefehls zu verzweigen. Der Ablauf geht zum Entscheidungsblock 404 über.
Im Entscheidungsblock 404 untersucht die BTAC-Aktualisierungslogik 122 das Fehlvorhersagesignal 158, um festzustellen, ob die Zieladresse des Rücksprungbefehls falsch vorhergesagt wurde. Trifft dies zu, so geht der Ablauf zum Entscheidungsblock 406 über. Andernfalls endet der Ablauf.
Im Entscheidungsblock 406 untersucht die BTAC-Aktualisierungslogik 122 das Überschreib_E-Signal 174, um festzustellen, ob das Überschreib_E-Bit 174 gesetzt ist. Trifft dies zu, so geht der Ablauf zum Block 408. Andernfalls geht der Ablauf zum Block 412.
Im Block 408 erzeugt die BTAC-Aktualisierungslogik 122 eine BTAC-Aktualisierungs-Anforderung 134 zum Löschen des Überschreibbits für den Eintrag, das den Rücksprungbefehl falsch vorhergesagt hat. Die Erfinder haben festgestellt, dass ein gegebener Rücksprungbefehl über mehrere Programmwege erreicht werden kann. D. h., dass manchmal ein Rücksprung über einen nicht standardmäßigen Codeweg erreicht wird, beispielsweise einen der oben beschriebenen Codewege, die stets dazu führen, dass ein Rücksprungstack die Zieladresse des Rücksprungbefehls falsch vorhersagt. Der gleiche Rücksprungbefehl kann jedoch auch auf einem Codeweg erreicht werden, der eine standardmäßige Aufruf-Rücksprung-Paarfolge erzeugt. In letzterem Fall sagen Rücksprungstacks die Zieladresse eines Rücksprungbefehls generell genauer vorher. Tritt also bei gesetztem Überschreibbit eine Fehlvorhersage auf, so löscht die BTAC-Aktualisierungslogik 122 das Überschreibbit im Block 408, da angenommen wird, dass die standardmäßige Aufruf-Rücksprung-Paarfolge vorherrscht. Der Ablauf geht zum Block 414.
Im Block 412 erzeugt die BTAC-Aktualisierungslogik 122 eine BTAC-Aktualisierungs-Anforderung 134, damit das Überschreibbit in dem passenden Eintrag in der BTAC-Anordnung 102 gesetzt wird, da der F-Stufen-Rücksprungstack 116 die Zieladresse des Rücksprungbefehls falsch vorhergesagt hat. Durch das Setzen des Überschreibbits im BTAC 102 für den Eintrag, der die Vorhersage für den Rücksprungbefehl speichert, löst die Erfindung vorteilhaft das Problem, das durch eine nicht standardmäßige Aufruf-Rücksprung-Folge erzeugt wird. D. h., es wird zur Zieladresse 164 der BTAC-Anordnung verzweigt und nicht zur Zieladresse 142 des BTAC-Rücksprungstacks oder zur vom F-Stufen-Rücksprungstack vorhergesagten Zieladresse 146, die die Zieladresse des Rücksprungbefehls falsch vorhersagen würden. Der Ablauf geht zum Block 414 über.
Im Block 414 entleert der Mikroprozessor 100 seine Pipeline, da die fehlerhaft vorhergesagte Zieladresse des Rücksprungbefehls bewirkt hat, dass falsche Befehle aus dem Befehlscache 108 in die Pipeline des Mikroprozessors 100 geholt wurden. Diese Befehle dürfen also nicht ausgeführt werden. Nachfolgend steuert die Verzweigungssteuerlogik 112 den Multiplexer 106 derart, dass er die E-Stufen-Zieladresse 146 wählt, damit der Mikroprozessor 100 dorthin verzweigt und die Befehle am korrekten Ziel holt. Der Ablauf endet im Block 414.
In einer Ausführungsform aktualisiert der Block 412 das Typfeld des Eintrags in der BTAC-Anordnung 102 mit einem binären Wert 11, und der Block 408 aktualisiert das Typfeld des Eintrags in der BTAC-Anordnung 102 mit einem binären Wert 10 gemäß der obigen Tabelle 1.
2 bis 4 kann man entnehmen, dass die Überschreibanzeige die Vorhersagegenauigkeit für einen Rücksprungbefehl potentiell verbessert. Erfasst der Mikroprozessor, dass ein Rücksprungbefehl möglicherweise als Teil einer nicht standardmäßigen Aufruf-Rücksprung-Folge ausgeführt worden ist, weil der Rücksprungstack die Zieladresse des Rücksprungbefehls falsch vorhergesagt hat, so setzt der Mikroprozessor die Überschreibanzeige, die dem Rücksprungbefehl im BTAC zugeordnet ist, und beim nächsten Auftreten des Rücksprungbefehls verwendet der Mikroprozessor einen anderen Vorhersagemechanismus als den Rücksprungstack zum Vorhersagen der Zieladresse des Rücksprungbefehls, da der Mikroprozessor der Überschreibanzeige entnimmt, dass der Rücksprungstack wahrscheinlich die Zieladresse für das aktuelle Auftreten des Rücksprungbe fehls falsch vorhersagt. Stellt im Gegensatz dazu der Mikroprozessor, obwohl ein Rücksprungbefehl vorher möglicherweise als Teil einer nicht standardmäßigen Aufruf-Rücksprung-Folge ausgeführt worden ist, fest, dass der nachfolgende Rücksprungbefehl wohl als Teil einer standardmäßigen Aufruf-Rücksprung-Folge ausgeführt worden ist, weil die BTAC-Anordnung die Zieladresse des Rücksprungbefehls falsch vorhergesagt hat, so löscht der Mikroprozessor die Überschreibanzeige, die dem Rücksprungbefehl im BTAC zugeordnet ist. Beim nächsten Auftreten des Rücksprungbefehls verwendet der Mikroprozessor den Rücksprungstack zum Vorhersagen der Zieladresse des Rücksprungbefehls, da der Mikroprozessor der Überschreibanzeige entnimmt, dass der Rücksprungstack die Zieladresse für das aktuelle Auftreten des Rücksprungbefehls vermutlich korrekt vorhersagt.
Es wird nun Bezug auf 5 genommen. Sie zeigt ein Blockdiagramm eines Pipeline-Mikroprozessors 500 gemäß einer alternativen Ausführungsform der Erfindung. Der Mikroprozessor 500 in 5 gleicht dem Mikroprozessor 100 in 1; er enthält jedoch keinen BTAC-Rücksprungstack 104 oder Multiplexer 126. Folglich wird die vorhergesagte Zieladresse 164, die die BTAC-Anordnung 102 ausgibt, direkt an den Multiplexer 106 angelegt und nicht über den Multiplexer 126. Zusätzlich wird die Zieladresse 164 der BTAC-Anordnung 102 anstelle der Zieladresse 144 in 1 als Eingabe an das Pipelineregister 111 geliefert und als Zieladresse 176 durch die Pipeline geführt.
Es wird nun Bezug auf 6 genommen. Sie zeigt ein Flussdiagramm, das die Arbeitsweise des Mikroprozessors 500 in 5 gemäß einer anderen Ausführungsform der Erfindung erläutert. 6 gleicht 2, der Entscheidungsblock 206 und der Block 208 sind jedoch nicht vorhanden. Damit geht der Ablauf vom Block 204 zum Block 212 über. Sagt die BTAC-Anordnung 102 einen Rücksprungbefehl über das Ret-Signal 138 vorher, so betätigt die Verzweigungssteuerlogik 112 demnach den Mikroprozessor 500 stets so, dass dieser zur Zieladresse 164 verzweigt, die die BTAC-Anordnung 102 vorhergesagt hat, da der BTAC-Rücksprungstack 104 und der Multiplexer 126 des Mikroprozessors 100 in 1 im Mikroprozessor 500 in 5 nicht vorhanden sind.
Der Mikroprozessor 500 in 5 arbeitet ebenfalls gemäß den Flussdiagrammen in 3 und 4. Da der BTAC-Rücksprungstack 104 im Mikroprozessor 500 nicht vorhanden ist, beachte man, dass die durch die Pipeline geführte Zieladresse 176 stets die Zieladresse 164 der BTAC-Anordnung 102 ist. Damit ist der im Block 304 vorgenommene Vergleich zwischen der Zieladresse 146 des F-Stufen-Rücksprungstacks 116 und der Zieladresse 176 stets ein Vergleich mit der durch die Pipeline geführten Zieladresse 164 der BTAC-Anordnung 102.
Obwohl die Erfindung und ihre Aufgaben, Merkmale und Vorteile ausführlich beschrieben sind, schließt die Erfindung weitere Ausführungsformen ein. Es sind beispielsweise Ausführungsformen beschrieben, in denen der Mikroprozessor zwei Rücksprungstacks aufweist. Der Mikroprozessor kann jedoch eine andere Anzahl von Rücksprungstacks besitzen, beispielsweise nur einen einzigen Rücksprungstack oder mehr als zwei Rücksprungstacks. Obwohl Ausführungsformen beschrieben sind, in denen der BTAC der andere Zieladressen-Vorhersagemechanismus zum Überschreiben des Rücksprungstacks ist, und zwar zusätzlich zum Speichern des Überschreibbits, das dem Rücksprungbefehl zugeordnet ist, den der Rücksprungstack falsch vorhergesagt hat, können andere alternative Zieladressen-Vorhersagemechanismen eingesetzt werden, beispielsweise ein Verzweigungszielpuffer.
Obwohl die Erfindung und ihre Aufgaben, Merkmale und Vorteile ausführlich beschrieben sind, schließt die Erfindung weitere Ausführungsformen ein. Zusätzlich zu Implementierungen der Erfindung mit Hilfe von Hardware kann die Erfindung in computerlesbarem Code (z. B. computerlesbarem Programmcode, Daten usw.) implementiert werden, der in einem computernutzbarem (z. B. lesbaren) Medium verkörpert ist. Der Computercode bewirkt das Ermöglichen der offenbarten Funktionen der Erfindung oder deren Herstellung oder beides. Man kann dies beispielsweise durch den Gebrauch allgemeiner Programmiersprachen erreichen (z. B. C, C++, JAVA usw.), durch GDSII-Datenbanken, durch Hardware-Beschreibungssprachen (HDL), zu denen Verilog HDL, VHDL, Alters HDL (AHDL) usw. gehören, oder weitere Programmier- und/oder (schematische) Schaltungserfassungswerkzeuge, die verfügbar sind. Man kann den Computercode in jedem beliebigen bekannten computernutzbaren (z. B. lesbaren) Medium ablegen, zu denen Halbleiterspeicher, magnetische Disks, optische Disks (z. B. CD-ROM, DVD-ROM usw.) gehören, und als Computerdatensignal, das in einem computernutzbaren (z. B. lesbaren) Übertragungsmedium (z. B. Trägerwellen oder irgendein anderes Medium, zu denen digitale, optische oder analoge Medien gehören) verkörpert ist. In dieser Form kann der Computercode über Kommunikationsnetze übertragen werden, zu den Internets und Intranets gehören. Natürlich kann die Erfindung als Computercode ausgeführt werden (z. B. als Teil eines IP-Kerns (IP = Intellectual Property, geistiges Eigentum), etwa eines Mikroprozessorkerns, oder als Entwurf auf Systemebene, beispielsweise als System an Chip (SOC)) und als Teil der Herstellung integrierter Schaltungen in Hardware transformiert werden. Die Erfindung kann auch als Kombination von Hardware und Computercode ausgeführt werden.
Schließlich sollten Fachleute zur Kenntnis nehmen, dass sie die offenbarte Konzeption und die besonderen Ausführungsformen leicht als Grundlage für den Entwurf oder für das Modifizieren anderer Strukturen verwenden können und damit die gleichen Zwecke der Erfindung erfüllen, ohne den Bereich der Erfindung zu verlassen, der durch die beigefügten Ansprüche bestimmt ist.

Claims

Mikroprozessor (100; 500), umfassend: einen Rücksprungstack (104; 116), geeignet zum Liefern einer ersten Vorhersage einer Zieladresse eines Rücksprungbefehls; gekennzeichnet durch: einen Verzweigungsziel-Adresscache, BTAC (102), der eine zweite Vorhersage der Zieladresse des Rücksprungbefehls liefert, und der eine Überschreibanzeige liefert, wobei die Überschreibanzeige einen vorbestimmten Wert zeigt, falls die erste Vorhersage die Zieladresse für einen ersten Fall des Rücksprungbefehls falsch vorhergesagt hat; und eine Verzweigungssteuerlogik (112), die mit dem Rücksprungstack und dem BTAC (102) verbunden ist und den Mikroprozessor (100; 500) für einen zweiten Fall des Rücksprungbefehls dazu veranlasst, zu der zweiten Vorhersage der Zieladresse zu verzweigen und nicht zu der ersten Vorhersage, falls die Überschreibanzeige den vorbestimmten Wert angibt.
Mikroprozessor (100; 500) nach Anspruch 1, wobei der zweite Fall nach dem ersten Fall folgt.
Mikroprozessor (100; 500) nach Anspruch 1, zudem umfassend: eine Aktualisierungslogik (122), die mit dem BTAC (102) verbunden ist und die Überschreibanzeige auf den vorbestimmten Wert aktualisiert, falls die erste Vorhersage die Zieladresse für den ersten Fall des Rücksprungbefehls falsch vorhergesagt hat.
Mikroprozessor (100; 500) nach Anspruch 3, wobei die Aktualisierungslogik (122) die Überschreibanzeige auf einen zweiten vorbestimmten Wert aktualisiert, falls die zweite Vorhersage die Zieladresse für einen dritten Fall des Rücksprungbefehls falsch vorhergesagt hat, und sich der zweite vorbestimmte Wert von dem vorbestimmten Wert unterscheidet.
Mikroprozessor (100; 500) nach Anspruch 4, wobei die Verzweigungssteuerlogik (112) den Mikroprozessor (100; 500) veranlasst, für einen vierten Fall des Rücksprungbefehls zu der ersten Vorhersage der Zieladresse zu verzweigen, falls die Überschreibanzeige den zweiten vorbestimmten Wert zeigt.
Mikroprozessor (100; 500) nach Anspruch 5, zudem umfassend einen Komparator (118), der mit der Verzweigungssteuerlogik (112) verbunden ist und die erste Vorhersage und die zweite Vorhersage vergleicht, wobei, wenn die Überschreibanzeige den zweiten vorbestimmten Wert zeigt, die Verzweigungssteuerlogik (112) den Mikroprozessor (100; 500) veranlasst, zur ersten Vorhersage der Zieladresse nur dann zu verzweigen, falls der Komparator anzeigt, dass die erste Vorhersage und die zweite Vorhersage nicht übereinstimmen.
Mikroprozessor (100; 500) nach Anspruch 4, wobei der dritte Fall des Rücksprungbefehls nach dem zweiten Fall folgt.
Mikroprozessor (100; 500) nach Anspruch 4, wobei der dritte Fall des Rücksprungbefehls der zweite Fall ist.
Mikroprozessor (100; 500) nach Anspruch 1, wobei der Rücksprungstack die erste Vorhersage liefert, nachdem der BTAC die zweite Vorhersage geliefert hat.
Mikroprozessor (100; 500) nach Anspruch 1, zudem umfassend: eine Befehlsdecodierlogik (114), die mit der Verzweigungssteuerlogik (112) verbunden ist und den Rücksprungbefehl decodiert, wobei der Rücksprungstack (116) die erste Vorhersage abhängig davon liefert, dass die Befehlsdecodierlogik den Rücksprungbefehl decodiert.
Mikroprozessor (100; 500) nach Anspruch 10, wobei der Rücksprungstack (116) die erste Vorhersage der Zieladresse abhängig davon speichert, dass die Befehlsdecodierlogik (114) einen Call-Befehl decodiert.
Mikroprozessor (100; 500) nach Anspruch 1, wobei der Rücksprungstack (104) die erste Vorhersage im Wesentlichen gleichzeitig damit liefert, dass der BTAC (102) die zweite Vorhersage liefert.
Mikroprozessor (100; 500) nach Anspruch 1, wobei der BTAC (102) zudem so konfiguriert ist, dass er eine Anzeige liefert, die angibt, dass der Rücksprungbefehl in einer Cache-Line aus Befehlsbytes vorhanden ist, die ein Befehlscache liefert.
Mikroprozessor (100; 500) nach Anspruch 13, wobei der Rücksprungstack (104) die erste Vorhersage abhängig davon liefert, dass der BTAC (102) die Anzeige liefert, die angibt, dass der Rücksprungbefehl in der Cache-Line vorhanden ist.
Mikroprozessor (100; 500) nach Anspruch 13, wobei der BTAC (102) die Anzeige liefert, dass der Rücksprungbefehl in der Cache-Line vorhanden ist, wenn eine Befehlsholadresse die Cache-Line in dem Befehlscache festlegt.
Mikroprozessor (100; 500) nach Anspruch 1, wobei der Rücksprungstack (116) die erste Vorhersage der Zieladresse abhängig davon speichert, dass der BTAC (102) eine Anzeige liefert, die angibt, dass ein Call-Befehl in einer Befehls-Cache-Line vorhanden ist.
Mikroprozessor (100; 500) nach Anspruch 1, zudem umfassend einen zweiten Rücksprungstack (104; 116), der mit der Verzweigungssteuerlogik (112) verbunden ist und eine dritte Vorhersage der Zieladresse des Rücksprungbefehls liefert.
Mikroprozessor (100; 500) nach Anspruch 17, wobei die Verzweigungssteuerlogik (112) den Mikroprozessor veranlasst, für den zweiten Fall des Rücksprungbefehls zur zweiten Vorhersage der Zieladresse zu verzweigen, jedoch nicht zur ersten Vorhersage und nicht zur dritten Vorhersage, falls die Überschreibanzeige den vorbestimmten Wert zeigt.
Mikroprozessor (100; 500) nach Anspruch 18, wobei die Verzweigungssteuerlogik (112) den Mikroprozessor veranlasst, für den zweiten Fall des Rücksprungbefehls zur dritten Vorhersage der Zieladresse zu verzweigen, falls die Überschreibanzeige einen anderen als den vorbestimmten Wert anzeigt.
Mikroprozessor (100; 500) nach Anspruch 19, zudem umfassend einen Komparator, der mit der Verzweigungssteuerlogik verbunden ist und die erste Vorhersage mit der dritten Vorhersage vergleicht.
Mikroprozessor (100; 500) nach Anspruch 20, worin, wenn der Komparator anzeigt, dass die erste und die dritte Vorhersage nicht übereinstimmen, und wenn die Überschreibanzeige einen anderen als den vorbestimmten Wert anzeigt, die Verzweigungssteuerlogik den Mikroprozessor veranlasst, nach dem Verzweigen zur dritten Vorhersage zur ersten Vorhersage zu verzweigen.
Mikroprozessor (100; 500) nach Anspruch 1, worin die Verzweigungssteuerlogik (112) einen Multiplexer umfasst, der entweder die erste Vorhersage oder die zweite Vorhersage auswählt und sie an einen Befehlscache als Holadresse liefert, damit der Mikroprozessor zu der Vorhersage verzweigt, die aus der ersten Vorhersage und der zweiten Vorhersage ausgewählt wurde.
Mikroprozessor nach Anspruch 1, worin der BTAC zahlreiche Überschreibanzeigen für zahlreiche Rücksprungbefehle speichert, und falls einer der zahlreichen Rücksprungbefehle der Rücksprungbefehl ist, der BTAC eine der zahlreichen Überschreibanzeigen für den Rücksprungbefehl als Überschreibanzeige liefert.
Mikroprozessor nach Anspruch 23, worin der BTAC abhängig von einer eingegebenen Holadresse feststellt, ob einer der zahlreichen Rücksprungbefehle der Rücksprungbefehl ist, wobei die Holadresse eine Adresse ist, die aus einem Befehlscache des Mikroprozessors eingegeben wird.
Verfahren zum Vorhersagen einer Zieladresse eines Rücksprungbefehls in einem Mikroprozessor (100; 500), wobei das Verfahren durch die Schritte gekennzeichnet ist: das Aktualisieren einer Überschreibanzeige mit einem gültigen Wert abhängig davon, dass ein Rücksprungstack (104; 116) die Zieladresse des Rücksprungbefehls falsch vorhersagt; durch einen Verzweigungsziel-Adresscache, BTAC (102), das Erzeugen einer Vorhersage der Zieladresse nach dem Aktualisieren; das Feststellen, ob die Überschreibanzeige einen gültigen Wert hat, nachdem der BTAC die Vorhersage erzeugt hat; und das Verzweigen des Mikroprozessors zu der Vorhersage, die der BTAC (102) erzeugt hat, falls die Überschreibanzeige einen gültigen Wert hat.
Verfahren nach Anspruch 25, zudem umfassend das Aktualisieren der Überschreibanzeige mit einem ungültigen Wert abhängig davon, dass der BTAC (102) die Zieladresse des Rücksprungbefehls falsch vorhersagt.
Verfahren nach Anspruch 25, zudem umfassend das Verzweigen des Mikroprozessors zu der Vorhersage, die der BTAC (102) erzeugt hat; durch den Rücksprungstack (104; 116) das Erzeugen einer Vorhersage der Zieladresse nachdem der BTAC die Vorhersage der Zieladresse erzeugt hat; und das Vergleichen der Vorhersage, die der BTAC erzeugt hat, mit der Vorhersage, die der Rücksprungstack erzeugt hat, nachdem der Mikroprozessor zu der Vorhersage verzweigt ist, die der BTAC erzeugt hat.
Verfahren nach Anspruch 25, zudem umfassend: das Verzweigen des Mikroprozessors zu der Vorhersage, die der Rücksprungstack erzeugt hat, falls die vom BTAC erzeugte Vorhersage nicht mit der vom Rücksprungstack erzeugten Vorhersage übereinstimmt.
Verfahren nach Anspruch 25, zudem umfassend: durch den Rücksprungstack, das Erzeugen einer Vorhersage der Zieladresse des Rücksprungbefehls nach dem Aktualisieren; und das Verzweigen des Mikroprozessors zu der Vorhersage, die der Rücksprungstack erzeugt hat, falls die Überschreibanzeige einen ungültigen Wert hat.
Verfahren nach Anspruch 29, zudem umfassend: durch den BTAC (102), das Vorhersagen abhängig von einer Holadresse, ob der Rücksprungbefehl in einer Cache-Line vorhanden ist, die ein Befehlscache liefert, wobei die Holadresse die Cache-Line spezifiziert, die der Befehlscache liefert.
Verfahren nach Anspruch 30, wobei das Erzeugen der Zieladresse des Rücksprungbefehls durch den BTAC (102) das Erzeugen der Zieladresse abhängig davon umfasst, ob der BTAC (102) vorhersagt, dass der Rücksprungbefehl in der Cache-Line vorhanden ist.
Verfahren nach Anspruch 30, wobei das Erzeugen der Vorhersage der Zieladresse des Rücksprungbefehls durch den Rücksprungstack (104) das Erzeugen der Zieladresse abhängig davon umfasst, ob der BTAC (102) vorhersagt, dass der Rücksprungbefehl in der Cache-Line vorhanden ist.
Verfahren nach Anspruch 25, ferner umfassend: das Decodieren des Rücksprungbefehls nachdem der BTAC die Vorhersage der Zieladresse erzeugt hat.
Verfahren nach Anspruch 33, wobei das Erzeugen der Vorhersage der Zieladresse des Rücksprungbefehls durch den Rücksprungstack (116) das Erzeugen der Zieladresse abhängig vom Decodieren des Rücksprungbefehls umfasst.
Verfahren nach Anspruch 33, wobei das Decodieren des Rücksprungbefehls erfolgt, nachdem ein Befehlscache den Rücksprungbefehl ausgegeben hat.
Computerdatensignal, das in einem Übertragungsmedium ausgeführt ist, umfassend einen computerlesbaren Programmcode zum Bereitstellen eines Mikroprozessors, wobei der Programmcode umfasst: einen ersten Programmcode, der einen Rücksprungstack bereitstellt, der eine erste Vorhersage einer Zieladresse eines Rücksprungbefehls liefert, wobei das Computerdatensignal dadurch gekennzeichnet ist, dass der Programmcode ferner umfasst: einen zweiten Programmcode, der einen Verzweigungsziel-Adresscache, BTAC, bereitstellt, der eine zweite Vorhersage der Zieladresse des Rücksprungbefehls liefert, und der eine Überschreibanzeige bereitstellt, wobei die Überschreibanzeige einen vorbestimmten Wert angibt, falls die erste Vorhersage die Zieladresse für einen ersten Fall des Rücksprungbefehls falsch vorhergesagt hat; und einen dritten Programmcode, der eine Verzweigungssteuerlogik bereitstellt, die mit dem Rücksprungstack und dem BTAC verbunden ist und den Mikroprozessor für einen zweiten Fall des Rücksprungbefehls veranlasst, zu der zweiten Vorhersage der Zieladresse zu verzweigen und nicht zu der ersten Vorhersage, falls die Überschreibanzeige den vorbestimmten Wert zeigt.