DE60126087T2

DE60126087T2 - Kommunikationsgerät mit konfigurierbarem sigma-delta modulator

Info

Publication number: DE60126087T2
Application number: DE60126087T
Authority: DE
Inventors: Dietmar Lipka
Original assignee: Telefonaktiebolaget LM Ericsson AB
Current assignee: Telefonaktiebolaget LM Ericsson AB
Priority date: 2000-06-28
Filing date: 2001-06-21
Publication date: 2007-11-15
Anticipated expiration: 2021-06-22
Also published as: EP1168632A1; WO2002001726A3; AU2001285770A1; WO2002001726A2; US20040036638A1; EP1295398B1; DE60126087D1; ATE352128T1; EP1295398A2; US7227910B2

Description

ERFINDUNGSGEBIET
Die vorliegende Erfindung bezieht sich auf ein Verfahren zur digitalen Erzeugung eines analogen quadratur-modulierten Funksignals nach dem Oberbegriff von Anspruch 1, und auf ein Kommunikationsgerät oder einen Schaltkreis für ein Kommunikationsgerät, welches sich dieses Verfahren zunutze macht.
BESCHREIBUNG DER STANDES DER TECHNIK
Ein Verfahren zur Quadraturmodulation und Digital-zu-Analog-Wandlung eines abgetasteten und digital dargestellten Eingangssignals als komplexes Basisbandsignal, dargestellt durch eine In-Phase- und eine Quadratur-Phase-Komponente, ist zum Beispiel aus der WO 98/20657 bekannt. In der derzeitigen Technik wird jede Signalkomponente separat mit einer Abtastrate abgetastet, die genügend hoch ist, um eine angestrebte Formgebung des Quantisierungsrauschens zu erzielen. Die spektrale Formgebung des Rauschsignals erfolgt mittels Sigma-Delta-Modulation, damit seine Energie weitgehend außerhalb des Frequenzbandes des Eingangssignals liegt. Die Signalkomponenten I und Q sind quadratur-moduliert mit einer Trägerfrequenz, die genau gleich einem Viertel der Abtastrate des quadratur-modulierten Signals ist, so dass wiederholte Spektren des modulierten Signals im Umfeld aller ungeraden Multiplikatoren der Trägerfrequenz zu finden sind. Normalerweise wird digitale Quadraturmodulation von I und Q mit einem Viertel der Abtastrate durchgeführt, da bei dieser Abtastrate die Multiplikation von I und Q mit einem Sinus- und einem Cosinussignal leicht durch Multiplikation mit einer Wiederholfrequenz von [0, 1, 0, –1] bzw. [1, 0, –1, 0] erzielt werden kann. In der Praxis wird dies dadurch bewerkstelligt, dass jede zweite Abtastung jedes Signals invertiert wird, und anstatt die beiden Signale zusammenzuaddieren, wechselt ein Multiplexer abwechselnd zu derjenigen Signalkomponente, die nicht einer Multiplikation mit dem Faktor Null unterzogen wird. Die digitalen Abtastungen des Ausgangs des Multiplexers werden mittels eines Digital-zu-Analog-Wandlers in ein entsprechendes analoges Zwischenfrequenzsignal (IF-Signal) umgewandelt. Dieses IF-Signal wird nun in konventioneller Weise in eine gewünschte Sendefrequenz umgewandelt (up-converted).
In der zitierten derzeitigen Technik wird Sigma-Delta-Modulation in Verbindung mit Oversampling verwendet, so dass das Quantisierungsrauschen der Digital-zu-Analog-Wandlung spektral derart geformt ist, dass sich dieses Rauschen im Endeffekt zum größten Teil außerhalb des interessierenden Frequenzbandes befindet. Da aus Gründen der Vereinfachung das Ausgangssignal des Sigma-Delta-Modulators nur ein Bit ist, muss ein sehr hoher Oversampling Faktor gewählt werden (erwähnt wurde ein Oversampling Faktor von F = 20). Außerdem wird an eine Wiederholung von Abtastungen gedacht, so dass die jeweilige Abtastrate des In-Phase- bzw. des Quadratursignals, separat betrachtet, nur durch die Hälfte der Abtastrate der Quadraturmodulation dargestellt ist.
Aus anderen Gründen, wie zum Beispiel Stromverbrauch und Abmessungen eines Kommunikationsgeräts, werden viele der vorerwähnten Funktionen von einem digitalen Signalprozessor durchgeführt oder, in einer mehr Hardware-orientierten Lösung, in eine integrierte Schaltung aufgenommen. Auch Hardware programmierbare Logikschaltungen wie anwendungsspezifische integrierte Schaltungen (ASICs) werden allgemein verwendet. Wenn ein 1 Bit Digital-zu-Analog-Wandler verwendet wird, könnte dieser Digital-zu-Analog-Wandler zusammen mit allen anderen Funktionen wie Filtern, Sigma-Delta-Modulatoren, in einen einzigen Schaltkreis aufgenommen werden. Da in der Praxis Design- Beschränkungen, zum Beispiel Taktraten, beachtet werden müssen, wären einer Erhöhung des Oversampling Grenzen gesetzt. Mit Hilfe eines Digital-zu-Analog-Wandlers mit einer höheren Bitbreite am Eingang könnte die Oversampling-Rate reduziert werden. Aus leistungsbezogenen und wirtschaftlichen Gründen bedeutet dies oft, dass ein separater Digital-zu-Analog-Wandler eines Drittpartei-Lieferanten anstelle eines integrierten Wandlers benutzt werden muss.
Die elektrischen Eigenschaften verfügbarer Drittpartei-Lieferungen unterliegen Änderungen. Von Zeit zu Zeit kann es sogar passieren, dass ein bestimmter Schaltkreis abgesetzt wird. Wenn dies geschieht, muss das Basisband-Verarbeitungsgerät umkonstruiert werden.
ZUSAMMENFASSUNG DER ERFINDUNG
Ziel der Erfindung ist, ein Konzept einzuführen, welches größere Flexibilität beim Anpassen der Basisbandverarbeitung an spezifische Erfordernisse bietet und außerdem Einsparungen in der Schaltkreis-Auslegung und in den Entwicklungskosten ermöglicht.
Dieses Ziel wird durch den Einsatz eines Sigma-Delta-Modulators erreicht, dessen Ausgangsbitbreite konfigurierbar gestaltet wird.
Der Vorteil der Verwendung von Sigma-Delta-Modulatoren mit konfigurierbarer Ausgangsbitbreite besteht darin, dass dadurch die Ausgangsbitbreite leicht an die Eingangsbitbreite eines ausgewählten Digital-zu-Analog-Wandlers angepasst werden kann, ohne die interne Auslegung eines Basisbandverarbeitungs-Schaltkreises ändern zu müssen. Aufgrunddessen kann der gleiche Basisbandverarbeitungs-Schaltkreis verwendet werden, ohne Modifikationen durch Einsatz verschiedener Digital-zu-Analog-Wandler vorzunehmen zu müssen. Somit kann der am besten geeignete Digital-zu-Analog-Wandler einer Lieferquelle verwendet werden, die das Neueste am Markt bietet. Wenn zum Beispiel gerade ein bestimmter Digital-zu-Analog-Wandler mit bestimmten Eigenschaften wie einem bestimmten Rauschabstand nur als 14-Bit-DAC verfügbar ist, ist es möglich, später zu einem 12-Bit DAC zu wechseln, der die gleichen Eigenschaften aufweist, aber billiger ist.
Vorzugsweise wird die Ausgangsbitbreite verstellbar mittels Steuerinformation eingerichtet, wie zum Beispiel mit Hilfe eines Steuerdatenworts oder mittels Eingangsklemmen, die über „Jumpers" oder Lötverbindungen auf einen bestimmten Spannungspegel einzustellen sind, damit die Sigma-Delta-Modulatoren mit einem Minimum an Aufwand und Kosten (um-)konfiguriert werden können.
Der Einsatz von Digital-zu-Analog-Wandlern mit einer hohen Anzahl von Eingangsbits ermöglicht es ferner, einen kleineren Oversampling-Faktor einzusetzen. Dies hat auch eine positive Auswirkung auf den Stromverbrauch. Andererseits ergibt sich dabei möglicherweise eine weniger hohe Genauigkeit aufgrund eines Anstiegs im Phasenfehler zwischen den Werten der In-Phase- und Quadraturabtastungen. Bei individuellen Anwendungen könnte es sein, dass dieser Phasenfehler nicht mehr tolerierbar ist.
Geeignete Phasenkorrekturverfahren nach den Ansprüchen 2, 3 oder 4, insbesondere nach Anspruch 2 oder den Schaltkreisauslegungen nach den Ansprüchen 7, 8, 9, bieten den Vorteil, dasss sie leicht in die Interpolationsfilteranordnung, einfach durch Ändern der Filtereigenschaften, integriert werden können. Da die Interpolationsfilter auf jeden Fall vorhanden sein müssen, brauchen keine zusätzlichen Hardware-Schaltkreise zum Zwecke einer gegenseitigen Phasenverschiebung zwischen dem In-Phase- und dem Quadratursignal ausgegeben werden.
Eine bevorzugte Ausführungsform, mit der das Ausgangssignal eines Sigma-Delta-Modulators konfigurierbar eingerichtet werden kann, wird durch eine Schaltkreisanordnung nach Anspruch 6 erzielt. Diese Anordnung bietet den Vorteil, dass in einigen der Ausgangsleitungen der Sigma-Delta-Modulatoren nur einfache Logikgatter als Schalter bereitgestellt werden müssen.
KURZBESCHREIBUNG DER ZEICHNUNGEN
Im Folgenden soll die Erfindung näher anhand der Figuren und mittels beispielhafter Ausführungsformen beschrieben werden.
1 Blockdiagramm eines Breitband CDMA-Funksenders
2 Erste Ausführungsform mit einer Filteranordnung, einem Sigma-Delta-Modulator, einem IQ-Modulator und einem Digital-zu-Analog-Wandler
3 Zweite Ausführungsform mit einer Filteranordnung, einem Sigma-Delta-Modulator, einem IQ-Modulator und einem Digital-zu-Analog-Wandler
4 Schaltkreisanordnung eines konfigurierbaren Sigma-Delta-Modulators
5 Spektren eines digitalen IF-Signals und Quantisierungsrauschen ohne Sigma-Delta-Modulation
6 Spektren eines digitalen IF-Signals und Quantisierungsrauschen mit Sigma-Delta-Modulation
Für eine Ausführungsform der Erfindung wurde ein Sender für Breitband-CDMA (W-CDMA)-Kommunikationssysteme verwendet. W-CDMA-Systeme, wie sie zur Zeit von 3GPP (Partnerschaftsprojekt der dritten Generation) entworfen und standardisiert werden, ermöglichen Direkt Sequence Spreading, um verschiedenen Benutzern durch Anlegen von eindeutig zugewiesenen Codesequenzen, sogenannten Spreizcodes, an ihre Daten, die gemeinsame Benutzung eines Trägerfrequenzbandes zu gestatten. Direct Sequence Spreading zeichnet sich allgemein dadurch aus, dass die Datenrate der Spreizcodes immer höher als die Datenrate der Benutzerdaten ist. Zur Unterscheidung der Bits der Benutzerdaten von den Bits des Spreizcodes wird ein Bit des Spreizcodes mit Chip, und die Datenrate des Spreizcodes demzufolge mit Chiprate gezeichnet. Die Summe aller Signale in einem CDMA-Frequenzband erscheint statistisch als Zufallssignal und ist daher vergleichbar mit einem Rauschsignal. Da für Spreizcodes gewöhnlich orthogonale Signale gewählt werden, ist ein Empfänger mit Kenntnis eines bestimmten benutzten Spreizcodes in der Lage, aus diesem „Rauschsignal" ein Signal zu extrahieren, das von einem bestimmten Benutzer gesendet wurde.
Zur Verbesserung der Leistung von 3GPP W-CDMA Systemen sind die Spreizcodes derart aus zwei separaten Codes zusammengesetzt, dass die orthogonalen Eigenschaften dieser Codes erhalten bleiben. Ein erster Code dient zur Unterscheidung zwischen verschiedenen Benutzern innerhalb einer Zelle. Da mit Hilfe dieses ersten Codes jedem Benutzer (im gleichen Frequenzband) ein physikalischer Kanal zugewiesen werden kann, wird dieser erste Code Kanalcode C_ch genannt. Da die Codes in zweckmäßiger Weise zusammengesetzt sind, ist es sehr einfach, durch Zuweisen eines Kanalcodes mit zweckmäßiger Länge die Datenrate jedes Kanals anzupassen. Ein zweiter Code, der Scrambling Code C_scramb, wird zur Unterscheidung zwischen Nachbarzellen und überlagerten Zellen benutzt.
1 zeigt ein Blockdiagramm eines erfindungsgemäßen Funksenders, welcher für eine Basisstation eines W-CDMA Systems entworfen wurde, in dem alle Signale bis hin zur Erzeugung eines ersten Zwischenfrequenzsignals (IF) ausschließlich als digitale Signale verarbeitet werden. Das digital erzeugte Zwischenfrequenzsignal wird nun in ein analoges Signal umgewandelt und dann in ein gewünschtes Funksender-Frequenzsignal verwandelt (up-converted). Obwohl einige Design-Unterschiede im CDMA-System zwischen Up-Link und Down-Link bestehen, wird im Interesse der Exaktheit im Folgenden nur der Sender einer Basisstation beschrieben, da die Design-Unterschiede keinen Einfluss auf den Gegenstand der Erfindung haben.
Binäre Benutzerdaten b, die einen gemultiplexten binären Datenstrom nützlicher Bits (zum Beispiel digital codierte Sprachsignale) bilden, und Steuerinformation werden in einem Codierer und einem Verschachteler 1 codiert bzw. verschachtelt. Da im Downlink das W-CDMA System ein QPSK-Modulationssystem verwendet, werden jeweils zwei aufeinanderfolgende Bits des binären Datenstroms am Ausgang des Verschachtelers 1 von einem Basisbandmodulator 2 auf ein komplexes Basisbandformat abgebildet, welches aus einer In-Phase-Komponente i und einer Quadratur-Komponente q besteht. Jede Komponente ist immer noch ein binäres Signal. Um zwischen den Daten verschiedener Benutzer unterscheiden zu können, multipliziert ein Kanalspreizer 3 jede Basisbandsignal-Komponente i, q mit einer binären Kanalcodesequenz C_ch, die jedem Benutzer individuell zugewiesen wurde. Somit ist das Ausgangssignal des Kanalspreizers 3 immer noch ein binäres Signal. Zum Anpassen der Ausgangsleistung jedes Kanals werden die kanalcodierten In-Phase-Signale und die binären Quadratursignale durch Verstärkungregelungsmittel 4 mit einem Verstärkungsfaktor GAIN multipliziert, was Abtastungen mit einer Bitbreite ergibt, die größer als eins ist. In dieser Ausführungsform wurde als Bitbreite dieser Abtastungen vierzehn Bits gewählt.
Bis jetzt wurde nur die Verarbeitung eines einzelnen Kanals beschrieben. In einer Basisstation wird natürlich eine Vielfalt N von Kanälen parallel zu einander verarbeitet. Zur Formung eines einzelnen Breitband-Ausgangssignals werden die In-Phase- und Quadratur-Komponenten i, q aller Kanäle 1 ... N separat von zwei Addierern 5 summiert, was Summensignale I und Q ergibt. Mittels eines komplexen Multiplizierers 6 werden diese Signale mit dem komplexen Scramble Code C_scramb multipliziert. Nun wird jedes verwürfelte Komponentensignal I', Q' wiederum separat verarbeitet. Da in 3GPP die Chiprate der Verwürfelungscodesequenz C_scramb mit 3,84 mega Chips pro Sekunde (Mcps) festgelegt wurde, wird die Abtastrate der beiden verwürfelten Komponentsignale I', Q' durch Verwürfeln auf diesen Wert erhöht.
Mittels einer digitalen Filteranordnung 7 werden die Komponentensignale I', Q' geformt und zu 30,72 Msps konvertiert (up-sampled). Dann werden die konvertierten (up-sampled) Komponentensignale jeweils über die Sigma-Delta-Modulatoren 8 dem IQ-Modulator 9 zugeführt, der ein Ausgangssignal von 61,74 Msps erzeugt. Ein Digital-zu-Analog-Wandler (DAC) 10 wandelt das Ausgangssignal des IQ-Modulators 9 in ein analoges Signal um.
Mittels einer Interpolationsfilteranordnung 7 wird die Bitbreite der Abtastungen in dieser Ausführungsform der Erfindung von vierzehn auf sechzehn Bits erhöht. Erfindungsgemäß sind die Sigma-Delta-Modulatoren 8 jeweils mit einem voreingestellten Eingang 80 versehen, wobei ein voreingestellter Wert S gesetzt werden kann, um die Bitbreite n der Abtastungen an den Ausgängen der Sigma-Delta-Modulatoren 8 zu bestimmen. Somit kann die Bitbreite n der Abtastungen am Ausgang der Sigma-Delta- Modulatoren 8 so angepasst werden, dass sie der Auflösung (= Bitbreite der Eingangsabtastungen) des Digital-zu-Analog-Wandlers 10 entspricht. Da der IQ-Modulator 9 nur die In-Phase- und Quadraturabtastungen bzw. die invertierten Abtastungen multiplext, ändert er nicht die Bitbreite der Abtastungen.
Aufgrund des Oversampling der Filteranordnung 7 ergeben sich zwei analoge Signale, eins mit 15,36 MHz und eins mit 46,08 MHz. Da ein DAC bei einer höheren Frequenz eine geringere Leistung aufweist, was zum Beispiel zu einem geringeren Rauschabstand führt, wird das 46,08 MHz Signal von der Filteranordnung 7 sowie von einem konventionellen Bandpassfilter 11 am Ausgang des DAC 10 unterdrückt. Somit wird nur das 15,36 MHz Signal zum Konvertieren (Up-Sampling) dieses analogen Signals in einer „Up-Konverter" Anordnung 12 benutzt. Dieses „nach oben konvertierte" HF-Signal wird nun von einem Leistungsverstärker 13 verstärkt und einer Antenne 14 zugeführt.
Bezugnehmend auf 2 soll nun die Zusammenwirkung der Filteranordnung 7, des Sigma-Delta-Modulators 8 und des IQ-Modulators 9 näher erklärt werden. Die Filteranordnung 7 besteht aus zwei parallelen Filterzweigen. Ein Zweig für die In-Phase-Abtastungen I' und ein Zweig für die Quadratwabtastungen Q'. Der primäre Zweck der Filteranordnung 7 besteht darin, Außerbandemissionen mittels Impulsformung zu verhindern. Zur Verminderung der Gesamtanzahl von Filter Taps wurde eine Anordnung von Konvertierstufen (up-sampling stages) und Impulsformungfiltern gewählt, wobei identische Impulsformungsfilter 15 am Eingang jeder Filteranordnung 7 vorgesehen sind. Interpolationsfilter 16, 17 sind an den Ausgang der Impulsformungsfilter 15 zum Konvertieren und Interpolieren der Werte der hierdurch eingefügten Abtastungen angeschlossen. Es hat sich herausgestellt, dass eine Kaskade von Filterstufen 161, 162, 171, 172 das Beste für die Interpolation ist, wobei jede Filterstufe 161, 162, 171, 172 nur eine neue Abtastung zwischen zwei vorhandene Abtastungen einfügt und interpoliert.
Mittels der Impulsformungsfilter 15 werden die Komponentensignale I', Q' zunächst konvertiert (Up-Sampled). Die Impulsformungfilter 15 werden als endliche Impulsantwortfilter mit RRC-Eigenschaften (root raised cosinus) mit einer Datenwortbreite von sechzehn Bits an ihren Ausgängen implementiert. Aufgrund des Up-Sampling wird die Abtastrate jedes der beiden Komponentensignale I', Q' am Ausgang des Impulsformungfilters 15 zu 7,68 Msps verdoppelt. Die spektral geformten Signale werden nun von der Kaskade der zwei digitalen Interpolierungsfilterstufen 161, 162 für die Inband-Signalkomponente I' und der Kaskade der Filterstufen 171, 172 für die Quadraturkomponente Q' des komplexen Basisbandsignals konvertiert (Up-Sampled). In jeder Filterstufe 161, 162, 171, 172 wird eine interpolierte Abtastung zwischen je zwei Abtastungen des Eingangssignals eingefügt, so dass die Ausgangsdatenrate am Ausgang eines Interpolationsfilters mit Bezug auf die Datenrate am Eingang jeder Filterstufe verdoppelt ist. Die Interpolationsfilterstufen 161, 162, 171, 172 werden als Halbbandfilter implementiert und werden ferner zur Unterdrückung des Bildes des RRC-Filters verwendet, welches erscheint, wenn die Abtastrate eines Faktors um zwei erhöht wird. Nach zweimaligem Up-Sampling, jedesmal um einen Faktor von zwei, ist die Abtastrate des Ausgangssignals der letzten Filterstufen 162, 172 30,72 Msps. In dieser Ausführungsform verändern die Interpolationsfilterstufen nicht die Bitbreite ihrer Abtastungen, so dass am Ausgang der Filterstufen 161, 162, 171, 172 die Bitbreite immer noch sechzehn Bits ist.
Die Ausgangsdaten jeder letzten Filterstufe 162, 172 werden den beiden identischen Sigma-Delta-Modulatoren 8 zugeführt, um die Bitbreite m der gefilterten 16-Bit-Abtastungen an die Bitbreite n des Digital-zu-Analog-Wandlers (DAC) 10 anzupassen. In der erfindungsgemäßen Ausführungsform dienen die Schalter 80 zum Einstellen der Bitbreite n der Ausgangsabtastungen der Sigma-Delta-Modulatoren 8 in Anpassung an die Eingangsauflösung eines bestimmten benutzten DAC 10.
4 zeigt eine bevorzugte Ausführungsform eines konfigurierbaren Sigma-Delta-Modulators 8 bestehend aus einem 16-Bit Addierer 81, einem Rückkopplungsschalter 82, einem Quantisierungsfehlerfilter 83 und einem Steuer-Decodierer 84 zum Steuern des Rückkopplungsschalters 82. Der 16-Bit Addierer 81 stellt zwei 16-Bit Eingangsports bereit. Ein Eingangsport 811 stellt den Eingang des Sigma-Delta-Modulators 8 dar, der andere Eingangsport 812 wird als Rückkopplungseingang für den Quantisierungsfehler benutzt. Der Rückkopplungsschalter 82 wird zwischen die acht niedrigstwertigen Bits des Ausgangsports des Addierers 81 und die Ausgangsleitungen des Sigma-Delta-Modulators 8 eingefügt. Er dient dazu, die variable Anzahl der die niedrigstwertigen Bits tragenden Ausgangsleitungen des Ausgangsports des Addierers 81 auf den Ausgang des Sigma-Delta-Modulators oder die Eingangsleitungen des Quantisierungsfehlerfilters 83 durchzuschalten.
In der bevorzugten Ausführungsform wird ein Acht-Bit Latch als Quantisierungsfehlerfilter 83 verwendet. Das Latch 83 wird mit dem Abtasttakt der Eingangsabtastungen abgetastet und verzögert daher seine Eingangsabtastungen um genau eine Abtastperiode. Die verzögerten Abtastungen werden dem zweiten Eingangsport des Addierers 81 zugeführt. Da nur eine maximale Anzahl von acht Bits zu den die niedrigstwertigen Bits tragenden Eingangsleitungen des Rückkopplungseingangsports 812 des Addierers 81 zurückgeführt wird, sind die acht die höchstwertigen Bits tragenden Eingangsleitungen permanent auf den binären Wert Null eingestellt.
Die Anzahl der über das Latch 83 zurückgeführten Leitungen könnte zwischen eins und acht variiert werden, so dass die Ausgangsauflösung des Sigma-Delta-Modulators 8 auf einen Wert zwischen fünfzehn und acht Bits eingestellt würde. Um die acht entsprechenden Schaltzustände des Rückkopplungsschalters 82 mit einem Minimum an Steuerklemmen steuern zu können, wird der Steuer-Decodierer 84 dazu benutzt, einen binären Drei-Bit-Wert in entsprechende Schaltzustände umzuwandeln. Zum Beispiel, wenn alle Eingangs-Steuerklemmen des Steuer-Decodierers 84 auf einen Wert von Null eingestellt sind, wird der Rückkopplungsschalter 82 derart gesteuert, dass nur die niedrigstwertige Ausgangsleitung des Addierers 81 dem Latch 83 zugeführt wird, und wenn die Eingangs-Steuerklemmen auf einen Wert von eins eingestellt sind, werden nur die zwei niedrigstwertigen Ausgangsleitungen zurückgeführt usw.
Wenn eine Konfiguration nur selten zu ändern ist, könnten beim Einstellen angemessener Spannungspegel an den Eingangs-Steuerklemmen 80 des Steuerdecodierers 84 Lötverbindungen benutzt werden. Wenn eine Konfiguration häufig zu ändern ist, sind sogenannte „Jumpers" oder Mikroschalter zweckmäßiger. Eine weitere Möglichkeit wäre, den Decodierer als software-gesteuertes Gerät zu implementieren, wobei die Übertragung der Konfigurationsinformation an diesen Decodierer zum Beispiel aus einem Konfigurationsspeicher über einen internen Steuerbus erfolgen würde.
Der Rückkopplungsschalter 82 könnte aus einer Anordnung von Umschaltern zusammengesetzt sein. Eine sehr einfache Ausführungsform des Rückkopplungsschalters 82 wird durch Einsatz von zwei UND Gattern 821, 822 für jede umzuschaltende Leitung erreicht. Die jeweilige Ausgangsleitung des umzuschaltenden Addierers 81 ist an jeden ersten Eingang der beiden UND Gatter 821, 822 angeschlossen. Der Ausgang des einen UND Gatters 821 stellt den entsprechenden Ausgang des Sigma-Delta-Modulators 8 dar, der Ausgang des anderen UND Gatters 822 ist an einen entsprechenden Eingang des Latch 83 angeschlossen. Ein entsprechender Ausgang des Steuerdecodierers 84 wird dem anderen Eingang des einen UND Gatters 821 mit seinem nicht-invertierten Wert und dem anderen UND Gatter 822 mit seinem invertierten Wert zugeführt. Wenn somit, abhängig vom Wert des Ausgangs des Steuerdecodierers, der entsprechende Ausgang des Addierers 81 eine „logische „1" anzeigt, wird dieser Wert an den Ausgang des Sigma-Delta-Modulators bzw. an das Latch 83 weitergeleitet. In allen anderen Fällen zeigen die Ausgänge der UND Gatter 821, 822 eine logische „0" an.
Durch Addieren des Quantisierungsfehlers zum Eingangssignal des Sigma-Delta-Modulators 8 wird der Quantisierungsfehler gemittelt. Somit wird der Auflösungsverlust am Übergang von hochauflösenden digitalen Abtastungen zu weniger gut auflösenden digitalen Abtastungen großenteils ausgeglichen oder sogar verbessert. Das bedeutet, dass für eine relativ hohe Abtastrate ein weniger teurer DAC verwendet werden kann, und dass trotz des Auflösungsverlustes diese Anordnung dennoch von der in den Filterstufen 161, 162, 171, 172 verwendeten höheren Auflösung profitiert.
Das Ausgangssignal jedes Sigma-Delta-Modulators 8 wird dem IQ-Modulator 9 zugeführt. Für die folgende Erklärung sei angenommen, dass die Abtastungen I0, I1, I2, I3, I4, I5, I6, .... und Q0, Q1, Q2, Q3, Q4, Q5, Q6, .... einen Strom von In-Phase- und Quadraturabtastungen darstellen. Ein perfekter IQ-Modulator würde einen Datenstrom wie I0, Q1, –I2, –Q3, I4, Q5, –I6, ... zusammenstellen. Dies ergäbe eine korrekte Ausgangssequenz – die geradzahlig indizierten I-Abtastungen werden mit den ungeradzahlig indizierten Q-Abtastungen verschachtelt (oder umgekehrt, je nach der Abtastung, mit der der Datenstrom startet). Somit stimmt die Abtastrate des In-Phase- und Quadratursignals genau mit der Abtastrate des Ausgangssignals des IQ-Modulators überein. In der vorliegenden Ausführungsform für den Ausgangsdatenstrom des IQ-Modulators 9 werden nur ungeradzahlige oder nur geradzahlige Abtastungen der idealen Datenströme benutzt, was einen Datenstrom wie I0, Q0, –I2, –Q2, I4, Q4, I6, .... ergibt. Dadurch wird jedoch ein Phasenverschiebungsfehler zwischen der In-Phase- und der Quadraturkomponente eingeführt. Dieser Phasenverschiebungsfehler kann ignoriert werden, falls die Abtastrate mit Bezug auf den Interpolationsfaktor sehr hoch ist.
Im Falle der beschriebenen Ausführungsform ist der Oversampling Faktor mittelgroß (ungefähr sechs), so dass der Phasenfehler im Bereich von 3% liegt. In 3GPP W-CDMA verletzt dieser Phasenfehler die Systemspezifikationen. Zum Ausgleich dieses Phasenverschiebungsfehlers in der bevorzugten erfindungsgemäßen Ausführungsform wurde als wirksamste Implementierung betrachtet, eine gegenseitige Zeitverschiebung zwischen der In-Phase- und der Quadraturkomponente in den letzten Filterstufen 162, 172 zu verwenden. Im Prinzip kann eine gegenseitige Zeitverschiebung durch Interpolation nur eines der Komponentensignale I' oder Q' mit einem Faktor von zwei erzielt werden. Die resultierenden interpolierten Werte entsprechen den benötigen zeitverschobenen Werten. Dazu ist jedoch ein zusätzliches Interpolationsfilter erforderlich, welches mit einer doppelt hohen Taktrate läuft. Die bevorzugte Ausführungsform funktioniert ohne einen Anstieg in der Taktfrequenz. Zu diesem Zweck ist eine der beiden letzten Filterstufen 152, 162 als Filter geradzahliger Ordnung (= geradzahlig indizierter Koeffizienten) ausgelegt, und die andere Filterstufe ist als Filter ungeradzahliger Ordnung (= ungeradzahlig indizierter Koeffizienten) ausgelegt. Solche Filter können unabhängig voneinander entworfen und optimiert werden. Insbesondere, wenn wie in dieser Ausführungsform die letzte Interpolation mit einem Faktor von zwei erfolgt, sind Halbbandfilter am wirksamsten, da sie am besten funktionieren. Aufgrund der hohen Abtastrate sind Filter niedriger Ordnung ausreichend, wie zum Beispiel ein Filter sechster Ordnung für die In-Phase-Abtastungen und ein Filter siebter Ordnung für die Quadratur-Abtastungen.
5 zeigt die Spektren des digitalen IF-Signals und das Quantisierungsrauschens ohne Sigma-Delta-Modulation, und 6 zeigt die gleichen Spektren, wenn die beschriebene Sigma-Delta-Modulation an ein W-CDMA-Signal angelegt wird. Die Bandbreite des Signals ist 5 MHz und weist eine RRC-Form auf (Root Raised Cosinus). Die Abtastrate ist 65,536 Msps, was eine digitale IF von 16,384 MHz ergibt. Das Signal wird auf zwölf wirksame Bits quantisiert, was bedeutet, dass vier Bits des sechzehn-Bit-Ausgangs des Sigma-Delta-Modulators zurückgeführt werden. Die Sigma-Delta-Modulatoren in den In-Phase- und den Quadratur-Signalleitungen sind erster Ordnung. Die Berechnung des Rauschabstands im Signalband zeigt eine Verbesserung des Dynamikbereichs von 13 dB. Im Gegensatz dazu ist der theoretische Anstieg im Rauschabstand bei Einsatz eines 16-Bit-DAC nur 12 dB. Das bedeutet, dass wenn Sigma-Delta-Modulation verwendet wird, der Rauschabstand noch besser ist. Diese Wirkung kann bei Verwendung eines Sigma-Delta-Modulators höherer Ordnung noch weiter verbessert werden.
Der Rauschabstand im benachbarten Kanal von 5 MHz der Mittenfrequenz des Signals und von 10 MHz der Mittenfrequenz des Signals im nächsten benachbarten Kanal ist 4 dB, fast das Gleiche in beiden Fällen. Wenn jedoch eine höhere Interpolation in Verbindung mit einem DAC mit höherer Abtastrate verwendet wird, ist der Dynamikbereich noch weiter verbessert. Dies bietet die Gelegenheit, eine höhere Zwischenfrequenz durch Einsatz eines schnelleren DAC mit niedrigerer Bitauflösung zu erzielen.
Vorzugsweise werden Sigma-Delta-Modulatoren erster Ordnung verwendet, da diese Sigma-Delta-Modulatoren ohne Multiplizierer implementiert werden können. Sie können leicht mit einer hohen Taktrate betrieben werden und sind nicht geschwindigkeitsbegrenzend. Es können selbstverständlich auch Sigma-Delta-Modulatoren mit einer konfigurierbaren Anzahl von Ausgangsleitungen entworfen werden.
Eine weitere Ausführungsform des Interpolationsfilters ist in 3 dargestellt. Die letzten Interpolationsfilterstufen 152, 153 in den In-Phase- und den Quadratursignalpfaden wurden identisch gewählt. Die fehlenden Abtastungen zwischen den Ausgangsabtastungen der letzten Interpolationsfilter müssen in einem der beiden Signalzweige interpoliert werden. Zu diesem Zweck kann ein Interpolationsfilter mit Faktor zwei verwendet werden, wobei alle arithmetischen Funktionen entfernt werden, die diejenigen Abtastungen berechnen, die nicht vom IQ-Modulator 9 verwendet werden. In einem typischen Halbbandfilter zum Beispiel ist mit Ausnahme des mitteren Koeffizienten jeder zweite Koeffizient gleich Null. Demzufolge können diese Filter in zwei Teile aufgeteilt werden, die mit der halben Ausgangs-Abtastrate laufen. Der erste Teil multipliziert lediglich die Eingangsabtastungen mit dem mittleren Koeffizienten, so dass die Eingangssequenz, abgesehen von einer weiteren Amplitudenskalierung, nicht betroffen ist. Der zweite Teil berechnet die Zwischenabtastungen, das heißt die interpolierten Abtastungen mit einer gewichteten Summe aller anderen Koeffizienten, die nicht gleich Null sind. Demzufolge kann der erste Teil entfernt werden. Der verbleibende Interpolator 18 läuft mit der gleichen Taktrate wie die vorhergehende Interpolationsfilterstufe 162. Die Latenz des verbleibenden Interpolators 18 muss durch einen einfachen Verzögerungsschaltkreis 19 im anderen Signalzweig ausgeglichen werden. Dieser Verzögerungsschaltkreis 19 läßt sich leicht durch eine angemessene Anzahl von Schieberegistern realisieren.
Die vorbeschriebenen Ausführungsformen verwenden die Zeitverschiebung in sehr effizienter Weise. Es gibt natürlich noch andere Möglichkeiten zur Einführung einer Zeitverschiebung. Im Falle spektraler Formgebung auf der Basis einer schnellen Fouriertransformierten kann eine Phasenverschiebung durch Multiplikation der Frequenzbereichsfunktion mit exp(jφ) erzielt werden, wobei φ einer Zeitverschiebung 1/f_s entspricht und f_s die Abtastrate ist. Im Falle des vorliegenden W-DCMA Systems erfolgt die spektrale Formgebung mit einem Interpolations RRC Filter, welches durch ein endliches Impulsantwortfilter (FIR Filter) hoher Ordnung realisiert wird. Eine Phasen- bzw. eine Zeitverschiebung kann am einfachsten dadurch eingeführt werden, wenn das Filter anhand der analytischen Beschreibung seiner Impulsantwort h entworfen wird. In der Praxis ist die Zeitlänge verkürzt. Die besten Eigenschaften mit zeitbegrenzter Impulsantwort h werden durch Windowing mit einem Kaiser-Bessel Window im Zeitbereich erhalten. Die Filterkoeffizienten eines interpolierenden RRC Filters der N-ten Ordnung mit Roll-Off Faktor η und Interpolationsfaktor r kann somit nach folgender Formel berechnet werden:
wobei τ die Zeitverschiebung, w_n die Window-Funktion und h_n normalisiert wird, so dass h(0) = 1 ist. Wenn die Abtastrate nach dem RRC Filter f_s/m ist, muss τ gleich 1/m in einem der Inband- oder Quadratwzweige und Null in dem anderen Zweig sein, um die Zeitverschiebung im Basisbandmodulator auszugleichen. τ kann positiv oder negativ gewählt werden, je nach den gegenseitigen Phasen der Modulationssequenzen.
Eine weitere Option besteht darin, verschiedene τ für die In-Phase- und Quadratur-Signalpfade zu verwenden, zum Beispiel τ(I) = ½ m und τ(0) = –1/2 m oder umgekehrt oder irgendwelche anderen Werte, die eine angemessene Verzögerungsdifferenz zwischen den In-Phase- und Quadrates-Signalpfaden ergeben. Der Nachteil eines Nichtnull-Zeitverschiebungsfilters ist, dass die Filterkoeffizienten im Bereich von t = 0 asymmetrisch werden, welches eine höhere Ressource als eine Implementierung als symmetrisches Filter bedeutet.
Normalerweise erfolgt die Interpolationsfiltrierung mit Faktor m nach der spektralen Formgebung nicht in einem einzelnen Schritt, sondern verteilt über eine Kaskade von Interpolationsfiltern mit möglichst niedrigen Interpolationsfaktoren, das heißt in Schritten der primären Faktoren von m, wobei die niedrigeren Faktoren am Anfang und die höheren Faktoren am Ende der Kaskade sind. Dies wird als wirksamste Implementierungslösung betrachtet, da es die niedrigste Anzahl von Filtertaps und somit von arithmetischen Operationen bedeutet.
Eine weitere Möglichkeit ist, die Zeitverschiebung innerhalb der Interpolationsfilterstufen einzuführen. Die Zeitverschiebung kann an jeder beliebigen Stelle in der Filterkaskade eingeführt werden, das Design des betreffenden Filters muss jedoch wie im Falle des RRC-Filters auf einer analytischen Beschreibung der Impulsantwort basieren. Eine gute Lösung scheint eine „raised cosine" Eigenschaft zu sein, für die die Filterkoeffizienten anhand der folgenden Formel berechnet werden können:
Die Differenz τ zwischen den entsprechenden Filtern im In-Phase- und Quadratur-Zweig ist 1/m', wobei m' der nach dieser Filterstufe verbleibende Interpolationsfaktor ist.
Des Weiteren sei nochmals erwähnt, dass die Erfindung nicht durch die spezifischen Ausführungsformen und die in der vorliegenden Erfindung beschriebenen Beispiele eingeschränkt ist. Das heißt, auf der Grundlage der Lehre in dieser Beschreibung können verschiedene Modifikationen und Variationen der Erfindung durchgeführt werden. Zum Beispiel sollte der Einsatz eines Zwischenfrequenzsignals nicht als Einschränkung der Erfindung für nach oben konvertierte Sender verstanden werden. Vorausgesetzt, dass digitale Komponenten mit einer Verarbeitungsgeschwindigkeit, die mit der gewünschten Funkfrequenz übereinstimmt, verwendet werden, ist eine direkte Erzeugung der Funkfrequenz möglich, ohne ein Zwischenfrequenzsignal erzeugen zu müssen, und fällt somit ebenfalls in den Geltungsbereich der Erfindung. Ferner ist die Erfindung nicht auf Geräte für zellulare Telefone beschränkt, und auch Kommunikationssysteme ohne zentrale Stationen, wie Punkt-zu-Punkt Funkverbindungssysteme oder Push-to-Talk Telefone wie CB Radio, können von dem beanspruchten Modulationsverfahren Gebrauch machen.

Claims

Verfahren zum Erzeugen eines analogen Quadratur-modulierten Funksignals aus einem digitalen Eingangssignal als komplexes Basisbandsignal, dargestellt durch Abtastwerte einer In-Phase-(I) und einer Quadratur-(Q) Komponente, umfassend folgende Schritte: Anlegen der Abtastwerte des In-Phase-Signals (I) an ein erstes Interpolationsfilter (16) und der Abtastwerte des Quadratursignals (Q) an ein zweites Interpolationsfilter (17) zum Erzeugen von abtastratenerhöhten (up-sampled) interpolierten In-Phase- und Quadraturphase-Abtastwerten, wobei jeder Wert eine bestimmte Bitbreite (m) aufweist Anlegen der abtastratenerhöhten (up-sampled) interpolierten In-Phase- und Quadraturphasen-Abtastwerte an Sigma-Delta-Modulatoren (8) zur Bildung von sigma-delta-modulierten In-Phase- und Quadraturphase-Abtastwerten, wobei die Bitbreite (n) der sigma-delta-modulierten Abtastwerte geringer als die Bitbreite (m) der interpolierten Abtastwerte ist Anlegen der In-Phase- und Quadratur-Abtastwerte an einen IQ-Modulator (9) zur Bildung von Abtastwerten eines IQ-modulierten Signals Anlegen der IQ-modulierten Abtastwerte an einen Digital/Analog-Wandler (10) dadurch gekennzeichnet, dass die Bitbreite (n) der Sigma-Delta-Modulatoren konfigurierbar gemacht wird, und dass die Bitbreite (n) so eingestellt ist, dass sie mit der Eingangsbitbreite des Digital/Analog-Wandlers (10) übereinstimmt.
Verfahren nach Anspruch 1, wobei eine gegenseitige Zeitverschiebung zwischen den In-Phase- und Quadratur-Abtastwerten (I', Q') dadurch erzielt wird, dass für eine der Signalkomponenten (I') ein geradzahliges Interpolationsfilter und für die andere Signalkomponente (Q') ein ungeradzahliges Interpolationsfilter verwendet wird.
Verfahren nach Anspruch 1, wobei eine gegenseitige Zeitverschiebung zwischen den In-Phase-Abtastwerten (I') und den Quadratur-Abtastwerten (Q') dadurch erzielt wird, dass eine Interpolation entweder an die In-Phase-Abtastwerte (I') oder die Quadratur-Abtastwerte (Q') angelegt wird, wobei für das Interpolationsfilter alle arithmetischen Funktionen entfernt werden, die Abtastwerte berechnen, die nicht von der IQ-Modulation benutzt werden.
Verfahren nach Anspruch 1, wobei eine gegenseitige Zeitverschiebung zwischen den In-Phase-Abtastwerten (I') und den Quadratur-Abtastwerten (Q') dadurch erzielt wird, dass ein spektrales Formgebungsfilter auf der Basis einer schnellen Fouriertransformierten implementiert wird, und die Frequenzbereichsfunktion mit exp(jφ) multipliziert wird, wobei φ einer Zeitverschiebung 1/f_s entspricht und f_s die Abtastrate ist.
Kommunikationsgerät mit einer Schaltkreisanordnung zum Erzeugen eines analogen Signals aus einem digitalen Eingangssignal als komplexes Basisbandsignal, dargestellt durch Abtastwerte einer In-Phase-(I') und einer Quadratur-(Q') Komponente, umfassend: ein erstes Interpolationsfilter (16) zum Erzeugen von abtastratenerhöhten (up-sampled) In-Phase-Abtastwerten aus den In-Phase-Eingangsabtastwerten, wobei jede Probe eine erste Bitbreite (m) aufweist einen ersten Sigma-Delta-Modulator (8), in den die interpolierten In-Phase-Abtastwerte eingegeben werden, und welcher sigma-delta-modulierte In-Phase-Ausgangsabtastwerte einer zweiten Bitbreite (n) erzeugt, wobei die Bitbreite der sigma-delta-modulierten Abtastwerte geringer als die Bitbreite des interpolierten In-Phase-Signals ist ein zweites Interpolationsfilter (17) zum Erzeugen von abtastratenerhöhten (up-sampled) Quadratur-Abtastwerten aus den In-Phase-Eingangsabtastwerte, wobei jede Probe eine erste Bitbreite (m) aufweist einen zweiten Sigma-Delta-Modulator (8), in den die interpolierten Quadratur-Abtastwerte eingegeben werden, und welcher sigma-delta-modulierte Quadratur-Ausgangsabtastwerte einer zweiten Bitbreite (n) erzeugt, wobei die Bitbreite der sigma-delta-modulierten Abtastwerte geringer als die Bitbreite des interpolierten In-Phase-Signals ist einen IQ-Modulator (9) zum Erzeugen eines Stroms von IQ-modulierten Abtastwerten aus den sigma-delta-modulierten In-Phase- und Quadratur-Abtastwerten und einen Digital/Analog-Wandler (10) zum Erzeugen des analogen Signals (IF) aus dem Strom von IQ-modulierten Abtastwerten dadurch gekennzeichnet, dass eine Steuerschaltkreisanordnung (82, 84) zur Steuerung der Bitbreite (n) der Ausgangsabtastwerte des Sigma-Delta-Modulators (8) vorgesehen ist.
Kommunikationsgerät nach Anspruch 5, wobei der Sigma-Delta-Modulator (8) mindestens einen Addierer (81) mit einer Mehrzahl von Ausgangsleitungen und mindestens ein Quantisierungsfehlerfilter (83) umfasst, und wobei die Steuerschaltkreisanordnung (82, 84) mindestens einen Schalter (821, 822) umfasst, der in mindestens eine der Ausgangsleitungen des Addierers (81) eingesetzt wird, um in einem ersten Zustand die erwähnte Ausgangsleitung des Addierers (81) auf den Ausgang des Sigma-Delta-Modulators zu schalten oder um sie in einem zweiten Zustand auf das erwähnte Quantisierungsfehlerfilter (83) zu schalten.
Kommunikationsgerät nach Anspruch 5 oder 6, wobei eine gegenseitige Zeitverschiebung zwischen den In-Phase-Abtastwerten und den Quadratur-Abtastwerten dadurch erzielt wird, dass für eine der Signalkomponenten ein geradzahliges Interpolationsfilter (162) und für die andere Signalkomponente ein ungeradzahliges Interpolationsfilter (172) vorgesehen ist.
Kommunikationsgerät nach Anspruch 5 oder 6, wobei eine gegenseitige Zeitverschiebung zwischen den In-Phase-Abtastwerten und den Quadratur-Abtastwerten dadurch erzielt wird, dass eine Interpolation an entweder die In-Phase-Abtastwerte oder die Quadratur-Abtastwerte angelegt wird, wobei für das Interpolationsfilter alle arithmetischen Funktionen entfernt werden, die Abtastwerte berechnen, die nicht vom IQ-Modulator benutzt werden.
Kommunikationsgerät nach Anspruch 5 oder 6, wobei eine gegenseitige Zeitverschiebung zwischen den In-Phase-Abtastwerten und den Quadratur-Abtastwerten dadurch erzielt wird, dass ein spektrales Formungsfilter auf der Basis einer schnellen Fouriertransformierten implementiert wird und die Frequenzbereichsfunktion mit exp(jφ) multipliziert wird, wobei φ einer Zeitverschiebung 1/f_s entspricht und f_s die Abtastrate ist.