DE4404443A1 - Schaltungsanordnung zur Nachrichtenübertragung - Google Patents

Description

Die Erfindung bezieht sich auf eine wie im Oberbegriff des Patentanspruchs angegebene Schaltungsanordnung zur Nach­ richtenübertragung.

Mit Hilfe einer derartigen Schaltungsanordnung lassen sich Digitalsignale in freien Zeitschlitzen eines Übertragungs­ rahmens von einer Betriebsstelle zu einer weiteren Be­ triebsstelle einer Nachrichten-Übertragungseinrichtung übertragen. Dabei fügen eine oder mehrere gleichzeitig in Betrieb befindliche Sendevorrichtungen zu übertragende Datensignale in vorgegebene Zeitschlitze des Rahmens ein. Ein oder mehrere Empfänger filtern am Empfangsort die Da­ tensignale aus den sie betreffenden Zeitschlitzen aus. Der Übertragungsrahmen ist durch das verwendete Übertragungs­ system vorgegeben und kann bei Übertragungssystemen der synchronen digitalen Hierarchie ein Abschnitts-Rahmenkopf (Section-Overhead) oder bei einem PCM-Übertragungssystem eine andere übliche festgelegte Rahmenstruktur sein.

Übertragungssysteme der synchronen digitalen Hierarchie sind z. B. aus der DE-Z/NTZ Band 41 (1988) Heft 10, Seiten 570 bis 584 bekannt.

Bei einer Einblendung von Digitalsignalen in freie Zeit­ schlitze dürfen die Sendevorrichtungen nur gewünschte Si­ gnale und diese während des für sie vorgesehenen Zeit­ schlitzes in den von der Übertragungseinrichtung übertra­ genen Bitstrom einfügen. Signale in anderen Zeitlagen wür­ den die Signalübertragung stören und zu Bitfehlern führen.

Dies gilt auch beim Einschalten einzelner Sendevorrichtun­ gen in einem in Betrieb befindlichen Übertragungssystem, insbesondere beim Stecken von Baugruppen, die eine oder mehrere solcher Sendevorrichtungen enthalten.

Auf Baugruppen mit Mikroprozessor-Anschluß zur Steuerung und Konfigurierung von einer oder mehreren ICs mit zusam­ men hunderttausend und mehr Basiszellen ist nicht ohne weiteres zu überblicken, was sich während des Hochlaufens der Stromversorgung, der Testphase des Mikroprozessors und während der Konfigurierung in der integrierten Schaltung im Detail abspielt. Die Folge können unkontrollierte Stör­ signale sein, die in den Signal- bzw. Übertragungsrahmen eingeblendet werden.

Aufgabe der Erfindung ist es daher, die Schaltungsanord­ nung zur Nachrichtenübertragung derart auszubilden, daß eine unkontrollierte Einblendung von Störsignalen in den Signalrahmen wirksam verhindert ist.

Gemäß der Erfindung wird die Schaltungsanordnung zur Lö­ sung dieser Aufgabe in der im kennzeichnenden Teil des Patentanspruchs angegebenen Weise ausgebildet.

Dabei werden die Adreßleitungen über Ziehwiderstände wäh­ rend des Hochlaufs der Stromversorgung auf eine Adresse fixiert, die im Festspeicher ein vorgegebenes Hilfspro­ gramm auswählt. Dieses Hilfsprogramm ist so beschaffen, daß bei seinem Ablauf in keinem Zeitschlitz des Rahmens eine Signaleinblendung erfolgt.

Dieser Logik-Zustand der Adreßleitungen bleibt solange bestehen, bis die endgültige Programmeinstellung über die Konfigurierung des Mikroprozessorsystems erfolgt.

Durch diese Maßnahmen ergibt sich der Vorteil, daß Bau­ gruppen mit Sendevorrichtungen für Digitalsignale, die in einem Signalrahmen einblendbar sind, gesteckt oder einge­ schaltet werden können, ohne daß dies zu einer unkontrol­ lierten Einblendung von Störsignalen in den Signalrahmen führt.

Insbesondere bei Neubildung eines Rahmens können alle den Datensignalen zugeordnete Zeitschlitze mit den Datensigna­ len überschrieben werden.

Sollen nur einzelne Zeitschlitze neu belegt werden, so ist entsprechend der Weiterbildung nach Anspruch 2 die Verwen­ dung eines Einblendsteuersignals zweckmäßig.

Die Erfindung wird anhand der in den Figuren dargestellten Ausführungsbeispiele und Impulsdiagramme näher erläutert.

Es zeigt

Fig. 1 eine Schaltungsanordnung mit einem Multiplexer und mit Sendevorrichtungen zur Einblendung von Datensignalen in einen Übertragungsrahmen,

Fig. 2 für die Schaltungsanordnung nach Fig. 1 den zeitlichen Verlauf von einzublendenden Datensignalen und eines zugehörigen Einblendsteuersignals,

Fig. 3 einen Adreßbus mit daran angeschlossenen Ziehwiderständen,

Fig. 4 eine Sendevorrichtung für die Schaltungsanordnung nach Fig. 1,

Fig. 5 ein Impulsdiagramm für ein Einblend- und für ein Hilfsprogramm,

Fig. 6 eine Speicherzelle in CMOS-Technik und

Fig. 7 eine Darstellung des zeitlichen Einstell- und Funktionsablaufes für die Schaltungsanordnung nach Fig. 4.

Bei der Schaltungsanordnung nach Fig. 1 sind die Sendevor­ richtungen 3 und 4 jeweils als eigene Baueinheit, insbe­ sondere als Baugruppe eines in eine gestellartige Aufnah­ mevorrichtung einsetzbaren Einsatzes ausgebildet. Die Sen­ devorrichtungen 3 und 4 sind gleichartig aufgebaut. Die von der Sendevorrichtung abgegebenen Digitalsignale werden mit Hilfe des Multiplexers 1 in den Übertragungsrahmen eingeblendet, der durch das verwendete Übertragungssystem vorgegeben ist. Ist der Multiplexer 1 Teil einer Nachrich­ ten-Übertragungseinrichtung der Synchronen Digitalen Hier­ archie, so werden die mittels Sendevorrichtungen 3 und/oder 4 einzufügenden Digitalsignale insbesondere in den Abschnitts-Rahmenkopf (Section Overhead) des Übertra­ gungsrahmens eingeblendet.

Die Sendevorrichtung 3 verarbeitet ankommende Datensignale und multiplext diese im Zusammenwirken mit dem Multiplexer 1 in vorgegebene Zeitschlitze des Übertragungs-Rahmens.

In der Firmware des an die Vorrichtung 3 zur Digitalsi­ gnal-Verarbeitung angeschlossenen Festspeichers 10 sind die Bitrate der Datensignale und Informationen darüber gespeichert, in welche Zeitschlitze des vorgegebenen Rah­ mens die zu übertragenden Datensignale eingeblendet werden sollen. Als Festspeicher 10 können insbesondere EPROMs und/oder PROMs Verwendung finden.

Die Vorrichtung 3 zur Digitalsignal-Verarbeitung erhält vom Festspeicher 10 laufend die Information, ob in dem jeweils anstehenden Zeitschlitz ein Datensignal eingeblen­ det werden soll oder nicht. Sollen Daten in einen Zeit­ schlitz des Rahmens eingeschrieben werden, so wird das Einblend-Steuersignal am Ausgang ST3 selektiv auf Log.- Pegel "H" geschaltet.

Das Einblenden von Signalen in die entsprechenden Zeit­ schlitze des Rahmens erfolgt rahmensynchron. Zur Steuerung des Einblendens wird entsprechend Fig. 2 ein das Datensi­ gnal begleitendes, selektives Steuersignal, zeitgleich mit dem entsprechenden Zeitschlitz im Rahmen, übertragen.

Die strichlierte Darstellung der Steuerleitung in Fig. 1 bringt zum Ausdruck, daß die Steuerleitung gegebenenfalls entfallen kann. Dies ist insbesondere dann der Fall, wenn bei Neubildung eines Rahmens alle den Datensignalen zuge­ ordnete Zeitschlitze mit den Datensignalen überschrieben werden. In diesem Fall ist der Steuereingang ST1 des Mul­ tiplexers ständig an einen Logikpegel gelegt, der eine Aktivierung bewirkt.

Fig. 2 zeigt ein Impulsdiagramm für die Signale, die auf der Datenleitung D und auf der Steuersignalleitung ST von der Sendevorrichtung 3 zum Multiplexer 1 übertragen wer­ den.

Im Festspeicher 10 sind als Firmware mehrere verschiedene Programme gespeichert. Die Auswahl des jeweiligen Firmwa­ re-Programms erfolgt über die Mikroprozessor-Funktions­ einheit mittels Ansteuerung über die Adreßleitungen des Adreßbusses 11. Die Funktion des Adreßbusses 12 wird in Zusammenhang mit Fig. 4 näher erläutert.

Auf der gleichen Leitung D können mehrere Sendevorrichtun­ gen arbeiten. Aus diesem Grund darf jede der Sendevorrich­ tungen 3 und 4 nur in eigenen definierten Zeitschlitzen senden. Bei zwei oder mehreren Sendevorrichtungen an der­ selben Datenleitung muß vermieden werden, daß beim Ein­ schalten, vor der Initialisierung, zufällige, asynchrone oder ungewünschte synchrone Störsignale auf die Leitung D übertragen werden.

Ohne besondere Vorkehrungen könnten während des Hochlau­ fens der Stromversorgung 9 die Adreßleitungen des Adreß­ busses 11 unkontrollierte Logik-Zustände annehmen und so unter Umständen bewirken, daß im Festspeicher 10 ein fal­ sches Firmware-Programm angesprochen wird und hierdurch von der Sendevorrichtung 3 zeitlich falsche Einblend- Steuersignale abgegeben werden.

Bei der Schaltungsanordnung nach Fig. 3 werden die Poten­ tiale bzw. Logikpegel aller vier Adreßleitungen des Adreß­ busses 11 über die Ziehwiderstände 13 . . . 16 auf Log. "L" gezogen. Auf diese Weise wird aus der Firmware des Fest­ speichers 10 zunächst das Programm mit der Adresse O aus­ gewählt.

In einem bevorzugten Ausführungsbeispiel beträgt der Wert der Ziehwiderstände jeweils R = 31,6 k Ohm.

Die Ziehwiderstände 13 . . . 16 der Anordnung nach Fig. 3 stellen sicher, daß der Festspeicher 10 während des Hochlaufens der Stromversorgung 9 auf ein Programm einge­ stellt ist, bei dessen Ablauf keine Einblendung von Signa­ len in den Übertragungsrahmen erfolgt. Die Sendevorrich­ tung 3 gibt daher beim Einschalten keine unzulässigen Si­ gnale bzw. keine Störsignale an den Multiplexer 1 ab.

Im betrachteten Beispiel hat das Leerprogramm die Adresse O. Gegebenenfalls kann für das Leerprogramm eine andere Adresse in Verbindung mit einer entsprechenden Anordnung von Pullup und/oder Pulldown-Widerständen vorgesehen sein.

Fig. 4 zeigt weitere Einzelheiten der Schaltungsanordnung nach Fig. 1. Die Vorrichtung 6 zur Digitalsignalverarbei­ tung ist vorzugsweise ein ASIC und enthält das Adressen- Register 19, das durch den Mikroprozessor 17 über das In­ terface 170 gesteuert wird.

Das PROM 10, das als Festspeicher dient, wird über den Adreßbus 11 und den Adreßbus 12 gesteuert. Der Adreßbus 11 ist über den Tristate-Buffer 22 an das Adressen-Register 19, der Adreßbus 12 über den Tristate-Buffer 23 an den Rahmenzähler 21 angeschlossen. Die Buffer 22 und 23 lassen sich über die an das Register 20 angeschlossene Steuerlei­ tung 24 sperren. Dabei sind die Buffer 22 und 23 jeweils im gesperrten Zustand an ihrem Ausgang hochohmig.

Die Vorrichtung 25 zur Zeitsteuerung ist mit dem Rahmen­ zähler 21 synchronisiert und über den Datenbus 26 an das PROM 10 angeschlossen und steuert seinerseits byteweise das Ein- und Auslesen des RAM 29, dem an seinem Eingang die mit Hilfe der Sendevorrichtung auszusendenden Daten zugeführt werden. An den Ausgang des RAM 29 ist der Paral­ lel-Seriell-Umsetzer 30 angeschlossen, auf den der Sende- Tristate-Buffer 31 folgt. Der Buffer 31 läßt sich über die Steuerleitung 32 durch die Steuervorrichtung 28 sperren, die insbesondere durch eine Steuerlogik gebildet ist. Der Buffer 31 ist dabei im gesperrten Zustand an seinem Aus­ gang hochohmig. Die Steuervorrichtung 28 ist über den Da­ tenbus 26 an den Ausgang des PROM 10 und über die Steuer­ leitung 27 an die Vorrichtung 25 zur RAM-Steuerung ange­ schlossen.

Der weitere Buffer 310 und die dazugehörige Steuervorrich­ tung 280 gehören zu einer von mehreren weiteren nicht nä­ her dargestellten Sendevorrichtungen. Die Ausgänge der zu verschiedenen Sendevorrichtungen gehörenden Buffer 31 und 310 sind mit der Leitung D verbunden.

Die in den Übertragungsrahmen einzublendenden Daten nied­ riger Bitraten werden dem Dateneingang E2 der Vorrichtung 6 zur Digitalsignalverarbeitung zugeführt. Die einzublen­ denden Daten werden in das RAM 29 eingelesen und als Da­ tenbursts mit hoher Bitrate ausgelesen. Das Einlesen wird durch die Vorrichtung 25 zur RAM-Steuerung gesteuert. Das Auslesen erfolgt über P/S-Wandler 30 und Buffer 31 syn­ chron zum Systemtakt und zum Signalrahmen.

Eine Empfangsvorrichtung zum Empfangen der von einer gleichartigen Gegenstelle ausgesandten Daten ist in Fig. 1 dargestellt. Dabei sind in entsprechender Weise ein oder mehrere Empfänger 5 an ein und dieselbe Leitung anzu­ schließen. Jeder der Empfänger darf nur in eigenen defi­ nierten Zeitschlitzen empfangen. Für die Empfangsvorrich­ tungen gelten daher dieselben Gesichtspunkte wie anhand der Sendevorrichtungen beschrieben.

In dem externen, der Vorrichtung 6 zur Digitalsignalverar­ beitung zugeordneten PROM 10 sind die für die Einblendung zur Verfügung stehenden Zeitschlitze, die den Zeitschlit­ zen zugeordneten Bytes des Rahmenkopfes und die zugeordne­ ten Zellen des RAM 29 festgelegt, aus denen Daten ausgele­ sen und die mit Daten beschrieben werden sollen.

Über den Adreßbus 11 kann wahlweise eine von mehreren mög­ lichen Programm-Konfigurationen eingestellt werden. Die Zeitsteuerung erfolgt über den weiteren Adreßbus 12.

Der Mikroprozessor 17 dient unter anderem dazu, die Konfi­ guration und Freigabe der Adreßleitungen 11 einzustellen. Bevor der Mikroprozessor 17 mit der Initialisierung be­ ginnt, wird er mit Hilfe der Rücksetzvorrichtung 181 durch einen Rücksetzimpuls (Power-On-Reset-Impuls) zurückge­ setzt. Die Rücksetzvorrichtung bringt den Mikroprozessor 17 in einen definierten Zustand, sobald sich die Stromver­ sorgung näherungsweise im eingeschwungenen Zustand befin­ det. Daran anschließend läuft im Mikroprozessor 17 ein Selbsttest ab. Die Initialisierung ist erst mit der Ein­ stellung aller Register, insbesondere der Register 19 und 20 abgeschlossen.

Bei der in Fig. 4 gezeigten Schaltungsanordnung sind be­ sondere Maßnahmen zur Vermeidung von Störimpulsen getrof­ fen, die ohne besondere Vorkehrungen beim Einschalten oder Stecken der betreffenden Sendebaugruppe auftreten können.

Wie aus Fig. 3 hervorgeht, wird mit Hilfe der Ziehwider­ stände 13 . . . 16 jeweils Logikpegel 0 an die Adreßleitungen des Adreßbusses 11 gelegt, solange dieser Logikpegel nicht niederohmig vom Tristate-Buffer 22 überschrieben wird. Auf diese Weise wird vor der Initialisierungsphase im PROM 10 der Adreßbereich mit der Adresse 0000 aktiviert. Die Zel­ len des PROM, die sich in diesem Adreßbereich befinden und das Leerprogramm darstellen, sind für Betriebsprogramme gesperrt. Diese Zelleninhalte haben wie alle nicht über­ schriebenen Zellen den Wert FF(H). Dabei handelt es sich um ein Datenwort, bei dem alle acht Bit die logische "1" haben.

Diese Daten FF(H), die in diesem Leerprogramm des PROM 10 stehen, enthalten keine gültige Adresse für das RAM 29 und verhindern daher, daß Daten aus dem RAM 29 aus­ gelesen werden.

Die Steuervorrichtung 28 enthält eine Logikanordnung, die im Falle eines Zelleninhaltes FF(H) des PROM 10 über die Steuerleitung 32 den Sende-Buffer 31 sperrt. Der Sende- Buffer 31 ist im gesperrten Zustand an seinem Ausgang hochohmig.

Zum Sperren des Tristate-Buffers 31 können entweder die Dateninhalte FF der Zellen eines ganzen Adreßbereiches 100 wie beim ausgeführten Leerprogramm oder nur eine einzelne Zelle mit definiertem Dateninhalt herangezogen werden.

Die Einstellung des gewünschten Betriebsprogramms erfolgt über den Mikroprozessor 170, die Adreß-Register 19, die Buffer 22 und die Adreß-Leitungen des PROM 10. Gleichzei­ tig ist dieser Buffer 22 dadurch durchgeschaltet, daß lo­ gisch "L" vom Register 20 über die Steuerleitung 24 an seinen Steuereingang gelangt.

Die Ansteuerung des PROMs 10 über den Adreßbus 11 ist sta­ tisch. Die Ansteuerung des PROMs 10 über den weiteren Adreßbus 12 erfolgt dagegen dynamisch, und zwar synchron mit dem Byte-Takt, der durch den Rahmenkopf vorgegeben ist.

Die Art der weiteren Maßnahmen, die zur Vermeidung von Störimpulsen vorgesehen werden, hängt von der Art der Lo­ gikzellen im Adressen-Register 19, im Register 20 und in den Buffern 22 und 23 ab. Im gezeigten Beispiel haben die Zellen im Adressen-Register 19 nach dem Reset Logikpegel "L". Logikpegel "L" gelangt über die Steuerleitung 24 zu den Steuereingängen der Buffer 22 und 23. Logikpegel "L" auf der Steuerleitung 24 aktiviert die Buffer 22 und 23. Logikpegel "H" auf der Steuerleitung 24 sperrt die Buffer 22 und 23.

In der Vorrichtung 6 zur Digitalsignal-Verarbeitung, die als anwenderspezifische integrierte Schaltung ausgebildet ist, können nur Zellen verwendet werden, wie sie für den betreffenden Schaltungstyp vorgesehen sind. Insbesondere ist dadurch vorgegeben, welchen Zustand das Adressen-Regi­ ster 19 nach dem Einschalten einnimmt. Im beschriebenen Beispiel haben die Zellen des Adressen-Registers nach dem Einschalten zunächst Logikpegel "H". In diesem Zustand sind die Buffer 22 und 23 gesperrt bzw. inaktiv und an ihrem Ausgang hochohmig. In diesem Zustand sind am Adreß­ bus 11 die in Fig. 3 gezeigten Ziehwiderstände 13 . . . 16 wirksam.

Die verwendeten Zell-Makros, insbesondere das Adressen- Register 19, das Register 20, die Tristate-Buffer 22, 23, der Parallel-Seriell-Umsetzer 30 sowie die Steuerlogik 28 sind so zu wählen, daß sich beim Hochfahren der Betriebs­ spannung der definierte logische Zustand ergibt, der den Sende-Buffer 31 sperrt und daß diese Sperrung aufrechter­ halten bleibt, bis die gewollte Freigabe des Sende-Buffers 31 erfolgt.

Erforderlichenfalls wird der gewünschte Einschaltzustand über Ziehwiderstände definiert, bis die Betriebsspannung, bei der die Logik arbeitet, vorhanden ist und die Logik verzögert auf ihre Eingangssignale richtig reagiert. Die Ziehwiderstände werden an den Logikpegel "L" oder "H" ge­ legt, der zur gewünschten Sperrung führt.

Der Tristate-Buffer (Sende-Tristate) 31 dient zum Sperren (disable) der Sendevorrichtung.

Der Sende-Tristate-Buffer 31 ist vom Einschalten der Sen­ devorrichtung bis zum Erreichen eines gültigen Betriebszu­ standes gesperrt. Danach gibt die Steuerlogik 28 die Aus­ sendung der gewünschten Daten oder Datenbursts frei.

Gibt der Festspeicher 10 an den Datenbus 26 eine Bit-Kom­ bination ab, die im Betrieb nicht verwendet wird, so stellt die Steuerlogik 28 dies fest und sperrt den Sende- Buffer 31.

Die ein Sperren bewirkende Bitkombination ist im betrach­ teten Beispiel ein spezielles PROM-Datenwort, das in einer definierten, im Betriebszustand nicht genutzten PROM-Zelle steht. Andererseits kann ein Zellbereich mit gleichem Da­ teninhalt, z. B. dem nicht überschriebenen Datenwort FF(H) zweckmäßig sein.

Die Bitkombination des externen PROMs 10, die das Sperren des Buffers 31 bewirkt, wird mit Hilfe der Ziehwiderstände 13 . . . 16 nach Fig. 3 voreingestellt. Dabei kann eine ein­ zelne Adresse mittels Ziehwiderständen an allen Adreßlei­ tungen oder ein Adreßbereich mittels Ziehwiderständen an einen Teil der Adreßleitungen voreingestellt und während der Initialisierung der Vorrichtung zur Digitalsignal-Ver­ arbeitung beibehalten werden.

Der Zeitpunkt, zu dem der Buffer 31 nach dem Einschalten der Sendevorrichtung freigegeben wird, ist durch die Pro­ grammierung des Mikroprozessors 17 definiert. Die Register 19 werden während der Selbsttestphase nicht überschrieben. Die Adreßeinstellung der Register 19 zur Betriebseinstel­ lung erfolgt zweckmäßigerweise erst zum Schluß der Initia­ lisierung.

Die Freigabe der Betriebs-Adressen des PROM 10 über die Steuerleitung 24 erfolgt nach der Einstellung der Adressen über den Adreßbus 11 und nach Synchronisation der Synchro­ nisiervorrichtung auf den System-Takt und Rahmenzyklus. Zweckmäßigerweise wird das Steuersignal, das die Buffer 22 und 23 freigibt, vom letzten Bit der Initialisierung aus­ gelöst.

Während eines Zeitschlitzes einer Sendevorrichtung z. B. 31 sind die Buffer z. B. 310 der übrigen Sendevorrichtungen gesperrt.

Fig. 5 zeigt ein Impulsdiagramm für ein Eindblend- und für ein Hilfsprogramm. Logikpegel "H" bedeutet, daß keine Ein­ blendung von Signalen in den Übertragungsrahmen erfolgt. Als Hilfsprogramm dient ein Leerprogramm a, bei dem stän­ dig Logikpegel "H" ohne Zeitschlitzmarkierung vorliegt. Beim Nutzprogramm b sind Zeitschlitze zum Einblenden von Signalen dadurch markiert, daß zeitweise Logikpegel "L" vorliegt. Aus den "L"-Impulsen werden die Steuersignale abgeleitet, die auf die Steuerleitung ST nach Fig. 1 ge­ langen.

Fig. 6 zeigt eine Speicherzelle in CMOS-Technik. Von der Speicherzelle sind die CMOS-FET 32 und 33 gezeigt, die am Ausgang A zusammengeführt sind. Zwischen dem Ausgang A und Masse liegt der Pulldown-Widerstand 34.

Die Eingangssignale E1, E2 . . . En sind während der Initia­ lisierung so gesetzt, daß der Ausgang auf "Low" liegt.

Beim Hochfahren der Betriebsspannung von 0 V auf UB liegt der Ausgang A auf "Low".

Es ist davon auszugehen, daß der Ausgang einer C-MOS-Zelle bei einer Betriebsspannung von 0 V oder bei niedriger Be­ triebsspannung zunächst auf Logikpegel "L" liegt, bis ab einem vorgegebenen Minimalwert der Arbeitsspannung der Ausgang über die Eingangssignale auf "H" gezogen werden kann. Aus diesem Grunde ist ein Sende-Tristate-Buffer 31, der bei einem Steuersignal "L" = hochohmig und inaktiv ist, besonders vorteilhaft.

Mit dem Stecken der Baugruppe beginnt der Hochlauf der Stromversorgung. Zunächst ist das PROM 10 mit Hilfe von Ziehwiderständen, die Pullup- oder Pulldown-Widerstände sein können und an den Adreßleitungen des Festspeichers liegen, auf das Leerprogramm adressiert. In diesem Zustand ist eine Datenabgabe nicht möglich, da das Leerprogramm keine Zeitschlitze aktiviert. Dies gilt auch während des darauffolgenden Eigentests des Mikroprozessorsystems, der Grundeinstellung der verschiedenen Register von ASICs und PIOP. Nachdem das Betriebsprogramm eingestellt ist, herrscht der normale Betriebszustand. In diesem Betriebs­ zustand werden Datensignale in den gewünschten Zeitschlit­ zen entsprechend des Betriebsprogramms im Festspeicher (EPROM) gesendet.

Die Funktionen, die nach dem Einschalten der Schaltungsan­ ordnung ablaufen, gehen aus Fig. 7 hervor.

Zeile a zeigt, wie die Ausgangsspannung des Umrichters 9 zum Zeitpunkt t0 beginnt, hochzulaufen und zum Zeitpunkt t2 ihren Endwert erreicht. Zum Zeitpunkt t1, der zwischen den Zeitpunkten t0 und t2 liegt, hat die Spannung den Wert U1.

Aus Zeile b geht hervor, daß der Reset-Impuls, den die Rücksetzvorrichtung 18 abgibt, zum Zeitpunkt t1 ausgelöst wird, sobald die Betriebsspannung den Wert U1 nach Zeile a erreicht hat. Dies ist der Zeitpunkt t1.

Zeile F zeigt die zeitliche Folge der Funktionsphasen F1 . . . F5. Die Funktionsphase F1 beginnt mit dem Zeitpunkt t0. Die Adresse, die am Adreßbus anliegt, ist über die Ziehwiderstände 13 . . . 16 nach Fig. 3 vorgegeben, die soge­ nannte Pulldown- und/oder Pullupwiderstände sein können.

Die Funktionsphase F2 beginnt zum Zeitpunkt t1. In dieser Funktionsphase werden die Register 19 und 20 auf einen vorgegebenen Resetwert der Adresse eingestellt.

In der daran anschließenden Funktionsphase F3 läuft der Selbsttest der Mikroprozessorteiles 17, in der Funktions­ phase F4 die Konfiguration der Register 19 und 20 und in der Funktionsphase F5 die Betriebsfunktion ab.

Aus Zeile A geht die zu den einzelnen Funktionsphasen nach Zeile F gehörende Adresseneinstellung hervor. Beginnend mit dem Zeitpunkt t0 ist die Adresse zunächst über die Ziehwiderstände 13 . . . 16 nach Fig. 3 entsprechend dem Reset-Wert eingestellt. Im Zeitabschnitt A2, der sich an den Zeitpunkt t1 anschließt, sind die Adreßregister 19 und 20 auf den Reset-Wert eingestellt. Gleichzeitig wird das Register 20 so eingestellt, daß die Tristate-Buffer 22 über die Steuerleitung 24 am Ausgang 11 die PROM-Adresse 0000 abgibt. Nach Beendigung der Funktionsphase F4 in Zeile F entspricht die Adresse dem ausgewählten Betriebs­ programm.

Aus Zeile L geht der Logikpegel hervor, der am Adreßbus 11 herrscht. Der Logikpegel "L" wird zunächst durch die Zieh­ widerstände 13 . . . 16 nach Fig. 3 vorgegeben und zeitlich anschließend nach dem Reset-Impuls die Buffer 22 durch das Register 20 freigegeben werden, so daß an ihrem Ausgang die PROM-Adresse 0000 anliegt. Erst nach Ablauf der Funk­ tionsphase F4 ist der Logikpegel entsprechend der Be­ triebsfunktion "L" oder "H".

Zeile P zeigt die Programmeinstellung im PROM 10. Während der Funktionsphasen F1 bis F4 ist im PROM 10 das Leerpro­ gramm LP eingestellt. Erst in der Funktionsphase F5 das Betriebsprogramm BP eingestellt.

Während des Hochlaufs der Sendevorrichtung 3 nach Fig. 1 werden die Register in der Vorrichtung zur Digitalsignal- Verarbeitung 6, damit auch die Adreß-Register 19, 20 über einen RESET-Impuls der Power-On-Reset-Funktion oder Rück­ setzvorrichtung 18 auf einen RESET-Wert, d. h. eine vorläu­ fig feste Einstellung "L" und/oder "H" gesetzt.

Der RESET-Impuls setzt die Adreß-Register 19 auf den RESET-Wert "L" oder "H". Die damit verbundene Adressen- Einstellung bleibt solange bestehen, bis nach dem Selbst­ test des Mikroprozessorteils 17 entsprechend Zeile F und A von Fig. 7 die Konfigurierung der Register 19, 20 erfolgt. Zweckmäßigerweise wird das Register 19 als letztes der Register entsprechend der Betriebsfunktion gesetzt. Hier­ durch wird erreicht, daß der Ausgangsbuffer erst freigege­ ben wird, wenn die Konfigurierung komplett erfolgt ist.

Im Zeitabschnitt zwischen dem Zeitpunkt t0 und der An­ stiegsflanke des RESET-Impulses werden an den Adreßleitun­ gen 11 die Pull-up- bzw. Pull-down-Widerstände (13 . . . 16 nach Fig. 3) wirksam. Die Potentiale, in denen diese Wi­ derstände liegen, werden entsprechend dem RESET-Wert der Adreß-Register gewählt, so daß auch in der Anfangsphase entsprechend Fig. 7, Zeile L derselbe gewünschte Logikpe­ gel an den Adreßleitungen ansteht. Mit diesem statischen Adreß-Logikpegel gemäß dem RESET-Wert wird im PROM 10 der Adreß-Bereich des PROM 10 mit der Adresse LLLL angespro­ chen, der nach Fig. 7, Zeile P das Leerprogramm beinhal­ tet. In diesem Zustand sind alle Zellen nicht überschrie­ ben und haben als Zelleninhalt FF(H).

Diese Daten FF(H) enthalten keine gültige Adresse für das RAM 29 und verhindern daher, daß über die Steuerleitung 27 und über die Steuervorrichtung 28 der Sende-Buffer 31 freigegeben wird. Der Sende-Buffer ist daher gesperrt. Er befindet sich im Tristate-Zustand, in dem sein Ausgang hochohmig ist. In diesem Zustand sendet er keine Signale auf die Bus-Leitung 33.

Claims (2)

1. Schaltungsanordnung zur Nachrichtenübertragung, mit einem Multiplexer (1) und mit wenigstens einer Sendevor­ richtung (3, 4), die eine durch ein Mikroprozessorsystem steuerbare Vorrichtung (6) zur Digitalsignal -Verarbeitung enthält, wobei ein Datenausgang (D3) der Vorrichtung zur Digitalsignal-Verarbeitung an einen Dateneingang (D1) ge­ führt ist, die Vorrichtung zur Digitalsignal-Verarbeitung (6) über eine Synchronsignalleitung (Sync) und eine Takt­ leitung (T) an den Multiplexer (1) angeschlossen ist und mit Hilfe des Multiplexers (1) Ausgangssignale der Sende­ vorrichtung (3, 4) jeweils in einen Zeitschlitz eines Si­ gnalrahmens einblendbar sind, mit einem an die Vorrichtung zur Digitalsignal-Verarbeitung (6) angeschlossenen Festspeicher (10) zur Speicherung von wenigstens einem mittels des Mikroprozessorsystems über Adreßleitungen (11) auf rufbaren Einblendprogrammes, dadurch gekennzeichnet, daß im Festspeicher (10) zusätzlich zu dem Einblendpro­ gramm ein Hilfsprogramm gespeichert ist, bei dessen Ablauf keine Signaleinblendung erfolgt, und daß die Adreßleitung­ en (11) über Widerstände (13 . . . 16) an Potentiale gelegt sind, die die Adresse des Hilfsprogramms festlegen und daß das Mikroprozessorsystem (8) die Adresse des Einblendpro­ gramms erst zu einem Zeitpunkt an die Adreßleitungen (11) anlegt, bei dem eine störungsfreie Signaleinblendung ge­ währleistet ist.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß ein Einblendsteuersignalausgang (ST3) der Vorrichtung zur Digitalsignal-Verarbeitung an einen Einblendsteuersi­ gnaleingang (ST1) des Multiplexers (1) geführt ist, und daß der Zeitschlitz, in den mit Hilfe des Multiplexers (1) die Ausgangssignale der Sendevorrichtung (3, 4) einblend­ bar sind, jeweils durch das Einblendsteuersignal vorgege­ ben ist.