CH631299A5

CH631299A5 - Circuit arrangement for evaluating identification bits at the receiving end and for frame alignment of a time-division multiplex system with the aid of predetermined alignment words

Info

Publication number: CH631299A5
Application number: CH1519577A
Authority: CH
Inventors: Georg Dieter; Konrad Reisinger; Johannes Singer; Jan Erik Ulseth
Original assignee: Siemens Ag
Priority date: 1977-03-23
Filing date: 1977-12-12
Publication date: 1982-07-30
Also published as: DE2712775B1; SE429705B; DE2712775C2; ATA195278A; AT368332B; SE7803319L; NL7803087A

Description

Die Erfindung bezieht sich auf eine Schaltungsanordnung das Versagen von Einrichtungen auf der Sendeseite des Zeit-zur empfangsseitigen Auswertung von Kennbits und zur Rah- multiplexsystems signalisieren. Falls also ausser den s Kennbits mensynchronisierung eines Zeitmultiplexsystemes mit Hilfe des Synchronisierwortes auch die restlichen m-s Kennbits The invention relates to a circuit arrangement to signal the failure of devices on the transmission side of the time for the reception-side evaluation of characteristic bits and for the frame multiplex system. If, in addition to the s identification bits, a time-division multiplex system is also synchronized with the aid of the synchronization word, the remaining m-s identification bits

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eines Zeitmultiplexrahmens signalisiert werden sollen, ist es tung UE abgegebene Signal E gleicht weitgehend dem sende-zweckmässig, dass die empfangsseitige Synchronisiereinrich- seitigen Signal D. Die beiden Signale D und E sind Zeitmulti-tung als dritten Adressengeber einen Adressenspeicher enthält, plexsignale, die ausser den einzelnen verschachtelten Bits der an dem die Adressen zweiter Art anliegen, der jene Adressen Datenquellen auch Kenntbits enthalten, die ein Synchronisier-zweiter Art speichert, die beim Ansprechen des Decoders auf- 5 wort zur Rahmensynchronisierung bilden. Mit Hilfe der Syn-treten und der über seine Ausgänge die jeweils gespeicherte chronisiereinrichtung SE wird das Synchronisierwort erkannt Adresse als Adresse dritter Art abgibt, dass ein Vergleicher und mit Hilfe des Taktsignals T3 wird der Adressengeber AGI vorgesehen ist, der die Adressen zweiter Art und die Adressen zu Beginn der Zeitmultiplexrahmen zurückgesetzt, so dass dritter Art laufend vergleicht und bei Gleichheit dieser Adres- dann mit der Ausgabe der Adressen ADR1 begonnen wird. Das sen Vergleichsimpulse abgibt, dass als vierter Adressengeber io Signal F, das die Datenbits der Datenquellen enthält, liegt an ein Binärzähler vorgesehen ist, dem die Vergleichsimpulse als den Eingängen der Pufferspeicher PS1 bis PSn. Mit Hilfe des Zählimpulse zugeführt sind, dessen Zählerstand mit Adressen Demultiplexers DEMUX gelangt das Taktsignal T4 zu vierter Art signalisiert und beim Ansprechen des Decodierers bestimmten Zeitpunkten zu einzelnen Pufferspeichern, die zurückgesetzt wird, dass m—s weitere Decodierer vorgesehen dadurch aktiviert werden und die betreffenden Bits des Signals sind, die auf je eine der Adressen vierter Art ansprechen und je is F übernehmen. Über die Ausgänge dieser Pufferspeicher wer-ein Decodiersignal abgeben, und dass m—s Schaltglieder vor- den dann diese Bits an die Datensenken DS1 bis DSn weiterge-gesehen und je einem der m—s weiterer Decodierer zugeord- geben. Der Taktgeber TG1 erzeugt die Taktsignale T4 und T5 net sind, deren Eingängen der Bittakt, das Vergleichssignal und zum Betrieb des Adressengebers AGI und der Synchronisie-je eines der Decodiersignale zugeführt sind und deren reinrichtung SE. of a time-division multiplex frame are to be signaled, signal UE is largely equivalent to the transmission-appropriate signal that the receiver-side synchronization device-side signal D. The two signals D and E are time-division signals as a third address transmitter and contain an address memory, plex signals which, apart from the individual interleaved bits at which the addresses of the second type are present, those addresses which data sources also contain knowledge bits which a synchronizer of the second type stores, which form a response to the decoder in response to frame synchronization. With the help of the Syn-tread and the chronological device SE respectively stored via its outputs, the synchronizing word is recognized as an address of the third type, that a comparator and with the aid of the clock signal T3 the address generator AGI is provided, which addresses the second type and the Addresses reset at the beginning of the time-division multiplex frame, so that the third type is continuously compared and, if these addresses are identical, the output of the addresses ADR1 is started. This comparison pulse emits that the fourth address transmitter io signal F, which contains the data bits of the data sources, is provided to a binary counter, which receives the comparison pulses as the inputs of the buffer memories PS1 to PSn. With the aid of the counting pulses, the count of which with address demultiplexer DEMUX, the clock signal T4 arrives in a fourth way and, when the decoder responds, certain points in time to individual buffer memories, which are reset so that further decoders are activated and the relevant bits of the signal, which each respond to one of the fourth type of addresses and each adopt F. A decoding signal is emitted via the outputs of these buffer memories, and that m — s switching elements then forward these bits to the data sinks DS1 to DSn and assign them to one of the m — s further decoders. The clock generator TG1 generates the clock signals T4 and T5, the inputs of which are supplied with the bit clock, the comparison signal and, for the operation of the address generator AGI and the synchronization, one of the decoding signals each and their direction SE.

Ausgangssignale die einzelnen m-s Kennbits signalisieren. 20 Fig. 2 zeigt Details des sendeseitig vorhandenen Multiplex-Im folgenden werden Ausführungsbeispiele der Erfindung signais D. Allen dargestellten Ausführungsformen D/1, D/2, D/3 anhand der Fig. 1 bis 8 beschrieben. Es zeigen: ist gemeinsam, dass nach jeweils p Bits eines der Kennbits Kl, Output signals signal the individual m-s characteristic bits. FIG. 2 shows details of the multiplex present on the transmission side. In the following, exemplary embodiments of the invention are described as signals D. All illustrated embodiments D / 1, D / 2, D / 3 are described with reference to FIGS. 1 to 8. It shows: is common that after every p bits one of the identification bits Kl,

Fig. 1 ein Blockschaltbild eines Zeitmultiplexsystems, K2... Km folgt. Innerhalb des Impulsrahmens r fallen somit ins- Fig. 1 is a block diagram of a time division multiplex system, K2 ... Km follows. Within the pulse frame r

Fig. 2 einige Diagramme, welche die Lage der Kennbits im gesamt m Gruppen mit je p+1 Bits. Die Signale D/1 und D/2 Zeitmultiplexrahmen zeigen, 25 beziehen sich auf eine bitweise Verschachtelung. Gemäss dem Fig. 2 shows some diagrams showing the location of the identification bits in the total of m groups, each with p + 1 bits. The signals D / 1 and D / 2 show time division multiplex frames, 25 relate to bit-wise interleaving. According to that

Fig. 3 ein erstes Ausführungsbeispiel einer empfangsseiti- Signal D/1 wird angenommen, dass p Bits von den Datenquel-gen, Synchronisiereinrichtung, bei der vorausgesetzt wird, dass len DQ1 bis DQn-1 geliefert werden, wogegen die Kennbits alle Kennbits zur Signalisierung des Synchronisierwortes benö- Kl, K2... Km von der Datenquelle DQn geliefert werden. Fig. 3 shows a first embodiment of a receive-side signal D / 1 assumes that p bits from the data sources, synchronization device, which assumes that len DQ1 to DQn-1 are supplied, whereas the identifier bits all of the identifier bits for signaling the Synchronization word required - Kl, K2 ... Km from the data source DQn.

tigt werden, Beim Signal D/2 wird angenommen, dass die p Bits von den The signal D / 2 assumes that the p bits are from the

Fig. 4 ein erstes Ausführungsbeispiel eines in Fig. 3 schema- 30 Datenquellen DQ1 bis DQn geliefert werden und dass die zuge-tisch dargestellten Decodierers, hörigen Kennbits Kl bis Km mit Hilfe der Synchronisierein- FIG. 4 shows a first exemplary embodiment of a data source DQ1 to DQn shown in FIG. 3 and that the decoders shown in the table, associated characteristic bits K1 to Km with the aid of the synchronization devices

Fig. 5 ein zweites Ausführungsbeispiel eines in Fig. 3 sehe- richtung SS eingefügt werden. 5 shows a second embodiment of a direction SS in FIG. 3 can be inserted.

matisch dargestellten Decodierers, Das Signal D/3 bezieht sich auf envelopeweise Verschach- mathematically represented decoder, the signal D / 3 relates to envelope-like chess

Fig. 6 einige Zeitdiagramme zur Erläuterung der Arbeits- telung. Dabei werden gemäss dem Signal D/3 jeweils nur die p weise der in Fig. 3 dargestellten Synchronisiereinrichtung, 35 Bits von den Datenquellen DQ1 bis DQn geliefert, wogegen die Fig. 7 ein zweites Ausführungsbeispiel einer empfangsseiti- Kennbits Kl, K2... Km mit Hilfe der Synchronisiereinrichtung gen Synchronisiereinrichtung, bei der vorausgesetzt wird, dass SS hinzugefügt werden. 6 shows some time diagrams to explain the working position. According to the signal D / 3, only the p-wise of the synchronization device shown in FIG. 3, 35 bits from the data sources DQ1 to DQn, are supplied, whereas FIG. 7 shows a second exemplary embodiment of a receive-side identification bits K1, K2 ... Km with the aid of the synchronization device gene synchronization device, which assumes that SS are added.

nur ein Teil der Kennbits zur Bildung des Synchronisierwortes Unabhängig davon, welches der Signale D vorausgesetzt und die restlichen Kennbits zur Übertragung zusätzlicher wird, sind zwei Fälle zu unterscheiden, wonach die Synchroni- only a part of the identification bits for the formation of the synchronization word Regardless of which of the signals D is assumed and the remaining identification bits for the transmission are additional, two cases must be distinguished,

Informationen verwendet werden und 40 sierworte entweder aus allen Kennbits Kl, K2... Km gebildet Information is used and 40 sierwords are formed from all the identification bits Kl, K2 ... Km

Fig. 8 einige Zeitdiagramme zur Erläuterung der Wirkungs- werden oder wonach die Synchronisierworte nur aus einigen weise der Synchronisiereinrichtung gemäss Fig. 7. dieser Kennbits gebildet werden, wogegen die restlichen Kenn- 8 shows some time diagrams for explaining the effects or according to which the synchronization words are formed only from a few ways of the synchronization device according to FIG. 7 of these identification bits, whereas the remaining identification

Fig. 1 zeigt ein Zeitmultiplexsystem, bei dem sendeseitig die bits zur Übertragung zusätzlicher Informationen verwendet Datenquellen DQ1 bis DQn, der Adressengeber AG, der Takt- werden. 1 shows a time-division multiplex system in which the bits used for the transmission of additional information are used on the transmitting side. Data sources DQ1 to DQn, the address generator AG, become the clock.

geber TG, der Multiplexer MUX, die Synchronisiereinrichtung 45 Fig. 3 zeigt ein erstes Ausführungsbeispiel SE/1 der emp-SS und die Übertragungseinrichtung US angeordnet sind. Die fangsseitigen Synchronisiereinrichtung, wobei vorausgesetzt Signale B1 bis Bn können in einem vorgegebenen Bitraster auf- wird, dass das Synchronisierwort aus allen Kennbits gebildet treten, wobei nicht dargestellte Pufferspeicher vorgesehen sein wird. Die Wirkungsweise dieser Synchronisiereinrichtung wird können, um Abweichungen der Daten von diesem vorgegebe- nun anhand der in Fig. 6 dargestellten Zeitdiagramme erläutert, nen Bitraster auszugleichen. Die einzelnen Bits der Datenquel- 50 In Fig. 6 ist oben das Signal E dargestellt, das mit p=3 und len DQ1 bis DQn können mit gleicher Bitrate, aber auch mit mit m=3 dem in Fig. 2 dargestellten Zeitmultiplexsignal D/2 verschiedener Bitrate abgegeben werden. Mit jeder Adresse gleicht. Dabei werden gemäss Fig. 6 zwecks einfacherer Dardes Adressengebers AG wird eines der Signale B1 bis Bn an Stellung nur drei Datenquellen angenommen, wobei die Datenden Ausgang des Multiplexers MUX durchgeschaltet, wobei quelle DQ1 die Bits 12,16,20,24, eine zweite Datenquelle die die Adressen derart abgegeben werden können, dass die einzel- 55 Bits 13,17,21,25 und die dritte Datenquelle 14,18,22,26 liefert, nen Bits der Datenquellen im Signal C bitweise oder envelope- Die Kennbits Kl, K2, K3 werden somit mit Hilfe der Synchro-weise verschachtelt sind. Der Taktgeber TG gibt das Takt- nisiereinrichtung SS eingefügt und der Impulsrahmen r besteht signal TI ab und steuert damit den Adressengeber AG. Mit aus insgesamt m=3 Gruppen von je p+1 =4 Bits. Der in Fig. 1 Hilfe der Synchronisiereinrichtung SS werden in das Signal C dargestellte Taktgeber TG1 liefert die Bittakte T5 und T4, die Kennbits eingefügt, wie später noch anhand der Fig. 2 erläutert 60 sich lediglich durch eine Phasenverschiebung voneinander wird. Das dabei entstehende Signal D wird der sendeseitigen unterscheiden. Der in Fig. 3 dargestellte Adressengeber AG2 Übertragungseinrichtung US zugeleitet und in bekannter wird mit den positiven Impulsflanken des Taktsignals T5 ange- encoder TG, the multiplexer MUX, the synchronization device 45 Fig. 3 shows a first embodiment SE / 1 of the emp-SS and the transmission device US are arranged. The synchronizing device on the catch side, provided that signals B1 to Bn can occur in a predetermined bit pattern, that the synchronizing word is formed from all the identification bits, buffer memory (not shown) being provided. The mode of operation of this synchronization device will be able to compensate for a bit grid in order to compensate for deviations in the data from it, which is now explained with reference to the time diagrams shown in FIG. 6. The individual bits of the data source 50 In FIG. 6, the signal E is shown at the top, which with p = 3 and len DQ1 to DQn can with the same bit rate, but also with m = 3, the time-division multiplex signal D / 2 shown in FIG different bit rate are given. It is the same with every address. 6, for the sake of simpler Dardes address generator AG, one of the signals B1 to Bn at position only three data sources are assumed, the data output of the multiplexer MUX being switched through, source DQ1 being bits 12, 16, 20, 24, a second data source The addresses can be output in such a way that the individual 55 bits 13, 17, 21, 25 and the third data source 14, 18, 22, 26 deliver bits of the data sources in the signal C bit by bit or envelope , K3 are thus nested using the synchro-wise. The clock generator TG inserts the clocking device SS and the pulse frame r passes the signal TI and thus controls the address generator AG. With a total of m = 3 groups of p + 1 = 4 bits each. The clock generator TG1 shown in FIG. 1 with the aid of the synchronizing device SS supplies the bit clocks T5 and T4 which insert identification bits, as will be explained later with reference to FIG. 2, only by a phase shift from one another. The resulting signal D is differentiated from the transmission side. The address transmitter AG2 shown in FIG. 3 is fed to the transmission device US and is known in the known manner with the positive pulse edges of the clock signal T5.

Weise zur Empfangsseite übertragen. steuert und liefert insgesamt p+1 =4 verschiedene Adressen 11, Transmitted way to the reception side. controls and delivers a total of p + 1 = 4 different addresses 11,

Auf der Empfangsseite des Systems sind angeordnet die 00,01,10. Der adressierbare Speicher RAM besitzt p+1 =4 Übertragungseinrichtung UE, der Taktgeber TG1, die Syn- 65 Speicherblöcke, die mit den Adressen 00,01,10,11 adressiert chronisiereinrichtung SE, der Adressengeber AGI, der Demul- werden. Jeder Speicherblock besitzt m-1 =2 Speicherzellen, tiplexer DEMUX, die Pufferspeicher PS1 bis PSn und die Beispielsweise besitzt der erste Block die beiden Speicherzel- The 00.01, 10 are arranged on the reception side of the system. The addressable memory RAM has p + 1 = 4 transmission device UE, the clock generator TG1, the syn- 65 memory blocks, which are addressed with the addresses 00, 01, 10, 11, chronising device SE, the address generator AGI, the Demul-. Each memory block has m-1 = 2 memory cells, tiplexer DEMUX, the buffer memories PS1 to PSn, and for example the first block has the two memory cells

Datensenken DS1 bis DSn. Das von der Übertragungseinrich- len aOO und bOO. Mit Hilfe des Taktgebers TG2 wird das Signal Data sink DS1 to DSn. That from the transmission facilities aOO and bOO. With the help of the clock generator TG2 the signal

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R/W abgeleitet, das mit R/W= 1 eine Lesephase und mit abgibt, wenn vom Zwischenspeicher ZSP1 das Synchronisier- R / W derived, which outputs a read phase with R / W = 1 and with when the synchronization from the buffer ZSP1

R/W=0 eine Schreibphase festlegt. In Abhängigkeit von die- wort abgegeben wird. R / W = 0 defines a write phase. Depending on the word is given.

sem Signal R/W werden somit aus den jeweils mit der Adresse Fig. 7 zeigt die Synchronisiereinrichtung SE/2 als Ausfüh- This signal R / W are thus from the respective with the address. Fig. 7 shows the synchronizer SE / 2 as an execution

ADR2 adressierten Speicherzellen Informationen gelesen bzw. rungsbeispiel der in Fig. 1 dargestellten Synchronisiereinrich-in die jeweils adressierten Speicherzellen Informationen einge- 5 tung SE. Es wird nunmehr vorausgesetzt, dass einige der Kennschrieben. bits, beispielsweise s=3 Kennbits zur Kennzeichnung des Syn-Der Zwischenspeicher ZSP1 übernimmt Informationen mit chronisierwortes herangezogen werden, wogegen die übrigen den positiven Flanken des Taktsignals T4. Die Speicherzelle aa m-s Kennbits zur Übertragung zusätzlicher Informationen speichert etwas zeitverzögert das Zeitmultiplexsignal E. Es verwendet werden. Die Wirkungsweise der in Fig. 7 dargestellwird angenommen, dass die in den Speicherzellen bb und cc 10 ten Synchronisiereinrichtung wird nun anhand der in Fig. 8 darübernommenen Informationen zunächst nicht bekannt sind. gestellten Zeitdiagramme erläutert. ADR2 addressed memory cell information is read or example of the synchronization device shown in FIG. 1 is inserted into the respective addressed memory cell information SE. It is now assumed that some of the labels. bits, for example s = 3 identification bits for identifying the syn. The intermediate memory ZSP1 takes over information with chronological word, whereas the rest of the positive edges of the clock signal T4. The memory cell aa m-s characteristic bits for transmitting additional information stores the time-division multiplex signal E with a slight time delay. It can be used. The mode of operation of the depicted in FIG. 7 is assumed that the synchronization device in the memory cells bb and cc 10 th is now initially not known on the basis of the information adopted in FIG. 8. time diagrams explained.

Zum Zeitpunkt tl beginnt eine Schreibphase, so dass mit Die Fig. 8 zeigt oben das Zeitmultiplexsignal E, bei dem At the time tl, a write phase begins, with the result that FIG. 8 shows the time-division multiplex signal E at which

ADR2=01 das in der Speicherzelle aa gespeicherte Bit 14 in die nach je p=3 Bits je ein Kennbit Kl, K2, K3, K4, K5 auftritt. Speicherzelle aOl und das in der Speicherzelle bb gespeicherte Innerhalb des Zeitmultiplexrahmens r werden somit m=5 Bit X in die Speicherzelle bOl übernommen wird. Diese 15 Gruppen von Bits übertragen, die aus je drei Bits und aus je ADR2 = 01 the bit 14 stored in the memory cell aa into which a characteristic bit K1, K2, K3, K4, K5 occurs after each p = 3 bits. Memory cell aOl and that stored in memory cell bb are thus transferred into memory cell bOl within time-division multiplex frame r = 5 bits X. These 15 groups of bits are transmitted, consisting of three bits each and each

Speicherzellen aOl bzw. bOl bleiben bis zum Zeitpunkt t9 einem Kennbit gebildet werden. Dieses Zeitmultiplexsignal E Memory cells aOl or bOl remain a characteristic bit until time t9. This time-division multiplex signal E

gespeichert, zu dem neuerdings die Adresse ADR2=01 aufge- könnte einem der in Fig. 2 dargestellten Zeitmultiplexsignale rufen wird, so dass die Bits 18 bzw. 14 in die Speicherzellen aOl D/1, E>/2, D/3 entsprechen. Es wird angenommen, dass das Syn-bzw. bOl übernommen werden. Die Speicherzelle aOl speichert chronisierwort durch die Kennbits K3, K4, K5 gebildet wird, somit jedes vierte Bit, insbesondere das Bit 14,18,22,26. Zum 20 Dieses Synchronisierwort K3, K4, K5 wird somit sendeseitig in Zeitpunkt t3 beginnt wieder eine Schreibphase, betreffend die das Zeitmultiplexsignal D eingefügt und ist im Zeitmultiplex-Adresse ADR2=10, so dass die Speicherzellen alO bzw. blO die signal E konstant vorhanden. Im Gegensatz dazu wird ange-Bits kl bzw. X übernommen werden. Auch in diesen Fällen nommen, dass die Kennbits Kl und K2 verschiedene Binär wird weiterhin jedes vierte Bit übernommen, so dass die werte annehmen können und dass mit Hilfe dieser Binärwerte 2, for which the address ADR2 = 01 could recently be called, one of the time-division multiplex signals shown in FIG. 2 is called, so that bits 18 and 14 correspond to the memory cells aOl D / 1, E> / 2, D / 3. It is assumed that the syn. bOl be taken over. The memory cell aOl stores chronological word by which the identification bits K3, K4, K5 are formed, thus every fourth bit, in particular bit 14, 18, 22, 26. This synchronization word K3, K4, K5 is thus a write phase begins again at the time t3 on the transmission side, regarding which the time-division multiplex signal D is inserted and is in the time-division multiplex address ADR2 = 10, so that the memory cells alO or blO the signal E is constantly present. In contrast, ange bits kl or X will be adopted. Also in these cases assume that the characteristic bits K1 and K2 different binary will continue to be adopted every fourth bit so that the values can be adopted and that with the help of these binary values

Speicherzelle al0 der Reihe nach die Kennbits Kl, K2, K3 spei- 25 Informationen, betreffend den Betrieb des Systems von der chert, wogegen die Speicherzelle b 10 der Reihe nach die Bits Sendeseite zur Empfangsseite übertragen werden können. Der X, Kl, K2 speichert. Zum Zeitpunkt t5 ist die Adresse in Fig. 7 dargestellten Adressengeber AG2, der Taktgeber TG2, Memory cell al0 in turn stores the identification bits K1, K2, K3 information relating to the operation of the system, whereas memory cell b 10 can transmit the bits on the transmit side to the receive side in sequence. The X, Kl, K2 stores. At time t5, the address shown in FIG. 7 is the address generator AG2, the clock generator TG2,

ADR2=11 aufgerufen, so dass die Speicherzelle all das Bit 16 der Speicher RAM, der Zwischenspeicher ZSP1 und der Deco-und die Speicherzelle bl 1 das Bit X übernimmt. Zum Zeitpunkt dierer DC dienen, wie bisher beschrieben, zur Erkennung des t7 wird die Adresse ADR2=00 aufgerufen, so dass Informatio- 30 Synchronisierwortes und zur Gewinnung des Signals T3. Es nen in den Speicherblock 00 übernommen werden, wie die sind nun aber zusätzliche Einrichtungen erforderlich, um die ADR2 = 11 called, so that the memory cell takes over all the bit 16 of the memory RAM, the buffer memory ZSP1 and the decoder and the memory cell bl 1 the bit X. At the time of the DC, as previously described, the address ADR2 = 00 is called up for the recognition of the t7, so that information 30 synchronization word and for the acquisition of the signal T3. It NEN be adopted in the memory block 00, but now additional facilities are required to the

Speicherzellen aOO und bOO zeigen. Kennbits Kl und K2 zu identifizieren und über gesonderte Lei- Show memory cells aOO and bOO. Identify identification bits K1 and K2 and use separate lines

Die Speicherzelle bb übernimmt die jeweils adressierten tungen bereitzustellen. The memory cell bb takes care of providing the addressed addresses.

Informationen aus den Zellen aOO, aOl, alO, al 1 und die Fig. 8 zeigt wieder in verkleinertem Massstab die Signale Information from the cells aOO, aOl, alO, al 1 and FIG. 8 again shows the signals on a reduced scale

Speicherzelle cc übernimmt die Informationen aus den jeweils 35 T4 und T7 und die Adressen ADR2, die gemäss Fig. 7 dem adressierten Speicherzellen bOO, bOl, blO, bl 1. Diese Informa- Adressenspeicher AS zugeführt werden, der von den Adressen tionsübernahmen erfolgen mit den positiven Flanken des Takt- 00,01,10,11 genau jene speichert, die während der positiven signais T4 zu den Zeitpunkten t2, t4, t6, t8, tlO, tl2, tl4, tl6, tl8. Flanke des Signals T7 auftritt. Bei vorliegendem Ausführungs-Beispielsweise ist zum Zeitpunkt t8 die Adresse ADR2=01 ein- beispiel speichert der Adressenspeicher AS die Adresse 10 und gestellt, so dass das Bit 14 der Speicherzelle aOl in die Speicher-40 gibt sie als Adresse ADR3 ab. Der Vergleicher VG2 vergleicht zelle bb übernommen wird. In ähnlicher Weise wird zum Zeit- dauernd die Adressen ADR2 und ADR3 und bei Gleichheit die-punkt tl 6 das Bit 14 der Speicherzelle bOl in die Speicherzelle ser beiden Adressen gibt er einen der Vergleichsimpulse V ab. cc übernommen. Wesentlich ist, dass ab dem Zeitpunkt tl 8 bis Diese Vergleichsimpulse V kennzeichnen somit die Zeitpunkte, zum Zeitpunkt t20 in den Speicherzellen aa, bb, cc die Kennbits zu denen die Kennbits Kl und K2 auftreten. Diese Vergleichs-K3, K2, Kl gespeichert sind. Es sind dies genau jene Kennbits, 45 impulse V werden als Zählimpulse einem Binärzähler AG4 welche das Synchronisierwort bilden. Mit Hilfe des Decoders zugeführt, der wie ein Adressengeber wirkt und die Adressen DC wird dieses Synchronisierwort erkannt und mit dem Signal ADR4 abgibt. Mit dem Signal T3 wird der Adressengeber AG4 T7 zum Zeitpunkt tl 8 signalisiert. Mit den Signalen T7 und T5 auf seinen Anfangszählerstand zurückgestellt, so dass er die und mit Hilfe des UND-Gliedes U2 wird das Signal T3 gewon- Adresse ADR4=000 abgibt. Mit der negativen Flanke des näch-nen, das den Beginn des neuen Zeitmultiplexrahmens am 50 sten Vergleichsimpulses V wird die Adresse ADR4=001 ausge-Anfang des Bits 24 markiert. Mit diesem Signal T3 wird der in löst. Mit Hilfe der Decodierer DC000 bzw. DC001 werden die Fig. 1 dargestellte Adressengeber AGI erforderlichenfalls Adressen ADR4 decodiert und es werden die in Fig. 8 einge- Memory cell cc takes over the information from the 35 T4 and T7 and the addresses ADR2, which according to FIG. 7 are addressed to the addressed memory cells bOO, bOl, blO, bl 1. These information address memories AS, which are carried out by the address transfers with the positive edges of the clock- 00,01,10,11 saves exactly those signals which occur during the positive signals T4 at the times t2, t4, t6, t8, tlO, tl2, tl4, tl6, tl8. Edge of the signal T7 occurs. In the present embodiment, for example, at time t8, the address ADR2 = 01. For example, the address memory AS stores the address 10 and is set so that the bit 14 of the memory cell aOl in the memory 40 outputs it as the address ADR3. The comparator VG2 compares cell bb is adopted. Similarly, at times the addresses ADR2 and ADR3 and if the point tl 6 are the same, bit 14 of the memory cell bOl into the memory cell ser two addresses, it emits one of the comparison pulses V. cc taken over. It is essential that from time tl 8 to. These comparison pulses V thus identify the times, at time t20, in the memory cells aa, bb, cc the identification bits at which the identification bits K1 and K2 occur. These comparison K3, K2, Kl are stored. These are exactly those identification bits, 45 pulses V are used as counting pulses in a binary counter AG4 which form the synchronization word. With the help of the decoder, which acts like an address generator and the addresses DC, this synchronization word is recognized and output with the signal ADR4. With the signal T3 the address generator AG4 T7 is signaled at the time tl 8. With the signals T7 and T5 reset to its initial counter reading so that it and with the help of the AND gate U2 the signal T3 is given address ADR4 = 000. The address ADR4 = 001 from the beginning of bit 24 is marked with the negative edge of the next one, which marks the beginning of the new time-division multiplex frame on the 50th comparison pulse V. This signal T3 triggers the. With the aid of the decoders DC000 or DC001, the address generator AGI shown in FIG. 1 is decoded, if necessary, addresses ADR4, and the addresses shown in FIG.

zurückgestellt, so dass er ab diesen Zeitpunkten von neuem mit zeichneten Decodiersignale abgegeben. Das UND-Glied U0 der Ausgabe der Adressen ADR1 beginnt. Damit ist der Zeit- erhält eingangs die Signale DC000, ferner einen Vergleichs-multiplexrahmen synchronisiert. Mit Hilfe der Dekompres- 55 impuis V und das Signal T4, so dass das mit dem Bezugszeichen sionsstufe DK wird das Signal F gewonnen, das nur die Daten- U0 bezeichnete Signal gleichzeitig mit dem Kennbit Kl auf-bits 12,13,14,16,17,18,20..., aber nicht die Kennbits Kl, K2, tritt. In ähnlicher Weise kennzeichnet das Signal U1 das zweite K3 enthält. Kennbit K2. Mit den Signalen U0 bzw. U1 werden die bistabi- deferred, so that from these points in time it is emitted again with decoding signals drawn. The AND gate U0 of the output of the addresses ADR1 begins. The time is thus received at the beginning of the signals DC000 and a comparison multiplex frame is synchronized. With the help of the decompresses 55 impuis V and the signal T4, so that with the reference symbol DK the signal F is obtained, the signal designated only the data U0 simultaneously with the identification bit Kl on bits 12, 13, 14, 16 , 17, 18, 20 ..., but not the identification bits K1, K2. Similarly, the signal U1 identifies the second K3. Kennbit K2. With the signals U0 and U1 the bistable

Fig. 4 zeigt ein Ausführungsbeispiel des in Fig. 3 dargestell- len Kippstufen KS0 bzw. KS1 aktiviert, so dass mit diesen ten Decoders DC. Der Festwertspeicher FSP1 gibt dauernd eo Kippstufen die gleichzeitig vorhandenen Bits des Signals E das Synchronisierwort K3, K2, Kl an den Vergleicher VG1 ab, gespeichert werden und über die Ausgänge dieser Kippstufen der laufend die vom Zwischenspeicher ZSP1 abgegebenen die Kennbits Kl bzw. K2 abgegeben werden. Die Leitungen, Worte mit dem Synchronisierwort vergleicht und der bei über die diese Kennbits Kl bzw. K2 abgegeben werden, kön- FIG. 4 shows an embodiment of the flip-flops KS0 or KS1 shown in FIG. 3 activated, so that these decoders DC. The read-only memory FSP1 continuously outputs the flip-flops, the bits of the signal E which are present at the same time, the synchronization word K3, K2, Kl from the comparator VG1, are stored and, via the outputs of these flip-flops, the characteristic bits Kl and K2 output by the intermediate memory ZSP1 are continuously output . The lines, words compared with the synchronization word and which are used to output these identification bits K1 or K2 can

Gleichheit das Signal T7 abgibt. nen beispielsweise mit Alarmeinrichtungen verbunden sein, so Equality gives the signal T7. NEN connected to alarm devices, for example

Fig. 5 zeigt ein weiteres Ausführungsbeispiel des in Fig. 3 65 dass mit Hilfe dieser Kennbits Alarmmeldungen von der Sendedargestellten Decoders DC. Der adressierbare Festwertspei- seite zur Empfangsseite übertragbar sind. FIG. 5 shows a further exemplary embodiment of the alarm signals from the decoder DC shown in FIG. 3 65 with the aid of these characteristic bits. The addressable fixed value storage side can be transferred to the reception side.

eher ROM1 ist derart eingestellt, dass er nur dann das Signal T7 rather ROM1 is set in such a way that it only then receives the signal T7

G G

6 Blatt Zeichnungen 6 sheets of drawings

Claims

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PATENT CLAIMS of predefined synchronization words with s bits each, under

1. Circuit arrangement for the reception-side evaluation of a time-division multiplex signal, which contains p-bits for each of p-bits and for the frame synchronization of a time-mulant bit and m time bits for each time-division multiplex frame, from tiplex systems with the aid of predefined synchronization words, each of which s-bits form the synchronization word, with one with s bits each, using a time-division multiplex signal, the 5 first clock generator, which generates a bit clock, with a first after every p bits, one identification bit and per time-division multiplex frame, m address generator, which generates addresses of the first type and thus contains identification bits, of which the identification bits the synchronizer controls a demultiplexer, with a reception-side syn-word form, with a first clock generator, the chroniser, which generates a bit clock using a synchronizer, with a first address generator, the addresses of first word-responsive decoders the first address generator to kind and thus a demultip lexer controls, with a 10 beginning of the time-division multiplex frames and with several receiving-side synchronizing devices, which with the help of a buffer memory, which are controlled with the help of the demultiplexer, are decoders responsive to the synchronization word and, via the individual bits of the time-division multiplexing signal, the first address generator at the beginning of the time-division multiplexing frame speaking data sinks.

resets and with several buffer memories, which are controlled with the help of frame synchronization of a time-division multiplex system of the demultiplexer and via the individual 13, it is known that within a time-division multiplex frame corresponding data sinks that occur on bits of the time-division multiplex signal and are given predetermined synchronization words, characterized in that the received signals are received, which, during the duration of the individual successive-side synchronizing device (SE), contains a second address-providing time-division multiplex frame in a shift register (AG2), which saves p1 addresses of the second type (ADR2). When those memory cells of the slider are generated that connect to a decoder approximately simultaneously with the individual bits of the time register - in which the syn-multiplex signal (E) occurs at the end of the time-division multiplex frame that the synchronizing device chronological word is stored (SE) are an addressable memory (RAM) with p + 1 den, then the decoder outputs when the synchro-

Memory blocks of m -1 memory cells each contain a nisier word from which the time-multiplexed second clock (TG2) is provided, which can be carried out on the receiving side during frame synchronization

Duration of the individual bits of the time division multiplex signal (E) is a binary 25.

res read / write signal (R / W), which generates one read-in for each bit. The object of the invention is to establish a circuit phase and a read-out phase of the memory (RAM) for the reception-side evaluation of characteristic bits, that an intermediate memory ( ZSP1) is provided, which has s and for frame synchronization of a time-division multiplex system memory cells (aa, bb, cc) that the time-division multiplex is to be indicated, which is signaled by low technical complexity from the signal (E) of a first memory cell (aa) of the intermediate memory 30 draws. The invention is based on the knowledge that chers (ZSP1) is introduced at the beginning, and that the others can achieve this task particularly cheaply,

Memory cells (bb, cc) of the buffer (ZSP1) input when the time-division multiplex signal after every p bits each has a characteristic bit connected to outputs of the memory (RAM) that hold, some of which form the synchronization word.

Outputs of the first s-1 memory cells (aa, bb) to inputs. The object according to the invention is achieved in that

(a, b) of the memory (RAM) are connected, and that the receiver synchronization device contains a second output of the memory cells of the intermediate memory (ZSP1) to address transmitters, which generates p + 1 addresses of the second type, the decoder (DC) are connected (Fig. 1,3,7). which roughly simultaneously with the individual bits of the time division

2. Circuit arrangement according to claim 1 for received signals occur that the synchronization device contains a catch-side evaluation of the ms identification bits, which in addition to the s addressable memory with P + 1 memory blocks each having m-1 identification bits of the synchronization word for the duration of the 40 memory cells, that A second clock provided time division multiplex frame occur, characterized in that, during the duration of the individual bits of the time division, the receiving-side synchronization device (SE) generates a binary read / write signal as a third signal, which contains one address memory (AS) per bit for each address generator , at which a read-in phase and a read-out phase of the memory are fixed — the addresses of the second type (ADR2), which specifies those addresses that an intermediate memory is provided, which stores s memory of the second type (ADR2), which when the decoder is addressed 45 cells has that the time-division multiplex signal of a first ders (DC) occur and that over s an output is fed to the memory cell of the buffer at the input, outputs the stored address as a third-type address (ADR3), that the other memory cells of the buffer store in - that a comparator (VG2) is provided, the addresses of which are connected to outputs of the memory, that the second type (ADR2) and the addresses of the third type (ADR3) compare the outputs of the first s-1 memory cells to inputs of the memory and if these addresses are identical, comparators are connected, and that the outputs of the memory pulses ( V) indicates that the fourth address generator (AG4) is a cell of the buffer connected to the decoder, which is provided by the comparison pulses as counters.

The circuit arrangement according to the invention is characterized by the type (ADR4) and, when the decoder responds, is characterized by little technical effort because the rers (DC) used is reset, that m - s further decoders 55 Addressable memories in combination with the only comparative (DC000, DC001) are provided, which respond to one of the addresses, very short intermediate stores in the trade of a substantially fourth type (ADR4) and each have a decoding signal that is available at a lower price than a shift register for storing , and that ms switching elements (UO, Ul) are provided and depending on all bits of a time-division multiplex frame.

one of the ms further decoders (DC000, DC001) assigned- If the m characteristic bits of a time-division multiplex frame are not net, the inputs of which require the bit clock (T4), the comparison signal eo, all characteristic bits for the synchronization word, then (V) and one each Decoding signals are supplied and it is expedient to use the remaining identification bits for the transmission output signals to signal the individual ms identification bits of information which are related

(Fig.7.8). stand with the operation of the time division multiplex system. Example

with these remaining identification bits, alarm signals can be generated

65 are transmitted from the transmission side to the reception side, the