DE4401017A1 - Anordnung für ein Computersystem - Google Patents

Description

Die Erfindung bezieht sich auf eine Anordnung für ein Personalcomputersystem mit einem originalen ersten Mikropro­ zessor und mindestens einem Aufrüstprozessor.

Hintergrund der Erfindung

Es ist häufig möglich, die Leistung eines Personalcomputer­ systems mit einem oder mehreren Prozessoren dadurch zu verbessern, daß ein sogenannter Aufrüstprozessor eingesetzt wird.

Der Aufrüstprozessor hat eine Leistung, die sich in mancher Hinsicht von der Leistung eines originalen Prozessors unterscheidet. Er kann beispielsweise in einem Personalcompu­ ter (PC) vorgesehen werden, um die Leistung des Personalcom­ puters zu verbessern. Ein Computersystem auf der Basis eines INTEL486 (TM) Mikroprozessors weist häufig einen ersten Prozessor, der auch als der originale Prozessor bezeichnet wird, an der Abgabestelle zu einem Kunden, und eine Buchse, die als Aufrüstsockel bezeichnet wird, in der ein weiterer Prozessor, der sogenannte Aufrüstprozessor, befestigt werden kann, auf. Die Aufrüstbuchse ist an der Abgabestelle des Personalcomputersystems häufig leer.

Bei gewöhnlichen Computersystemen der vorbeschriebenen Art ist der originale Prozessor außer Betrieb gesetzt, sobald ein Aufrüstprozessor installiert ist, und kann nicht gleichzeitig mit dem Aufrüstprozessor verwendet werden.

Aufgabe der Erfindung ist es, ein schnell arbeitendes Computersystem zu schaffen, bei dem mindestens ein Aufrüst­ prozessor installiert ist, das jedoch, wenn erforderlich, vollständig kompatibel mit einem Personalcomputer der herkömmlichen Art ist.

Weiter ist Aufgabe der Erfindung, einen leistungsstarken Personalcomputer zu erzielen, der mit einem noch leistungs­ fähigeren Prozessor aktualisiert werden kann.

Gemäß der Erfindung wird diese Aufgabe mit einer Anordnung für ein Personalcomputersystem mit einem originalen, ersten Mikroprozessor und mindestens einem Aufrüstprozessor vorge­ schlagen, die gekennzeichnet ist durch eine Sammelleiter- Steuervorrichtung zur Erzielung erster und zweiter Betriebs­ arten für das Personalcomputersystem, wobei die erste Betriebsart ein Ein-Prozessorbetrieb ist, in welchem nur ein Aufrüstprozessor, der einen Master-Aufrüstprozessor aufweist, in Betrieb ist, so daß herkömmliche, angepaßte Software verwendet werden kann, und die zweite Betriebsart ein Mehr-Prozessorbetrieb für speziell angepaßte Software ist, in der der Master-Aufrüstprozessor und jeder andere Aufrüstpro­ zessor als Hilfsprozessoren arbeiten, wobei die Sammelleiter- Steuervorrichtung so ausgelegt ist, daß sie im Ein-Prozessor­ betrieb beim Starten oder Rücksetzen des Personalcomputer­ systems arbeitet und auf den Mehr-Prozessorbetrieb überträgt, der von dem Master-Aufrüstprozessor in Abhängigkeit von einer Programminstruktion in einem Computerprogramm, das in das Personalcomputersystem eingespeist wird, gesteuert werden kann.

Mit vorliegender Erfindung ist es somit möglich, Mehr-Prozes­ soreigenschaften für ein Computersystem mit mindestens einem installierten Aufrüstprozessor zu erzielen.

Des weiteren wird mit der Erfindung ein Computersystem geschaffen, das mindestens einen Aufrüstprozessor mit Mehr-Prozessoreigenschaften aufweist, der vollständig rückwärts kompatibel mit einem Computersystem ist, das einen oder mehrere Aufrüstprozessoren aufweist und das keine Mehr-Prozessoreigenschaften hat.

Nachstehend wird die Erfindung in Verbindung mit der Zeich­ nung anhand von Ausführungsbeispielen erläutert. Es zeigt:

Fig. 1 ein schematisches Blockschaltbild einer ersten Ausführungsform der Anordnung nach der Erfindung,

Fig. 2 eine schematische Darstellung einer Ausführungsform eines Prozessorsteuerportregisters, das bei der Anordnung nach der Erfindung vorgesehen ist,

Fig. 3 ein Blockschaltbild einer Ausführungsform der Prozessorsteuerungslenkung in einer logischen Steuerung im Sammelleiter-Steuergerät in der Anord­ nung nach der Erfindung, und

Fig. 4 ein Blockschaltbild einer Ausführungsform für das Einstellen einiger Registerbits in den Registern im Sammelleiter-Steuergerät.

In Fig. 1 sind ein Aufrüstprozessor P1, der in einer Aufrüst­ buchse befestigt ist, und ein originaler Prozessor P2 in einem Personalcomputersystem (PC) mit einer Prozessor-Sammel­ leitung 1 verbunden, die die Daten, Adresse und Steuer-Sam­ melleitung, die in einem Personalcomputer vorgesehen sind, enthält. Ein Schalttafel-Steuergerät 2 mit Eingangs/Ausgangs­ einheiten I/O, die mit einigen der Eingänge und Ausgänge verbunden sind, und mit einem Hauptspeicher 3 sind ebenfalls mit der Prozessor-Sammelleitung 1 verbunden. Diese Schaltun­ gen sind in einem Personalcomputer üblich.

Nach der Erfindung ist ein Sammelleitungs-Steuergerät 4 vorgesehen, das ebenfalls mit der Prozessor-Sammelleitung 1 verbunden ist. Das Schalttafel-Steuergerät 2 steht über einen Eingang/Ausgang mit der Prozessor-Sammelleitung 1 und eine Steuer-Sammelleitung direkt mit dem Sammelleitungs-Steuer­ gerät 4 in Verbindung.

Das Sammelleitungs-Steuergerät 4 des Systems nach der Erfindung weist einen Prozessor-Steuerport PCP auf, der zwei Register R1 und R2 besitzt, und zwar jeweils eines für jeden Prozessor P1 und P2. Die Register R1 und R2 sind kombinierte Steuer- und Statusregister, in denen mindestens einige der Bits Nur-Leseziffern sind und andere als Lese/Schreibziffern üblicher Art funktionieren. Jeder Prozessor P1 und P2 ist über eine individuelle Sammelleitung mit seinem individuellen Register R1 und R2 verbunden. Das Sammelleiter-Steuergerät 4 weist ferner eine logische Steuerung LC auf, enthält bei­ spielsweise ein Boolean′sche Gatteranordnung, um eine P2 Prozessor-Initialisierung, eine Zwischen-Prozessorkommuni­ kation, und eine Kommunikation zwischen Prozessoren und dem Schalttafel-Steuergerät 2 durchzuführen, wobei jeder Prozes­ sor P1 und P2 über eine individuelle Sammelleitung mit der logischen Steuerung LC verbunden ist. Das Sammelleiter- Steuergerät 4 entscheidet, welcher der Prozessoren P1 und P2 und das Schalttafel-Steuergerät 2 Zugriff zu der Prozessor- Sammelleitung 1 und auch zu dem Hauptspeicher 3 haben soll.

Das System muß mit einem gewöhnlichen PC-System kompatibel sein. Das System muß deshalb in der Lage sein, in gleicher Weise wie ein gewöhnlicher PC zu arbeiten, wenn dies erfor­ derlich ist. Dies bedeutet, daß der originale Prozessor P2 in normaler Weise arbeitet, wenn kein Aufrüstprozessor P1 in der Aufrüstbuchse vorgesehen ist.

Dies bedeutet auch, daß eine Möglichkeit besteht, zwischen einem Mehr-Prozessorbetrieb und einem Ein-Prozessorbetrieb zu wählen, wenn der Aufrüstprozessor P1 installiert ist, um alle Ein-Prozessorbetriebssysteme, z. B. DOS, Windows, SCO UNIX, usw. zu versorgen. Nach der Erfindung steuert das Sammel­ leiter-Steuergerät 4 die Prozessoren P1 und P2 in der Weise, daß ein Ein-Prozessorbetrieb aufgenommen wird, bei dem der originale Prozessor P2 außer Betrieb gesetzt wird, wenn der Computer erregt wird, oder nach einem Rücksetzen des Systems, und mit den Prozessoren in diesem Ein-Prozessorbetrieb fortzufahren, bis eine bestimmte Mehr-Prozessor-Betriebspro­ gramminstruktion in einem in den Computer eingespeisten Programm den Befehl gibt, das System in einen Mehr-Prozessor­ betrieb überzuführen, in dem die Prozessoren als Teile in einem Mehr-Prozessorsystem wirken.

Im Ein-Prozessorbetrieb ist der Aufrüstprozessor P1 der "Master" und handhabt alle Unterbrechungen im System in einer völlig PC-kompatiblen Weise.

Im Mehr-Prozessorbetrieb übernimmt der Aufrüstprozessor die Funktion eines Master-Prozessors, und der originale Prozessor P2 wird ein Slave-Prozessor, d. h., daß er Systemunterbrechun­ gen nicht mehr handhabt. Wie erwähnt, wird der Slave-Prozes­ sor P2 beim Anlaufen des Systems unwirksam gemacht, was kompatibel mit dem Ein-Prozessorbetrieb ist, und der Prozes­ sor P2 muß durch den Master-Prozessor P1 wirksam gemacht werden, wenn der Mehr-Prozessorbetrieb gefordert wird. Dies erfolgt über das Sammelleiter-Steuergerät 4, wie nachstehend erläutert wird. Die Anordnung aus P1, P2, R1 spricht auf einen speziellen Ein-Prozessorbetrieb-Programmbefehl an, der die Reihenfolge bestimmt, in der das System von dem Mehr- Prozessorbetrieb in den Ein-Prozessorbetrieb übergeht, wenn dies erforderlich ist.

Prozessor-Steuerport

Eine bevorzugte Ausführungsform der Prozessor-Steuerportre­ gister R1 und R2 ist in Fig. 2 gezeigt, und jedes Bit in den Registern hat die folgende Kennzeichenfunktion. Die Register R1 und R2 sind für beide Prozessoren P1 und P2 an der gleichen Adresse angeordnet (d. h. gleich abgebildet), und der Prozessor P1 hat stets Zugriff zum Register R1, während der Prozessor P2 stets Zugriff zum Register R2 hat. Diese Register wirken sowohl als Steuer- als auch als Statusregist­ er.

Bit
Funktion
7
Unterbrechung Freigabe, INTEN. Dieses Bit gibt, wenn es gesetzt ist, Unterbrechungen frei, die während der Verwendung von IREQ erzeugt worden sind (siehe Bit 6).
6	Unterbrechung Abfrage, IREQ. Das Einschreiben einer "1" in dieses Bit erzeugt einen Impuls, der eine Zwischen-Prozessorkommunikation NMI am anderen Prozessor ergibt. Wenn dieses Bit gelesen wird, zeigt es den Pegel des anderen Prozessor-Unterbrechungsabfragesignals an. "1" bedeutet, daß eine Unterbrechung anhängig ist.
5	Unterbrechung Bestätigung, IACK. Wenn eine "1" in dieses Bit eingeschrieben wird, wird eine Inter-Prozessorkommunikation an dem Prozessor, der mit diesem Register verbunden ist, erzeugt. Wenn dieses Bit gelesen wird, gibt es den Pegel des Unterbrechungsabfragesignals für diesen Prozessor an. "1" bedeutet, daß eine Unterbrechung anhängig ist.
4	Doppelprozessoren, DUAL. Dieses Bit ist "0", wenn ein Prozessor installiert ist, und "1", wenn zwei Prozessoren installiert sind, d. h., wenn ein Aufrüstprozessor installiert ist. Als Folge wird der Prozessor P1 stets dieses Bit als eine "1" in das Register R1 lesen, und dieses Bit kann dann ein Nur-Lesebit in R1 sein.
3	P2 Halten, P2HOLD. Wenn dieses Bit gelöscht ist (d. h. gleich "0" ist), ermöglicht es im Register R1, daß P2 Zugriff zur Prozessor-Sammelleitung hat. P2 kann immer noch Daten und Befehle aus seinem internen Cache-Speicher unabhängig von dem Setzen dieses Bits lesen. Wenn dieses Bit gesetzt ist (d. h. "1" ist), hat P2 keinen Zugriff zu der Prozessor-Sammelleitung. Dieses Bit kann nur durch P1 eingeschrieben werden (P2 wird dieses Bit stets als eine "0" aus dem Register R2 lesen).
2	P2 Freigabe, P2EN. Dieses Bit im Register R1 gibt, wenn es gesetzt ist (d. h. "0" ist), P2 dadurch frei, daß der UP-Stift (d. h. der Stift des originalen Prozessors P2, der angibt, daß ein Aufrüstprozessor vorhanden ist) nicht angesteuert wird. Wenn dieses Bit im Register R1 "0" ist, wird der Prozessor P2 in einem Sperrzustand geringer Leistung gehalten. Dieses Bit wird durch das Sammelleiter-Steuergerät 3 geprüft, wenn das P2RESET-Bit (das Bit "0") einen Übergang von "1" auf "0" ausführt, und soll nur geändert werden, wenn das P2RESET-Bit "1" ist. Dieses Bit kann nur durch den Prozessor P1 eingeschrieben werden (der Prozessor P2 liest dieses Bit stets als eine "1" aus dem Register R2).
1	Prozessor ID, PID. Dieses Bit identifiziert den Prozessor, der mit dem Register verbunden ist, und ist ein Nur-Lese-Bit. R1 hat "0". R2 hat "1".
0	P2 Rücksetzen, P2RESET. Dieses Bit steuert, wenn es im Register R1 gesetzt (d. h. "1" ist), das Prozessor-P2-Rücksetzsignal. Das Register R2 hat eine Nur-Lese-"0".

Prozessor-Steuerungslenkung

Beim Starten oder Rücksetzen des Computersystems bestimmt das Sammelleitungs-Steuergerät 4, ob ein Aufrüst-Prozessor P1 installiert und damit verfügbar ist, d. h. bestimmt, welcher Prozessor der "Master" ist, und führt die PC-Systemsignale dem "Master"-Prozessor zu.

In Fig. 3 ist lediglich eine Ausführungsform der Schaltanord­ nung in der logischen Steuerung LC im Sammelleitungs-Steuer­ gerät 4 für die Prozessor-Steuerungslenkung gezeigt. Die logische Steuerung weist ferner andere Stromkreise für andere Steuerungsarten auf. Eine Anzahl von Signalen hängt davon ab, ob ein Aufrüstprozessor P1 vorhanden ist oder nicht. Ist ein solcher vorhanden, ist eine "1" im Bit Nr. 4 im Register R2. Ist er nicht vorhanden, ist das Bit Nr. 4 in R2 "0". Nachste­ hend gibt das Prefix X eines Signalnamens einen Eingang oder Ausgang des Schalttafel-Steuergeräts 2 an, das Prefix P1 einen Eingang oder Ausgang des Aufrüstprozessors P1, und das Prefix P2 einen Eingang oder Ausgang des originalen Prozes­ sors P2. PyPCPx gibt das Prozessor-Steuerregisterbit Nr. x des Prozessors Py an, wobei y eine "1" oder "2" ist.

Das Schalttafel-Steuergerät 2 liefert, wie dies an sich bekannt ist, die Steuersignale, z. B. XA20M, XIGNNE, XINTR, XNMI und XCPURST:

XA20M ist die Maske des physikalischen Adressenbits 20, das abgedeckt wird, bevor ein Nachschlagen im internen Cache oder das Ansteuern eines Speicherzyklus auf der Prozessor-Sammel­ leitung vorgenommen wird,
XIGNNE ist ein Signal, das angibt, daß ein numerischer Fehler ignoriert werden soll,
XINTR ist eine abdeckbare Unterbrechung, die angibt, daß eine externe Unterbrechung erzeugt worden ist,
XNMI ist eine nicht abdeckbare Unterbrechung, die angibt, daß eine nicht abdeckbare Unterbrechung erzeugt worden ist, und
XCPURST wird durch das Schalttafel-Steuergerät 2 als Ergebnis eines Energieeinschalt- oder -ausschaltzustandes (fataler Programmfehler - Wiederherstellung versagt) erzeugt, der auf der Sammelleitung 1 durch das Steuergerät in herkömmlicher Weise angezeigt wird.

Das Signal XCPURST kann konventionell durch das Tastatur- Steuergerät aktiviert werden, bei der Vorrichtung nach der Erfindung ist ein Löschen des Prozessor-Steuerports PCP nicht erwünscht. Das Rücksetzen des Prozessors unter Verwendung des Tastatur-Steuergerätes wird deshalb bei der Vorrichtung nach der Erfindung nicht unterstützt.

Alle Signale XA20M, XIGNNE und XINTR sollen direkt über die logische Steuerung LC dem Prozessor P1 als Eingänge P1A20M, P1IGNNE und P1INTR zur Steuerung von P1 aufgegeben werden, wenn er im System vorhanden ist. Somit sind die folgenden VHDL-Ausdrücke gültig:

P1A20M <= XA20M
P1IGNNE <= XIGNNE
P1INTR <= XINTR.

Die Signale XA20M, XIGNNE, XINTR müssen dem originalen Prozessor P2 aufgegeben werden, wenn kein Aufrüstprozessor P1 vorhanden ist, was durch eine "0" im Bit Nr. 4 im Register R2 angezeigt wird. Eine "1" in diesem Bit gibt an, daß ein Aufrüstprozessor P1 vorhanden ist. Deshalb ist ein erstes UND-Gatter A1, das einen invertierenden Eingang hat, mit dem Bit Nr. 4 im Register R2 verbunden, und ein mit der Leitung XA20M verbundener, nicht invertierender Eingang ist mit seinem Ausgang an den originalen Prozessor P2 angeschlossen. Dann ergibt der Ausgang das Signal P2A20M nur, wenn das Bit Nr. 4 im Register R2 eine "0" und XA20M eine "1" ist, d. h., wenn kein Aufrüstprozessor P1 vorhanden ist. Entsprechend hat ein zweites UND-Gatter A2 einen invertierenden Eingang, der mit dem Bit Nr. 4 in R2 verbunden ist, und einen nicht invertierenden Eingang in die Leitung XIGNNE zur Erzielung des Ausganges P2IGNNE verbunden, und ein drittes UND-Gatter A3 hat einen invertierenden Eingang, der mit dem Bit Nr. 4 in R2 verbunden ist und einen nicht invertierenden Eingang in die Leitung XINTR zur Erzielung des Ausganges P2INTR verbun­ den. Somit sind folgende VHDL-Ausdrücke gültig:

P2A20M <= nicht DUAL und XA20M
P2IGNNE <= nicht DUAL und XIGNNE
P2INTR <= nicht DUAL und XINTR.

Ein Eingang P1NMI soll vorgesehen sein, wenn ein Ausgang XNMI aus dem Steuergerät 2 zugeführt wird, und ferner, wenn das Bit Nr. 6 im Register P2 und das Bit Nr. 7 im Register R1 eine "1" haben. Deshalb sind diese Bits mit den beiden nicht invertierenden Eingängen eines UND-Gatters A4 verbunden, und der Ausgang des Gatters A4 sowie des Ausgangs XNMI werden jeweils Eingängen eines ODER-Gatters OR1 zugeführt. Der Ausgang des ODER-Gatters speist das Signal P1NMI in den Prozessor P1 nach folgendem VHDL-Ausdruck:

P1NMI <= XNMI oder (P2PCP6 und P1PCP7).

Das Signal XNMI soll dem Prozessor P2 zugeführt werden, wenn kein Aufrüstprozessor vorhanden ist, und ferner, wenn das Bit Nr. 6 im Register R1 und das Bit Nr. 7 im Register R2 eine "1" haben. Deshalb sind diese Bits mit den beiden nicht invertierenden Eingängen eines UND-Gatters A6 verbunden. Der Ausgang XNMI wird in einen nicht invertierenden Eingang eines UND-Gatters A5, und das Bit Nr. 4 im Register R2 einem invertierenden Eingang des UND-Gatters A5 zugeführt. Die Ausgänge der UND-Gatter A5 und A6 werden jeweils einem Eingang eines ODER-Gatters OR2 zugeführt. Der Ausgang des ODER-Gatters OR2 speist das Signal P2NMI in den Prozessor P2 nach folgendem VDL-Ausdruck ein:

P2NMI <= (nicht DUAL und XNMI) oder P1PCP6 und P2PCP7).

Der Ausgang XCPURST ist beiden Prozessoren P1 und P2 aufzu­ geben. Er ist ferner dem Prozessor P2 aufzugeben, wenn das Bit Nr. 0 im Register R1 eine "1" ist, wie nachstehend beschrieben wird. Deshalb wird der Ausdruck XCPURST des Steuergerätes 2 direkt über die logische Steuerung LC als Eingang P1CPURST dem Prozessor P1 zugeführt, d. h. P1CPURST <= XCPURST. Das Bit Nr. 0 in R1 wird einem Eingang und XCPURST einem anderen Eingang eines ODER-Gatters OR3 zugeführt. Der Ausgang des ODER-Gatters OR3 speist dann den Eingang P2CPURST in den Prozessor P2 nach folgendem VHDL-Ausdruck ein:

P2CPURST <= XCPURST oder P1PCP0.

Der Eingang XFERR (Gleitkommafehler) in das Steuergerät 2 wird von dem Prozessor P1 geliefert, wenn ein Aufrüstprozes­ sor vorhanden ist, oder aber von dem Prozessor P2, wenn kein Aufrüstprozessor vorhanden ist. Deshalb ist das Bit Nr. 4 des Registers R2 mit einem nicht invertierenden Eingang eines UND-Gatters A7 und mit einem invertierenden Eingang eines UND-Gatters A8 verbunden. Ein Ausgang P1FERR aus dem Prozes­ sor P1 wird einem anderen nicht invertierenden Eingang des UND-Gatters A7, und ein Ausgang P2FERR aus dem Prozessor P2 einem anderen nicht invertierenden Eingang des UND-Gatters A8 zugeführt. Die Ausgänge der UND-Gatter A7 und A8 werden einem Eingang eines jeden ODER-Gatters OR4 zugeführt. Der Ausgang des ODER-Gatters OR4 führt dann das Signal XFERR dem Steuer­ gerät 2 nach folgendem VHDL-Ausdruck zu:

XFERR <= (DUAL und P1FERR) oder (nicht DUAL und P2FERR).

Wie sich aus Vorstehendem ergibt, ist die Schaltanordnung nach Fig. 3 einfach auszulegen, sobald die VHDL-Ausdrücke bekannt sind. Nachstehend werden Darstellungen der VHDL-Aus­ drücke der gleichen Art wie oben gegeben anstatt daß die Schaltanordnung in der in den Figuren angegebenen logischen Steuerung dargestellt wird.

Aufrüstprozessoranzeige

Bei jedem Rücksetzen des Prozessors, das durch das XCPURST- Signal verursacht wird, bestimmt das Sammelleitungs-Steuer­ gerät 2, ob ein Prozessor in die Aufrüstbuchse eingesetzt ist. Dies erfolgt dadurch, daß ein Signal P1HOLD aus der Buchse des Prozessors P1 während des Rücksetzens angelegt wird, und wenn ein Signal P1HOLDA aus der Buchse des Prozes­ sors P1 aufgenommen wird, ist der Aufrüstprozessor P1 in der Buchse vorhanden. Wird kein Signal P1HOLDA aufgenommen, ist der Aufrüstprozessor nicht in der Buchse vorhanden. Das DUAL-Bit Nr. 4 im Register R2 wird dann auf "1" gesetzt.

Bei Systemen, bei denen der Aufrüstprozessor P1 den MP ≠Stift aufnimmt, reicht es aus, das DUAL-Bit zu setzen, wenn MP niedrig ist.

Prozessorsteuerport

In Fig. 4 ist ein weiteres Ausführungsbeispiel einer Schal­ tung dargestellt. Diese Darstellung gibt ein Beispiel dafür, wie einige der Bits in den Registern R1 und R2 angewendet werden. Ein Signal Schreiben P2INTEN wird durch die logische Steuerung geliefert und einem Eingang eines steuerbaren Puffers B1 zugeführt. Wenn der Puffer ein Steuersignal aus dem Prozessor P2 aufnimmt, daß das Bit Nr. 7 im Register R2 gelesen werden soll, setzt der Puffer dieses Bit auf der Datensammelleitung, z. B. D7. Die Elemente A6 und OR2 sind gleich den in Fig. 3 dargestellten. In Fig. 3 ist gezeigt, daß P2PCP7 als einer der Eingänge in das UND-Gatter A6 vorgesehen werden kann. Der andere Eingang des UND-Gatters A6 kann aus einem bistabilen SR-Latch M1 erhalten werden, das durch einen Impuls IREQ (P1PCP6, Bit Nr. 6 im Register R1 für den Prozessor P1) gesetzt wird, und das Rücksetzen kann durch einen Impuls IACK (P2PCP5, Bit Nr. 5 im Register R2 für den Prozessor P2) erfolgen. Aus Fig. 4 ergibt sich somit, daß die Signale P2INTEN, IREQ, wenn sie in der logischen Steuerung vorhanden sind, das UND-Gatter A6 steuern. Der Ausgang IREQ des SR-Latch M1 wird einem Eingang eines Puffers P2 zuge­ führt, der durch den Prozessor P1 steuerbar ist, und wird auf die Adressensammelleitung, z. B. D6 übertragen, wenn der Prozessor P1 das Lesen des Bits Nr. 6 im Register R1 be­ fiehlt. Der Ausgang IREQ des SR-Latch M1 wird ferner einem invertierenden Eingang eines Puffers B3 zugeführt, der das Signal auf seinen Eingang in die Datensammelleitung D5 speist, wenn der Prozessor P2 ein Signal zum Lesen des Bits Nr. 5 im Register R2 erzeugt.

Unterschiede zwischen den Prozessoren im Mehrprozessorbetrieb

Die Prozessoren P1 und P2 erscheinen für den Hauptspeicher 3 und das I/O-Teilsystem, das mit dem Systemsteuergerät 3 verbunden ist, in gleicher Weise. Zwischen den Prozessoren im Mehr-Prozessorbetrieb sind jedoch folgende Unterschiede gegeben:

Sammelleitungspriorität

Der Prozessor P1 hat eine höhere Priorität als der Prozessor P2. Wenn der Prozessor P1 die Prozessorsammelleitung 1 benötigt und der Prozessor P2 diese Leitung vorübergehend belegt hat, wird der Prozessor P2 aufgefordert, sofort aus der Leitung zu gehen, was durch Aktivieren des P2HOLD-Signals im Bit Nr. 3 im Register R1 geschieht. Wenn der Prozessor P2 die Sammelleitung benötigt, verzögert das Sammelleitungs- Steuergerät 3 die Aufforderung an die Sammelleitung, bis der Prozessor P1 keine interne Aufforderung für die Sammelleitung mehr vorliegen hat. Dies stellt sicher, daß der Prozessor P1 einen größeren Teil der verfügbaren Bandbreite der Sammel­ leitung bekommt.

Eine Entscheidung zwischen dem Prozessor P1, dem Prozessor P2 und dem Steuergerät 2 wird durch Verwendung des Sammellei­ tungsabfragesignals P1BREQ, des Halteabfragesignals P1HOLD und des Haltebestätigungssignals P1HOLDA aus dem Prozessor P1 sowie des Sammelleitungs-Abfragesignals P2BREQ, des Halteab­ fragesignals P2HOLD und des Haltebestätigungssignals P2HOLDA aus dem Prozessor P2 sowie des Halteabfragesignals XHOLD und des Haltebestätigungssignals XHOLDA aus dem Steuergerät 2 in die logische Steuerung LC vorgenommen. Die folgende Zustands­ beschreibung (VHDL-Ausdruck) zeigt, wie die Entscheidung arbeitet. Es wird abgewartet, bis der Taktimpuls "1" ist.

Wenn der Prozessor P1 der Inhaber der Sammelleitung 1 ist, gilt:

P1HOLD <= XHOLD oder (P2BREQ und nicht P1BREQ)
P2HOLD <= "1"
XHOLDA <= XHOLD und P1HOLDA.

Wenn XHOLD = "1" und P1HOLDA = "1", ist der nächste Zustand der, daß das Steuergerät 2 der Inhaber der Sammelleitung 1 ist. Wenn andererseits P2BREQ = "1" und P1BREQ = "0" und P1HOLDA = "1", ist der nächste Zustand der, daß der Prozessor P2 der Inhaber der Sammelleitung 1 ist.

Wenn der Prozessor P2 der Inhaber der Sammelleitung 1 ist, gilt:

P1HOLD <= "1"
P2HOLD <= XHOLD or P1BREQ
XHOLDA <= XHOLD und P3HOLDA.

Wenn XHOLD "1" und P2HOLDA = "1", ist der nächste Zustand der, daß das Steuergerät 2 der Inhaber der Sammelleitung 1 ist. Andernfalls, wenn P1BREQ = "1" und P2HOLDA = "1", ist der nächste Zustand der, daß der Prozessor P1 der Inhaber der Sammelleitung 1 ist.

Ist das Steuergerät der Inhaber der Sammelleitung 1, gilt:

P1HOLD <= "1"
P2HOLD <= "1"
XHOLDA <= "0"

Wenn XHOLD = "0" und wenn DUAL = "0" oder (P2BREQ = "1" und P1BREQ = "0"), ist der nächste Zustand der, daß der Prozessor P2 der Inhaber der Sammelleitung 1 ist. Andernfalls ist der Prozessor P1 der Inhaber.

Wenn kein Aufrüstprozessor P1 vorhanden ist, ist P1BREQ "0" aufgrund eines Widerstandes zum Tiefsetzen der Spannung (pulldown resistor) (nicht dargestellt), der mit dem Buchsen­ stift für dieses Signal für den Prozessor P1 verbunden ist. P1HOLDA ist "1" aufgrund eines Widerstandes zum Hochsetzen der Spannung (pullup resistor) (nicht dargestellt). Dies bewirkt effektiv, daß die leere Buchse für einen Aufrüstpro­ zessor nicht an einer Entscheidung teilnimmt.

Wie aus den obigen VHDL-Ausdrücken ersichtlich, ordnet die Arbiterfunktion im Sammelleitungs-Steuergerät 4 die höchste Priorität dem Schalttafel-Steuergerät 2 zu, die nächsthöhere Priorität dem Prozessor P1 und die niedrigste Priorität dem Prozessor P2. Beide Prozessoren P1 und P2 parken auf der Prozessor-Sammelleitung 1, wenn sie deren Inhaber sind, bis eine andere Vorrichtung die Sammelleitung 1 abfragt. Das Sammelleitungs-Steuergerät 2 parkt nicht auf der Sammellei­ tung, da die Steuerung sofort an den Prozessor P1 oder den Prozessor P2 zurückgegeben wird. Dies stellt die PC-Kompati­ bilität sicher, wenn das System im Ein-Prozessorbetrieb läuft, und ermöglicht eine maximale Ausnutzung der Sammellei­ tung 1.

Prozessor-Steuerungs-Portzugriff

Die Bits 3 und 2 im Register R1 sind nur durch Steuerung aus dem Prozessor P1 schreibbar. Diese Bits steuern die Freigabe und Initialisierung des Prozessors P2.

P2-Unterbrechungs-Handling

Der Prozessor P1 nimmt alle Hardware-Unterbrechungen aus dem Schalttafel-Steuergerät 2 auf. Die Interprozessor-Kommunika­ tion NMI (nicht abdeckbare Unterbrechung) (vom Prozessor P2 erzeugt, der das IREQ-Bit verwendet, nämlich das Bit Nr. 6 im Register R2) wird anteilig durch andere Signale im System benutzt, z. B. XNMI, das durch Paritätsfehler verursacht ist, und das IOCHK-Signal aus der System-Sammelleitung. Der P1NMI-Handler (nicht dargestellt, jedoch ein Standardmodul in einem Mikroprozessor des Typs Intel486 (TM), der für die Erfindung geeignet ist) des Prozessors P1 muß das Bit 5, IACK, im Register R1 lesen, um die Quelle des NMI festzule­ gen. Wenn die Quelle der NMI ein Inter-Prozessor NMI war, muß der NMI-Handler für den Prozessor P1 eine "1" in das Bit Nr. 5, IACK vor einem Rückführen einschreiben, um die anhängige NMI-Abfrage zu beseitigen.

P2-Unterbrechungs-Handling

Der Prozessor P2 nimmt keine Hardware-Unterbrechungen aus dem Schalttafel-Steuergerät 2 auf. Die einzige Unterbrechung, die von dem Prozessor P2 aufgenommen wird, ist die Inter-Prozes­ sor-Kommunikation NMI, die von dem Prozessor P1 erzeugt wird. Der P2NMI-Handler des Prozessors P2 muß das Bit 5, IACK, im Register R2 setzen, um die NMI-Abfrage vor dem Rückführen zu beseitigen.

Rücksetzen

Beide Prozessoren P1 und P2 werden durch ein Signal XCPURST aus dem Systemschalttafel-Steuergerät 2 rückgesetzt, das dem Sammelleitungs-Steuergerät 4 zugeführt wird, welches den Prozessor-Steuerport PCP löscht, d. h. in einen Anfangszustand über die logische Steuerung LC setzt.

Der originale Prozessor P2 kann auch durch den Aufrüst-Pro­ zessor P1 unter Verwendung des P2RESET-Bit im Register R1 rückgesetzt werden. Der Prozessor P2 kann jedoch den Prozes­ sor P1 nicht rücksetzen.

Wenn das Signal XCPURST dem Sammelleitungs-Steuergerät 4 aus dem Steuergerät 2 zugeführt wird, wird der Prozessor P2 unwirksam gemacht, und es werden mögliche Unterbrechungen gelöscht.

Gatter A20

Die Logik des Gatters A20 in der Systemsteuerung 2 beeinflußt nur den Prozessor P1.

Initialisierung des Prozessors P2 im Mehr-Prozessorbetrieb

Ein BIOS (Basic Input Output System)-Anlaufcode aus dem System-Steuergerät 2 enthält Unterstützung zum Starten des Prozessors P2. Wenn der BIOS-Anlauf-Code einen Mehr-Prozes­ sorbetrieb anzeigt (das Bit Nr. 4 DUAL in R2 ist "1"), und der laufende Prozessor P2 ist (PID ist "1" im Bit Nr. 1 in R2), springt BIOS auf die Adresse, die in der Speicherzelle 467 enthalten ist. Der Prozessor P1 durchläuft den normalen BIOS-Anlauf-Code.

Um den Prozessor P2 im Mehr-Prozessorbetrieb zu initialisie­ ren, kann die System-Software beispielsweise folgende Schritte ausführen:

• 1. Einschreiben der Start-Adresse für den Prozessor P2 in die 32-Bit-Datenzelle (DWORD) an der physischen Adresse 467,
• 2. Plazieren des Prozessors P2 in einen Rücksetz-Zustand durch Setzen des Bits Nr. 0 im Register R1, P2RESET,
• 3. Freigeben des Prozessors P2 durch Setzen des Bits Nr. 2 im Register R1, P2EN,
• 4. Warten auf die minimale Rücksetzdauer, die häufig mindestens 0,1 µs beträgt,
• 5. Inaktivieren des Rücksetzens für den Prozessor P2 durch Löschen des Bits Nr. 0 im Register R1, P2RESET.

Der Prozessor P2 beginnt mit der Ausführung des BIOS-Anlauf­ codes und springt auf die physische Adresse 467. Der Prozes­ sor P2 beginnt die Ausführung nicht, wenn er durch den Prozessor P1 unter Verwendung des P2HOLD-Bits im Register R1 auf Halten gebracht ist.

Normalerweise zeigt der Prozessor P2 an, daß er die Ausfüh­ rung begonnen hat, indem er ein Semaphor als den ersten Vorgang setzt. Der Prozessor P1 wird nach dem Inaktivieren des Bits P2RESET in R1 auf diesen Semaphor warten, um sicherzustellen, daß der Prozessor P2 erfolgreich gestartet worden ist (siehe die Flag-Funktion für Bit Nr. 5 oben).

Mehr-Prozessorkommunikation

Die Prozessoren P1 und P2 können durch Verwendung mindestens zweier Methoden miteinander kommunizieren. Die Mehr-Prozes­ sorkommunikation erfolgt durch ein Programm, und dieses Programm kann auf vielerlei unterschiedliche Weise einge­ schrieben werden. Deshalb gibt die Beschreibung die allge­ meinen Richtlinien an, wie diese Programmierung durchgeführt werden kann.

Die erste Methode verwendet Semaphoren im anteilig benutzten Speicher (alle Speicher werden anteilig benutzt). TEST AND SET Programminstruktionen werden zur Durchführung von atomischen Vorgängen an den Semaphoren verwendet. Diese Methode wird bevorzugt, wenn allgemeine Datenstrukturen gehandhabt werden, und wird normalerweise durch den Kern des Betätigungssystems benutzt.

Die zweite Methode verwendet die Inter-Prozessor NMI, um anzuzeigen, daß eine Nachricht im anteilig benutzten Speicher verfügbar ist.

Die Inter-Prozessor-NMI-Quittungsmethode kann für eine beliebige Prozessorkommunikation verwendet werden, wird jedoch hauptsächlich zur Unterstützung verteilter Unterbre­ chungen zwischen den beiden Prozessoren eingesetzt. Da der Prozessor P1 alle Unterbrechungen aus dem Schalttafel-Steuer­ gerät 2, z. B. XINTR und XNMI aufnehmen wird, muß er bestim­ men, welche Unterbrechung er selbst verarbeitet und welche Unterbrechung dem Prozessor P2 zugeordnet wird. Wenn der Prozessor P1 bestimmt, daß eine Unterbrechung dem Prozessor P2 zugeordnet werden soll, prüft er zunächst, ob der Prozes­ sor P2 gerade einen Unterbrechungs-Handler höherer Priorität betreibt.

Wenn dies der Fall ist, wird der Prozessor P1 die Unterbre­ chung als für den Prozessor P2 hängend markieren. Wenn der Prozessor P2 unterbrochen werden kann, schreibt der Prozessor P1 eine Nachricht ein, die angibt, welche Unterbrechung bedient werden soll, und unterbricht den Prozessor P2 (z. B. durch Setzen des Bits Nr. 6 im Register R2 auf "1", oder durch die Möglichkeit, dieses Bit über einen Puffer zu setzen), wenn dieses Bit durch den Prozessor P2 gelesen wird. Der P2NMI-Handler zeigt an, daß der Prozessor P2 läuft, liest die Nachricht und beginnt mit der Ausführung des Unterbre­ chungs-Betriebsprogramms. Wenn dies abgeschlossen ist, prüft der Prozessor P2 alle hängenden Unterbrechungen, und bedient diese Unterbrechungen.

Auf diese Weise verteilte Unterbrechungen können Unterbre­ chungs-Betriebsprogramme unterstützen, die für Mehr-Prozes­ sorgebilde unter Verwendung von Hardware-Unterbrechungsver­ teilung geschrieben worden sind. Dies geschieht dadurch, daß alle Hardware-Unterbrechungen erneut eingewiesen werden, wobei der Prozessor P1 die Kontrolle hat, bevor das aktuelle Betriebsprogramm angerufen wird. Der Prozessor P1 kann dann bestimmen, welcher der Prozessoren das Betriebsprogramm effektiv ausführen soll, wobei der Hardware-Verteilungsmecha­ nismus nachgebildet wird.

Bei den vorbeschriebenen Ausführungsformen nach der Erfindung ist nur ein Aufrüst-Prozessor dargestellt und beschrieben. Es ist jedoch möglich, mehr als einen Aufrüst-Prozessor in einem System nach der Erfindung vorzusehen, selbst wenn die Steuerung dieser Prozessoren recht kompliziert würde. Bei einem solchen System kann nur einer der Aufrüst-Prozessoren im Ein-Prozessorbetrieb arbeiten. Im Mehr-Prozessorbetrieb jedoch kann allen Prozessoren im System eine bestimmte Prioritätsordnung gegeben werden, und das System arbeitet als Mehr-Prozessorsystem mit mehreren Prozessoren. Das Sammel­ leitungs-Steuergerät 4 besitzt ein Register für jeden der Prozessoren im System.

Claims (9)

1. Anordnung für ein Personalcomputersystem mit einem originalen, ersten Mikroprozessor (P2) und mindestens einem Aufrüstprozessor (P1), gekennzeichnet durch eine Sammelleitungs-Steuervorrichtung (4) zur Erzielung erster und zweiter Betriebsarten für das Personalcom­ putersystem, wobei die erste Betriebsart ein Ein-Prozes­ sorbetrieb ist, bei dem nur ein Aufrüstprozessor (P1), der einen Master-Aufrüstprozessor aufweist, in Betrieb ist, so daß herkömmliche Typen von angepaßter Software verwendbar sind, und die zweite Betriebsart ein Multi- Prozessorbetrieb für speziell angepaßte Software ist, bei der der Master-Aufrüstprozessor (P2) und jeder andere Aufrüstprozessor als Slave-Prozessoren arbeiten, wobei die Sammelleitungs-Steuervorrichtung (4) so ausgelegt ist, daß sie im Ein-Prozessorbetrieb beim Starten oder Rücksetzen des Personalcomputersystems erzielt wird und eine Übertragung auf den Multi-Prozessorbetrieb durch den Master-Aufrüstprozessor (P1) in Abhängigkeit von einer Programminstruktion in einem Computerprogramm, das in das Personalcomputersystem eingespeist wird, gesteuert wird.

2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Sammelleitungs-Steuervorrichtung (4) ein entspre­ chendes Register (R1, R2) für jeden Mikroprozessor und Prozessor (P1, P2), der im Computersystem anschließbar ist, aufweist, wobei jedes Register als ein Steuerport für den damit verbundenen Mikroprozessor oder Prozessor dient, und wobei die Register verschiedene Funktionen enthalten, die zur Durchführung der Einleitung für den Mikroprozessor oder Prozessoren in dem System benötigt werden, die als Slave-Prozessoren und als Zwischen- Prozessorkommunikation funktionieren.

3. Anordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Sammelleiter-Steuervorrichtung eine logische Steuerung (LC) aufweist, die eine Boolean′sche Gatter­ gruppierung besitzt, welche eine logische Steuerung des Mikroprozessors und der Prozessoren (P1, P2), der Register (R1, R2) und eines mit dem System verbundenen Schalttafelsteuergerätes ergibt.

4. Anordnung nach einem der Ansprüche 1-3, dadurch gekennzeichnet, daß der Master-Aufrüstprozessor (P1) dann, wenn das System im Mehr-Prozessorbetrieb arbeitet, auf eine einzelne, spezifische Programminstruktion des Prozessorbetriebs reagiert, die die Reihenfolge für den Übergang des Systems vom Multi-Prozessorbetrieb in den Ein-Prozessorbetrieb ergibt.

5. Anordnung nach Anspruch 2 oder Anspruch 3 oder Anspruch 4 in Abhängigkeit von Anspruch 2, dadurch gekennzeichnet, daß die Register (R1, R2) kombinierte Steuer- und Status-Register sind.

6. Anordnung nach Anspruch 2, Anspruch 5 oder Anspruch 3 oder Anspruch 4 in Abhängigkeit von Anspruch 2, dadurch gekennzeichnet, daß die Register (R1 und R2) auf der gleichen Adresse für den Mikroprozessor und die Prozesso­ ren (P1 und P2) angeordnet sind, und daß der eine Aufrüstprozessor (P1) stets das entsprechende Register (R1) zugreift, und der erste Mikroprozessor (P2) stets Zugriff auf das entsprechende Register (R2) hat.

7. Anordnung nach einem der Ansprüche 2, 5 und 6 oder Anspruch 3 oder Anspruch 4 in Abhängigkeit von Anspruch 2, dadurch gekennzeichnet, daß in den Registern (R1, R2) eines der Bits (INTEN) in gesetztem Zustand Unterbrechun­ gen wirksam macht, die erzeugt werden, während ein anderes der Bits (IREQ) verwendet wird, daß, wenn eine "1" in das weitere Bit eingeschrieben wird, ein Impuls erzeugt wird, der eine Zwischen-Prozessorkommunikations­ unterbrechung an dem Register erzeugt, das zu einem weiteren Mikroprozessor und Prozessoren gehört, und daß dann, wenn das andere Bit eingelesen wird, der Pegel des Unterbrechungsabfragesignals für diesen weiteren Mikro­ prozessor oder Prozessor angezeigt wird.

8. Anordnung nach einem der Ansprüche 2, 5, 6 und 7, oder Anspruch 3 oder Anspruch 4 in Abhängigkeit von Anspruch 2, wobei nur ein Aufrüstprozessor (P1) vorgesehen ist, dadurch gekennzeichnet, daß ein Dual-Bit im Register (R2) für den ersten Mikroprozessor (P2) eine "0" ist, wenn ein Prozessor installiert ist, und eine "1" ist, wenn zwei Prozessoren installiert sind.

9. Anordnung nach einem der Ansprüche 2, 5, 6, 7 und 8, oder Anspruch 3 oder Anspruch 4 in Abhängigkeit von Anspruch 2, gekennzeichnet durch ein erstes Mikroprozessor-Halte­ bit (P2HOLD) im Register (R1) für den Master-Aufrüstpro­ zessor (P1), der, wenn er gelöscht ist (d. h. "0" ist), ermöglicht, daß der erste Mikroprozessor (P2) Zugriff zu einer Prozessor-Sammelleitung (1) erhält, und wenn er gesetzt ist (d. h. "1" ist), den Zugriff des ersten Mikroprozessors (P2) zur Prozessor-Sammelleitung (1) sperrt.