DE4308112A1

DE4308112A1 - Schaltung zur CSD-Codierung einer binären Zweierkomplement- oder Dualzahl

Info

Publication number: DE4308112A1
Application number: DE19934308112
Authority: DE
Inventors: Andreas Herrfeld
Original assignee: Individual
Current assignee: Individual
Priority date: 1993-03-15
Filing date: 1993-03-15
Publication date: 1994-10-13

Description

Stand der Technik

Der von Reitwiesner entwickelte CSD-Code stellt jede beliebige duale 2er- Komplementzahl in einem eindeutigen ternären Code mit besonderen Eigen schaften dar. Die Betrachtung der formelmäßigen Darstellung des CSD-Codes legt eine rekursive, getaktete Schaltung zur Ermittlung des Codes nahe. In Patent DE 33 35 386 A1 Klasse G 06 F 5/00 wird eine Schaltung angegeben, die den CSD-Code mit drei logischen Schaltungsgliedern pro Bitstelle rein parallel ermittelt.

Kritik des Standes der Technik

Das angegebene Patent besitzt den Nachteil, daß bei bestimmten Bitkombinatio nen des Ausgangswortes zwei aufeinanderfolgende Bitstellen des codierten Wortes besetzt sind, was nach der Definition nicht auftreten kann. Folglich führt die angegebene Schaltung keine Codierung eines 2er-Komplementwortes in den CSD-Code durch.

Problem

Aufgabe der Erfindung ist es, eine digitale Schaltung zu entwickeln, die eine Codierung eines 2er-Komplementwortes oder einer vorzeichenlosen Dualzahl in den CSD-Code vornimmt. Besonderer Wert wird auf eine möglichst geringe Verzögerungszeit bei einem vertretbaren Hardwareaufwand gelegt.

Erzielbare Vorteile

Die erfindungsgemäße Schaltung zur CSD-Codierung besitzt die Eigenschaft, daß der CSD-Code durch eine spezielle Look-Ahead Logik durchschnittlich mit etwa einem Drittel der Verzögerungszeit eines NAND-Gatters pro Bitstelle erzeugt werden kann. Dies macht den Einsatz des CSD-Codes in rein parallelen Multipli zierern möglich.

Detaillierte Beschreibung der Ausführung

Der von Reitwiesner entwickelte Code stellt jede beliebige duale 2er-Komple mentzahl in einem eindeutigen ternären Code mit besonderen Eigenschaften dar. Die vorliegende Schaltung wandelt 2er-Komplement- oder vorzeichenlose Dual zahlen in den CSD-Code (Canonically Signed Digit). Wert wurde hierbei auf eine minimale Verzögerungszeit bei der Generierung gelegt, um die ternär codierten Zahlen in parallelen Multiplizierern einzusetzen. Zu diesem Zweck wurde eine sogenannte GLA-Logik (Gamma Look Ahead) entwickelt. Diese GLA-Logik besitzt von dem relevanten Eingang zum Ausgang nur 2 NAND- Gatter Verzögerungen für eine beliebige Blockgröße. Blöcke variabler Größe können der Generierung des CSD-Codes parallel geschaltet werden und bewirken eine minimale Verzögerungszeit der Schaltung.

Der dezimale Wert einer 2er-Komplementzahl errechnet sich durch

Der darstellbare Wertevorrat ergibt sich hieraus zu

Eine vorzeichenlose Dualzahl hingegen errechnet sich durch

Reitwiesner entwickelte nun einen Code, der eine 2er-Komplementzahl in eine ternäre Zahlendarstellung der Art

mit der Eigenschaft

darstellt. Dies bedeutet, daß zwei aufeinanderfolgende Stellen im CSD-Code nicht gleichzeitig besetzt sein können. Reitwiesner hat weiterhin gezeigt, daß sich der CSD-Code bestimmen läßt aus folgender Rekursion:
Zunächst einmal erfolgt die Initialisierung durch

Die eigentliche Rekursion von β bis α erfolgt durch

wobei χ_α ₊₁ definiert ist durch

Läßt man diese Definition weg und setzt χ_α _-1 = 0, so erhält man die Wandlung einer vorzeichenlosen Dualzahl in den CSD-Code. Diese Unterscheidung läßt sich hardwaremäßig durch ein zusätzliches UND-Gatter realisieren.

Interpretation und Beispiele

Ohne Beschränkung der Allgemeinheit wird im folgenden die untere Schranke β gleich 0 gesetzt. Zur Interpretation des CSD-Codes wird Gleichung (7) her angezogen. Die Variable R_i zeigt an, wenn sich zwei aufeinanderfolgende Bits des zugrundegelegten 2er-Komplements unterscheiden. Die Variable γ_i zeigt an, ob eine Stelle im CSD-Code besetzt ist oder nicht. Aus der Gleichung für ξ₁ wird bestimmt, ob die zu besetzende Stelle γ₁ in Abhängigkeit von dem nächsthöheren Bit χ_i-1 positiv oder negativ zu besetzen ist. Da zur Berechnung von γ_i bereits γ_i-1 benötigt wird, muß die Gleichung rekursiv abgearbeitet werden.

Betrachtet man einige Beispiele für die Wandlung einer Dualzahl in den CSD- Code, so läßt sich folgende Regel ableiten:
Die zu wandelnde Binärfolge wird von rechts beginnend betrachtet. Einzelstehende Einsen werden so belassen und direkt in den CSD- Code übernommen. Tauchen Sequenzen von aufeinanderfolgenden Einsen auf so wird an der Stelle der niederwertigsten 1 eine "-1" eingetragen. An der Stelle, an der auf die Sequenz von Einsen die erste Null erscheint, wird eine "+1" eingetragen. Diese generierte "+1" kann wiederum zur Bildung einer Sequenz beitragen und wird dementsprechend behandelt.

Im günstigsten Fall wird eine 2er-Komplementzahl, die aus lauter Einsen besteht (dies entspricht dezimal der -1), gewandelt in lauter Nullen und an der Stelle des LSBs eine -1. Die größte positive Zahl im 2er-Komplement, dargestellt durch eine Null an der Stelle des MSBs und lauter Einsen, wird umgewandelt in eine 1 an der Stelle des MSBs und eine -1 an der Stelle des LSBs (z. B. 255=256-1). Im ungünstigsten Fall ist jede zweite Stelle im CSD-Code besetzt, wie z. B. in folgendem Beispiel:

γ_i wäre in diesem Beispiel an den Bitstellen i=1, 3, 5, 7 und 9 gleich 1. Wäre Bit 1 des 2er-Komplement-Wortes gleich 0, so wäre der CSD-Code gleich dem 2er- Komplement-Code, da keine zwei aufeinanderfolgenden Stellen gleich 1 sind, und γ_i wäre an den Stellen 2, 4, 6 und 8 gleich 1. Das Beispiel verdeutlicht, daß eine niederwertige Bitstelle - in diesem Fall die Positionen 1 - auf jede höhere einen Einfluß haben kann. Die Ermittlung eines γ_i ist aus diesem Grund nur unter Einbeziehung aller Bitstellen von 0 bis i des zu wandelnden Dualcodes möglich.

Diskussion eines bereits bestehenden Patents zur CSD-Code-Wandlung:
Die Patentanmeldung 33 35 386, Klasse G 06 F 5/00 ist allein aus dem Grund nicht für eine Wandlung in den CSD-Code nach (7) geeignet, da zur Bildung eines Bits im CSD-Code lediglich jeweils drei Bitstellen herangezogen werden. Die Schaltung realisiert zwar eine Wandlung in einen gültigen ternären Code, der der Wertigkeit der zu wandelnden Dualzahl entspricht, hält aber in bestimmten Fällen Bedingung (5) nicht ein. Bei der Wandlung von 11011₂ z. B. - dies ent spricht dezimal -5 - wird der Code 010 erzeugt. Die Wertigkeit von dezimal - 5 wird zwar erreicht, die Bitstellen 2 und 3 verletzen jedoch die Bedingung (5). Wie das Negativbeispiel belegt, ist die angegebene rein parallele Wandlung nicht zur Berechnung des CSD-Codes geeignet.

Entwurf einer quasi-parallelen Logik

Zieht man die Rekursionsgleichung (7) heran, so läßt sich unter Verwendung von drei Flipflops zur Zustandsspeicherung und einigen wenigen Gattern der CSD- Code seriell, d. h. getaktet generieren. Zur Verwendung des CSD-Codes z. B. in schnellen parallelen Multiplizierern ist diese Art der Generierung jedoch zu langsam. Eine rein parallele Erzeugung ist durch die Argumentation des vor angegangenen Kapitels ausgeschlossen, es sei denn, man gibt für jede zu berech nende Bitstelle die volle Logik an, die alle niederwertigen Bitstellen mitein bezieht; dies ist jedoch, speziell bei größeren Wortlängen, nicht praktikabel.

Im folgenden wird eine Schaltung entwickelt, die den CSD-Code quasi-parallel berechnet, d. h. ohne Taktung auskommt und jede Bitstelle die nächsthöhere beeinflußt. Zur Entwicklung der Schaltung wird Gleichung (7) herangezogen. Es ist ersichtlich, daß die Variable γ_i anzeigt, ob eine Stelle im CSD-Code besetzt wird oder nicht. Diese kann nur gleich 1 sein, wenn γ_i-1 gleich 0 ist (vgl. 2. Zeile in (7)). Ferner kann die Stelle i nur besetzt werden, wenn sich χ_i und χ_i-1 unter scheiden. Aus diesen beiden Definitionen leitet sich eine digitale Schaltung zur CSD-Code-Generierung ab. Da in der CMOS-Technik Gatter mit negierten Ausgängen mit weniger Transistoren auskommen und schneller schalten, wurde die ersten zwei Zeilen modifiziert in

Die Verzögerungszeit zur Ermittlung eines γ_i steigt demnach mit einer NOR- Gatter-Verzögerung pro Bitstelle an.

Die Verwendung in normalen digitalen Schaltungen erlaubt nur eine zweipegelige Darstellung des CSD-Codes. Naheliegend ist eine Vorzeichen- s (sign) und Betrags- ν (value) Darstellung, wie sie hier gebraucht wurde. Ebensogut ist eine Darstellung in positiven und negativen Variablen pro Bitstelle möglich. Denkbar wäre auch eine Betragsdarstellung für jede Bitstelle und eine Vorzeichendar stellung für jeweils zwei Bit oder umgekehrt, falls der Code z. B. aufwandsgün stig abzuspeichern ist. All diese Variationen sind nach Ermittlung der γ_i ohne weiteres mit jeweils einem weiteren Bit pro Stelle und einigen Gattern (vgl. 3. Zeile in (7)) abzuleiten. Eine mögliche Logik ist in Fig. 1 dargestellt. Die beiden rechten Äquivalenz- und NOR-Gatter sind lediglich aus Symmetriegrün den aufgeführt. Ökonomischer ist eine direkte Beschaltung mit v₀=x₀.

Auf der linken Seite der Schaltung wurde die Variable m (mode) eingefügt. Bei m= 1 wird das Wort χ als 2er-Komplementzahl interpretiert, bei m=0 als vor zeichenlose Dualzahl. Die Beschaltung ergibt sich aus Gleichung (8).

Zeitkritisch ist und bleibt die Generierung der γ_i. Aus diesem Grund wurde die Logik in Fig. 1 trotz der bereits geringen Verzögerungszeit von einem NOR- Gatter noch weiter beschleunigt. Das Prinzip ist vergleichbar mit einer Carry- Look-Ahead Logik für Volladdierer und wurde aus diesem Grund als GLA- Logik (Gamma Look Ahead) bezeichnet.

Entwicklung einer GLA-Logik

Um das grundsätzliche Verständnis für die extrahierte Look-Ahead Logik zu entwickeln, wird sie an einem Beispiel für 4 Bit verdeutlicht.

Die Aufgabenstellung dieser Logik sieht folgendermaßen aus:
Zu entwickeln ist eine binäre Logik, die in Abhängigkeit von 5 Bitstellen eines 2er-Komplement-Wortes x₀ bis x₅ und einem anliegenden γ_in0 ein γ_out4 berechnet. Die Einbeziehung von S Bitstellen ergibt sich aus der Definition des CSD-Codes in (7). Die 5 Bitstellen können mitten in einem Wort abgegriffen werden, müssen also nicht die Stellen 0 bis 5 belegen. Zu den angegebenen Indizes ist also eine beliebige Konstante hinzurechenbar. Nach Fig. 1 ist γ_out4 bei Anliegen von γ_in0 spätestens nach 4 NOR-Gatter Verzögerungen stabil. Die zu ermittelnde Logik soll γ_out4 jedoch noch schneller ermitteln!
Stellt man sich eine Wahrheitstabelle mit diesen sechs Eingängen und dem Ausgang auf, so erhält man als Boolesche Gleichung

Diese Gleichung wird zunächst interpretiert und im folgenden im Hinblick auf eine möglichst kurze Verzögerungszeit von γ_in0 nach γ_out4 optimiert.

Gleichung (11) läßt sich folgendermaßen interpretieren: γ_out4 kann nur dann gleich 1 sein, wenn sich χ₄ und χ₃ unterscheiden (vgl. 1. Zeile in (7)). Dabei können zwei Fälle auftreten: 1) Die Stelle χ4 ist unbesetzt und 2) die Stelle χ4 ist besetzt.

Zu 1)

Die Stelle γ_out4 wird dann besetzt, wenn zwei aufeinanderfolgende niederwertige Stellen besetzt sind und ein dadurch entstehender Übertrag durch jeweils eine 10- Kombination bis an die Stelle 4 weitergegeben wird. Ebenso ist es möglich, daß sich ein Eingangsübertrag in γ_in0 über χ₁ und χ₃ an die Stelle 4 fortpflanzt.

Zu 2)

Bei besetzter Stelle χ₄ wird γ_out4 nur dann 1, wenn entweder kein Übertrag erzeugt wird oder ein bestehender Übertrag absorbiert wird. Eine besetzte Stelle γ_in0 wirkt sich nur dann nicht auf γ_out4 aus, wenn χ₁ und χ₃ gleich 0 sind.

Die Auswirkung auf γ_out ohne γ_in wird im folgenden als generate bezeichnet, die Auswirkungen von γ_in = 1 auf γ_out als propagate. Für eine möglichst geringe Durchlaufzeit von γ_in0 nach γ_out4 wird Gleichung (11) aufgespalten in einen Anteil, der nicht von γ_in0 abhängt und in einen der von γ_in0 abhängt. Außerdem werden nach Möglichkeit Gatter mit negierten Ausgängen verwendet. Es ergibt sich

Die Variable γ_g (generate) kann gattersparend realisiert werden durch

Die Auswirkung von γ_in0 auf γ_p läßt sich wie folgt formulieren

Aus diesen Gleichungen ergibt sich, daß sich eine Änderung von γ_in0 nach zwei NAND-Gatter-Verzögerungen auf γ_out4 auswirkt. Voraussetzung ist, daß die χ_i wesentlich vor γ_in0 stabil sein müssen. Aus diesem Grund ist die GLA-Logik nicht sinnvoll auf die niederwertigsten Bits einer zu wandelnden Dualzahl anzu wenden, sondern erst auf höhere Bitstellen. In Kapitel 5 wird auf eine mögliche und sinnvolle Konfiguration eingegangen.

Die Überlegungen, die zu Aussagen geführt haben, unter welchen Umständen γ_out4 = 1 ist, lassen sich im Prinzip auf jede beliebige Bitbreite anwenden. Eine günstige Umformung wie in (12) und (14) garantiert eine maximale Verzögerung von 2 NAND-Gattern von γ_in nach γ_out, falls die restlichen Eingänge stabil sind. Der Gatteraufwand steigt mit zunehmender Bitbreite nahezu linear an. Stellver tretend für alle anderen Bitbreiten sollen an dieser Stelle noch mögliche Glei chungen für γ_out6 und γ_out8 angegeben werden. Unter Berücksichtigung möglichst vieler gleichartiger Terme anderer Bitbreiten ergibt sich

mit

und

Für eine 8 Bit GLA-Logik erhält man

mit

und

Den hierzu erforderlichen Hardwareaufwand veranschaulicht Fig. 2. Der unter legte Bereich zeigt den Verzögerungspfad von γ_in0 nach γ_out8.

Eine sinnvolle Einbindung für eine 32-Bit-Generierung zeigt Fig. 3. Die Bildung der LSBs im CSD-Code ist relativ langsam, obwohl gerade diese für schnelle Multiplikationen möglichst frühzeitig benötigt werden. Aus diesem Grund ist eine schnelle Hardware zur Berechnung der LSBs wünschenswert. Eine gute Lösung bieten die folgenden zwei Logikgleichungen. Die erste bezieht sich auf die Bits 0 bis 3 und kommt demnach ohne γ_in aus, die zweite auf die Bits 4 bis 7. Es ergibt sich

und

Einbindung der GLA-Logik in die quasi-parallele Generierung

Zum Abschluß soll die Verwendung der GLA-Logik bei der Generierung des CSD-Codes mit 32 Bit Breite veranschaulicht werden. Die hier dargestellten Lösungen sind nur Beispiele. Die Systematik veranschaulicht, daß beliebig viele Systeme mit ähnlichen Eigenschaften erzeugt werden können. In dem hier aufgeführten Beispiel wird ein sog. GLA_864-Block verwendet. Dieser Block generiert aus den Eingängen χ <8 : 0< und γ_in0 die Ausgänge γ_out4, γ_out6 und γ_out8. Vorteilhaft können einige logische Verknüpfungen mehrfach - wie bereits ange deutet - ausgenutzt werden. Alle Ausgänge liegen nach zwei NAND-Verzöge rungszeiten nach γ_in0 an. Das Einfügen dieses Blockes in die quasi-parallele CSD-Code-Generierung in Fig. 1 sieht so aus, daß in Fig. 3 γ₄ abgegriffen wird und γ_i der quasi-parallelen Schaltung an den Stellen 8, 10, 12, 16, 18, 20, 24, 26 und 28 unterbrochen wird. Hier werden die γ_out-Ausgänge der GLA-Logik entsprechend eingefügt. Fig. 4 zeigt eine Lösung mit 3 GLA_864 Blöcken und den beschleunigten Blöcken aus den Gleichungen (21) und (22) für die LSBs.

Für die folgende Berechnung wurden normierte Verzögerungszeiten verwendet. Ein Gatter mit zwei Eingängen und negiertem Ausgang erhält 1_τ. Für jeden weiteren Eingang bzw. einen nicht-negierten Ausgang werden jeweils 0,5_τ hinzugerechnet. Das Äquivalenzgatter erhält 3_τ Verzögerung. Hieraus ergeben sich im Vergleich zu der quasi-parallelen Wandlung folgende normierte maxima le Verzögerungszeiten:

Wie bereits erwähnt, sind dies nur zwei Ausführungsbeispiele. Durch Paralleli sierung im generate-Pfad sind auch für größere Look-Ahead-Breiten kurze Ver zögerungszeiten möglich. Der Hardwareaufwand steigt jedoch an. Insgesamt läßt sich jedoch die maximale Verzögerungszeit von 17,5_τ bzw. 15,5_τ bei 32 Bit unterschreiten. Die angegebenen Realisierungen sind nur ein Kompromiß zwi schen kurzer Verzögerungszeit und geringem Hardwareaufwand.

Claims

1. Schaltung zur CSD-Codierung einer im 2er-Komplement oder als vorzei chenlose Dualzahl dargestellten, binären Zahl, dadurch gekennzeichnet, daß die Grundschaltung den CSD-Code mit drei logischen Gattern pro Bitstelle generiert und die Zunahme der Verzögerungszeit pro Bitstelle der eines NOR-Gatters entspricht.

2. Schaltung zur Generierung des CSD-Codes nach Anspruch 1, dadurch gekennzeichnet, daß die Ermittlung der zu besetzenden Stellen γ_i durch eine spezielle Look-Ahead Logik derart beschleunigt werden kann, daß bei einem bekannten γ_i auf ein γ_k mit k < i mit einer Verzögerungszeit von 2 NAND-Gattern geschlossen werden kann, wobei 1=k-i eine belie bige ganze Zahl sein kann, was dazu führt, daß die Verzögerungszeit für 1=8 bspw. für höherwertige Bitstellen mit einem Viertel der Verzöge rungszeit eines NAND-Gatters anwächst.

3. Schaltung nach einem der vorhergehenden Ansprüche, dadurch gekenn zeichnet, daß die Größe der Look-Ahead Blöcke variabel gestaltet werden kann und somit eine optimale Anpassung an die Länge des zu erzeugen den Codes vorgenommen werden kann.

4. Schaltung nach einem der vorhergehenden Ansprüche, dadurch gekenn zeichnet, daß die niederwertigen 8 Bits durch eine speziell angepaßte Logik bestimmt werden, die die zeitlichen Verhältnisse des Vorliegens bestimmter Bits berücksichtigt.

5. Schaltung nach einem der vorhergehenden Ansprüche, dadurch gekenn zeichnet, daß ein zusätzliches Steuerwort m, das mit dem MSB des zu wandelnden Wortes auf ein UND-Gatter wirkt, zwischen der Wandlung von 2er-Komplement- und vorzeichenlosen Dualzahlen unterschieden werden kann.

6. Schaltung nach einem der vorhergehenden Ansprüche, dadurch gekenn zeichnet, daß der quasi-ternäre CSD-Code binär durch zwei Variablen dargestellt wird, wobei die Art der Darstellung, d. h. als Vorzeichen-/Be tragsdarstellung oder als Negativ-/Positivdarstellung o. ä., beliebig ausge führt werden kann.

7. Schaltung nach einem der vorhergehenden Ansprüche, dadurch gekenn zeichnet, daß die logische Schaltung hinsichtlich der Verzögerungszeit und hinsichtlich des Hardwareaufwands optimiert wurde.

8. Schaltung nach einem der vorhergehenden Ansprüche, dadurch gekenn zeichnet, daß ein 32-Bit Wort nach maximal 15,5 NAND-Gatter-Verzöge rungen und ein 64-Bit Wort nach maximal 23,5 NAND-Gatter Verzöge rungen ermittelt werden kann.

9. Schaltung nach einem der vorhergehenden Ansprüche, dadurch gekenn zeichnet, daß die in Anspruch 8 genannten Verzögerungszeiten durch einen erhöhten Schaltungsaufwand, z. B. in Form größerer Look-Ahead- Längen, noch weiter reduziert werden können.