WO2002001727A1 - Procede de conversion de la representation binaire d'un nombre dans une representation binaire signee - Google Patents

Procede de conversion de la representation binaire d'un nombre dans une representation binaire signee Download PDF

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WO2002001727A1
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rank
binary representation
calculation
bits
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PCT/FR2001/001944
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Marc Joye
Sung-Ming Yen
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Gemplus
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
    • H03M7/02—Conversion to or from weighted codes, i.e. the weight given to a digit depending on the position of the digit within the block or code word
    • H03M7/12—Conversion to or from weighted codes, i.e. the weight given to a digit depending on the position of the digit within the block or code word having two radices, e.g. binary-coded-decimal code
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/52—Multiplying; Dividing
    • G06F7/523—Multiplying only
    • G06F7/533—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even
    • G06F7/5332—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by skipping over strings of zeroes or ones, e.g. using the Booth Algorithm

Definitions

  • the present invention relates to a method for obtaining a 'signed binary representation of a number from its binary representation.
  • This representation has as particularly interesting characteristics, to be unique, hollow, and to present the smallest weight of ' Hamming.
  • the Hamming weight expresses the number of non-zero digits in the representation considered.
  • a modular exponentiation algorithm of the number ⁇ by the 'exponent ' r based on a left-to-right processing (ALR) of the exponent is as follows: -We apply as inputs the number ⁇ , and the signed binary representation (r ' m , r ' m - ⁇ , ..., r' 2 , r'i, r ' 0 ) of the exponent r.
  • M l. -For i equal m a i equal 0:
  • the right to left algorithm ARL therefore requires at least one additional register, for the variable S, than the left to right algorithm ALR. Furthermore, since S is variable, S "1 must be calculated each time the associated condition is fulfilled in the right to left algorithm. In the left to right algorithm, ⁇ being determined (fixed), its inverse ⁇ " 1 can be calculated only once and stored. In the invention, it has been sought to combine the advantages of left-to-right processing both in the process of converting an operand and in the arithmetic processing using this operand. Thus, in the invention, we looked for a signed binary representation equivalent to the Reitwiesner representation, that is to say a representation which has the same Hamming weight for the same length m (number of digits in the representation).
  • the subject of the invention is therefore a method of converting a binary representation of a number into a signed binary representation comprising an optimum number, that is to say maximum, of zero (minimum Hamming weight), ' and in which bits are processed from left to right.
  • the invention also relates to a conversion device allowing the obtaining of a corresponding signed binary representation.
  • the invention therefore relates to a process for obtaining a signed binary representation on m + 1 digits (r ' m , ..., r' 0 ) of a number from its binary representation on m bits (r m _ ⁇ , ..., r 0 ).
  • this method consists: in adding in the binary representation of the number r to convert a bit of rank m, a bit of rank -1 and a bit of rank -2 and to initialize said bits to the value 0,
  • the conversion loop comprising the following operations: -Apply as inputs of first calculation means the bit of rank i of the calculation variable b, and the bits of ranks i-1 and i-2 of the binary representation of the number r to be converted, said first means providing output the bit of rank i-1 of the calculation variable, by performing an arithmetic operation.
  • calculation means performing an arithmetic operation equivalent to the multiplication by minus two of the bit of rank i of the calculation variable b, and the arithmetic sum of the previous result with, the other two bits applied as input, to output the digit of rank i of the signed binary representation.
  • FIG. 1 represents an integrated circuit comprising such a device conversion and a device for arithmetic calculation of a modular exponentiation
  • FIG. 2 represents a block diagram of a conversion device according to the invention, -la.
  • FIG. 3 represents a correspondence table usable for carrying out a conversion according to the method of the invention
  • FIG. 4 represents an exemplary embodiment of a conversion device using such a table
  • FIG. 5 represents another exemplary embodiment of a conversion device according to the invention, using Boolean operators.
  • FIG. 1 there is shown an integrated circuit of the microprocessor type ⁇ P and comprising a memory MEM and a generator of random number GEN.
  • This integrated circuit further comprises a device 1 for calculating the exponentiation of a number ⁇ by an exponent r.
  • the number ⁇ is a fixed number contained in memory MEM and the exponent r is a number supplied in binary (r m - ⁇ , ... ', r 0 ) by the random number generator.
  • a device 2 for converting to signed binary is provided in the integrated circuit, for converting the number r applied as an exponent in the device 1 for calculation.
  • the signed binary representation (r ' m , ..., r' 0 ) according to the invention, applied at the input of the calculation device 1, is obtained at the output of this conversion device.
  • This signed binary representation is such that it has an optimum Hamming weight, like the so-called Reitwiesner representation.
  • the computing device 1 shown in FIG. 1 makes it possible to apply the modular modular exponentiation algorithm left to right ALR previously described.
  • the calculation device comprises an accumulator 10 for the intermediate results and the final result of the exponentiation and three registers: a register 11 for the exponent, a register 12 for the number ⁇ , and a register 13 for its inverse ⁇ "1.
  • register 11 for the exponent is a double register: because each digit" 0 ",” 1 "" -1 "in signed binary is usually coded on at least two bits.
  • this code includes two bits: one bit. for the sign and one bit for the absolute value of the digit.
  • -X is 0.
  • the computing device 1 still includes two multiplexers 20 and 21 , a multiplier 22.
  • a control circuit 23 and a switch 24 supply the control signals of the multiplexers.
  • the control circuit 23 receives the absolute value bit r'i L of the digit r'i of rank i from the exponent r (and a sequencing signal Ck). If this bit is equal to "l”, it activates (coml) the switch 24, in order to apply the bit r 'i H of sign of the digit r'i of the exponent at the command input of the multiplexer 20. Depending on whether the bit r' i H is "0" or "1", the multiplexer 20 transmits
  • This second multiplexer 21 receives on another input, the content M of the accumulator 10. It is controlled by an output Com2 of the control circuit 23, to apply to an input of the multiplier 22, ie the output of the first multiplexer 20, c 'is to say ⁇ or ⁇ "1 , ie the content M of the accumulator. The result at the output of the multiplier is loaded into the accumulator.
  • the control circuit 23 is such that in each iteration of the loop for calculating a result bit of the modular exponentiation, it first controls the switching of the input M at the output of the multiplexer 21, to calculate MM in the multiplier, then, if the absolute value r 'i L of the digit r'i of the exponent is 1, to control the switching of the output of the first multiplexer 20 ( ⁇ or ⁇ ⁇ l) to the output of the multiplexer 21.
  • the calculation device thus allows the calculation of the exponentiation of ⁇ by r, by a left-to-right processing.
  • the homogeneity of the processing from left to right of the bits in the conversion device according to the invention and of the figures in the calculation device therefore makes it possible to simplify the hardware production of these devices, in particular by saving registers and improving the performance in terms of calculation speed.
  • FIG. 2 represents a block diagram of a conversion device 2 illustrating a conversion method according to the invention.
  • the first and second computing means can perform the indicated arithmetic operation, or an equivalent arithmetic operation.
  • the outputs of rank m, m-1 and m-2 of the register RI are thus respectively applied to the input e'3 of the second computing means 31, and to the inputs e2 and e3 of the first computing means 30.
  • the register RI is shifted by one position to the left, so that the outputs of rank m, m-1 and m-2 provide at each iteration the bits of rank i, i-1 and i-2 correspondents.
  • the conversion device includes another register R2 for the calculation variable b, also of the left shift type.
  • this register comprises for each iteration, the bit bi and the bit bi_ ⁇ .
  • the first calculation means are activated first, to load into the register R2 the new value bi-i, to be used in the current iteration, in the second calculation means.
  • the register R2 is shifted by one position to the left, for the next iteration.
  • This correspondence table represented in FIG. 3 makes it possible to simplify the conversion according to the invention. Indeed, it gives directly the result in output, in. function of inputs.
  • the register R2 in FIG. 2 can then be produced in the form of a simple latch,. To contain, for iteration i in progress, the bit bi.
  • the correspondence table in Figure 3 is programmed in this memory so that by applying to the address bits A0, Al, A2, A3 of this memory, the bits bi_, ri, ri_ ! and ri_ 2 / it provides as output ' the bit bi- ! and the corresponding number r'i.
  • the bit bi_ is loaded into the register R2. This bit becomes the bi bit for the next iteration of the loop.
  • the digit r'i is loaded into a register R3, which in practice comprises a first register R3H, to contain the sign bit r'i H of each digit of the signed binary representation and a second register R3L, to contain its absolute value r'i L.
  • a register R3H Another embodiment of a conversion device according to the invention is shown in FIG. 5.
  • the conversion device is based on Boolean operators.
  • the register R2 can be a simple latch reloaded by the bit bi_ ⁇ determined in the current iteration.
  • Boolean operators are the result of logical manipulation and minimization of the algorithm corresponding to the conversion process and the correspondence table according to the invention.
  • the conversion device comprises, in addition to the registers RI and R2:
  • a first gate ' PI of type ET comprising an inverting input to receive the bit ri, and a non-inverting input to receive the bit bi, - - A second gate P2 • of type ET with the inverse inputs of the first;
  • -A third ET type P3 gate including an inverting input to receive the bit ri-i, another - inverting input to receive the bit ri- 2 and a non-inverting input to receive the bit bi, - -A fourth gate P4 AND type, receiving the reverse inputs from the third door;
  • -A fifth gate P5 type ET comprising a non-inverting input to receive the bit - r ⁇ - ⁇ , and another non-inverting input to receive the bit bi
  • a sixth door P6 of type ET comprising a non-inverting input for receiving the bit ri- 2 , and another non-inverting input for receiving the bit bi
  • -A seventh OR type P7 gate receiving the inputs of the first, second, third and fourth doors as inputs.
  • the registers RI, R2 and R3 which respectively contain the binary representation of r, the calculation variable and the result of the conversion into signed binary are controlled as in FIG. 4.
  • the invention which has just been described can be used in many applications, and in particular those using cryptographic methods. It is applicable 'to provide the signed binary representation of an operand used for any arithmetic operation, processing preferably

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Abstract

Un procédé de conversion dans une représentation binaire signée (r'm,..., r'0) d'un nombre r est basé sur un traitement gauche vers droite des bits de la représentation binaire (rm-1,..., r0) et permet d'obtenir une représentation équivalente de la représentation dite de Reitwiesner. L'utilisation d'un tel procédé de conversion avec des traitements arithmétiques de type gauche droite permettent d'améliorer les performances de calcul et facilite leur réalisation matérielle.

Description

PROCEDE DE CONVERSION DE LA REPRESENTATION BINAIRE D'UN NOMBRE DANS UNE REPRESENTATION BINAIRE SIGNEE
La présente invention concerne un procédé d'obtention d'une' représentation binaire signée d'un nombre à partir de sa représentation binaire.
Les techniques de calcul arithmétique rapide utilisent depuis longtemps la représentation binaire signée, parce qu'elle ' permet ..de calculer de manière très efficace des additions, multiplications ou divisions. De nombreux circuits intégrés comprennent un dispositif de conversion d'un nombre en code binaire signé à partir de sa représentation binaire et des dispositifs de calcul arithmétique pour- effectuer des " opérations avec cet opérande en représentation binaire signée. En général, un dispositif de conversion inverse est prévu, pour fournir le résultat sous la forme binaire. On rappelle que dans la représentation binaire signée, un nombre est exprimé sur m chiffres de valeurs "0", 111» ou "-1". Plusieurs représentations binaires signées d'un même nombre existent. Par exemple, le nombre 5 peut s'écrire comme (1 1 -1), soit lx22 + 1x2 % • -1x2°. Mais il peut aussi s'écrire (1 0 1) .
Parmi les représentations binaires signées possibles, il en existe une de remarquable, appelée représentation de Reitwiesner. Cette représentation ' a comme caractéristiques particulièrement intéressantes, d'être unique, creuse, et de présenter le plus petit poids de' Hamming.
Si on note r= (rm_ι,.„, r0) la représentation binaire du nombre r, la représentation binaire signée de Reitwiesner, que l'on note r=(r'm, r'm-ι,..., . r'2/ r'1; r'0) , comprend 1 chiffre supplémentaire . Dire que cette représentation est creuse signifie qu'elle vérifie que la multiplication de deux chiffres adjacents est nulle, ce qui s'écrit : r(i.r'i-ι=0, Viε{0, ..., m}. . Le poids de Hamming exprime quant à lui le nombre de chiffres non nuls dans la représentation considérée. Avoir un poids de Hamming minimum signifie donc un nombre optimum, maximum, de chiffres à "0". Or, moins il y a de chiffres "1" ou -1" dans la représentation, moins il y a de calculs à réellement effectuer, d'où une amélioration en termes de rapidité de calculs. C'est donc une propriété particulièrement intéressante de la représentation de Reitwiesner en matière de calcul arithmétique rapide.
L'algorithme qui permet d'obtenir cette représentation _ binaire signée remarquable à partir de la représentation binaire (rm_ι,..., r0) d'un nombre r, peut être décrit comme suit :
-On utilise une variable de calcul c, en binaire. -On initialise à "0" le bit c0 de rang 0 de cette variable c.
-On ajoute à la représentation binaire (rm.ι,..., r0) du nombre r, un bit de rang m+1 et un bit de rang m, tous deux initialisés à "0" : rm+1=0 ; rm=0 -puis pour i égal 0 jusqu'à i égal m, on calcule : Ci+i≈ L(Ci+ri+ri+1) /2_j
Figure imgf000004_0001
• où LtJ signifie la valeur par défaut, c'est à dire, la valeur entière immédiatement inférieure au nombre t. En pratique, comme la somme arithmétique des bits Ci+ri+ri+i se code sur deux bits au maximum en binaire, le bit cι+ι est obtenu en décalant d'une position vers la droite de cette somme .
On peut voir que dans cet algorithme de ' Reitwiesner, les bits ri de la représentation binaire du nombre r sont traités de droite à gauche, pour obtenir chacun des chiffres r'i de la représentation binaire signée, depuis i égal 0 jusqu'à i égal m.
Différents travaux ont - pu montrer qu'il n'existait pas d'algorithme dans lequel' les bits seraient traités de gauche à droite et par lequel on obtiendrait la représentation binaire signée de Reitwiesner.
Or, dans nombre d'applications, les algorithmes' de calcul arithmétique rapide appliqués à un opérande r, traitent les chiffres r'i de la représentation binaire signée de cet opérande de gauche à droite. Ces algorithmes se révèlent en effet, dans certains cas, plus efficaces tant sur le .plan du temps de calcul que sur le plan matériel (moins de registres nécessaires) .
Si on prend l'exemple du calcul de l'exponentiation, un algorithme d'exponentiation modulaire d'un nombre α par un exposant r basé sur le' traitement droite vers gauche
(ARL) peut être comme suit :
-On applique en entrées de l'algorithme un nombre α, et la représentation binaire signée (r'm, r'm-ι,...,
Figure imgf000005_0001
-On initialise à 1 l'accumulateur qui contient le résultat M, soit M=l.
-On initialise un registre temporaire qui contient une variable de calcul S avec le nombre α auquel est appliqué l'exponentiation.
-On réalise pour i égal 0 jusqu'à i égal m-1 la boucle suivante :
-si r'i=l, on multiplie le contenu M de l'accumulateur par la variable S, et on charge le résultat dans l'accumulateur, ce qui s'écrit : M=M.S
-si r'i=-l, on multiplie le contenu M de l'accumulateur par l'inverse de la variable S, et on charge le résultat dans l'accumulateur, ce qui s'écrit M=M.S_1. Un algorithme d'exponentiation modulaire du nombre α par 1 ' exposant' r basé sur un traitement gauche vers droite (ALR) de 1 ' exposant est le suivant : -On applique en entrées le nombre α, et la représentation binaire signée (r'm, r'm-ι,..., r'2, r'i, r'0)de l'exposant r.
-On initialise à 1. le contenu M de l'accumulateur : M=l . -Pour i égal m a i égal 0 :
-On effectue la multiplication du contenu de l'accumulateur par lui-même et on charge 1 ' accumulateur avec - le résultat , ce • qui s'écrit : M=M2 puis, -si r'i=l, on multiplie le contenu de l'accumulateur par α et on charge le résultat dans l'accumulateur : M=M.α ou . -si r'i=-l, on multiplie le contenu de 1 ' accumulateur par 1 ' inverse de α et on charge le résultat dans l'accumulateur : M=M.α_1.
L'algorithme droite vers gauche ARL nécessite donc au moins un registre supplémentaire, pour la variable S, que l'algorithme gauche vers droite ALR. En outre, S étant variable, il faut calculer S"1 à chaque fois que la condition associée est réalisée dans l'algorithme droite vers gauche . Dans 1 ' algorithme gauche vers droite, α étant déterminé (fixe) , son inverse α"1 peut n'être calculée qu'une seule fois et mémorisé. Dans l'invention, on a cherché à cumuler les avantages du traitement gauche vers droite à la fois dans le procédé de conversion d'un opérande et dans le traitement arithmétique utilisant cet opérande. Ainsi, dans l'invention, on a recherché une représentation binaire signée équivalente de la représentation de Reitwiesner, c'est à dire une représentation qui présente le même poids de Hamming pour une même longueur m (nombre de chiffres dans la représentation) .
L'invention a donc pour objet un procédé de conversion d'une représentation binaire d'un nombre dans une représentation binaire signée comprenant un nombre optimum, c'est à dire maximum, de zéro (poids de Hamming minimal) , 'et dans lequel les bits sont traités de la gauche vers la droite.
L'invention a aussi pour objet un dispositif de conversion permettant l'obtention d'une représentation binaire signée correspondante. Telle que caractérisée, l'invention concerne donc un procédé d'obtention d'une représentation binaire signée sur m+1 chiffres (r'm, ..., r'0) d'un nombre à partir de sa représentation binaire sur m bits (rm_ι, ... , r0) . Selon l'invention, ce procédé consiste : -A ajouter dans la représentation binaire du nombre r à convertir un bit de rang m, un bit de rang -1 et un bit de rang -2 et à initialiser lesdits bits à la valeur 0,
-A prendre au moins une variable de calcul et à initialiser à 0 un bit de rang m de cette variable, et
-A effectμer m+1 itérations d'une boucle de conversion, pour i égal m jusqu'à i égal 0, la boucle de conversion comprenant les opérations suivantes : -Appliquer en entrées de premiers moyens de calcul le bit de rang i de la variable de calcul b, et les bits de rangs i-1 et i-2 de la représentation binaire .du nombre r à convertir, lesdits premiers moyens fournissant en sortie le bit de rang i-1 de la variable de calcul, en effectuant une opération arithmétique . équivalente à la valeur par défaut de la somme arithmétique divisée par deux des bits appliqués en entrées, -Appliquer en entrées de deuxièmes moyens de calcul, les bits de rang i et i-1 de la variable de calcul b, et le bit de rang i de la représentation binaire du nombre à convertir r, lesdits moyens de calcul effectuant une opération arithmétique équivalente à la multiplication par moins deux du bit de rang i de la variable de calcul b, et la somme arithmétique du résultat précédent avec , les deux autres bits appliqués en entrée, pour fournir en sortie le chiffre de rang i de la représentation binaire signée.
D'autres caractéristiques et avantages de l'invention sont détaillés dans la description suivante, faite à titre indicatif et non limitatif de l'invention et en référence aux dessins annexés dans lesquels : -la figure 1 représente un circuit intégré comprenant un tel dispositif de conversion et un dispositif de calcul arithmétique d'une exponentiation modulaire, -la figure 2 représente un schéma-bloc d'un dispositif de conversion selon l'invention, -la. figure 3 représente une table de correspondance utilisable pour effectuer une conversion selon le procédé de l'invention;
-la figure 4 représente un exemple de réalisation d'un dispositif de conversion utilisant une telle table; et -la figure 5 représente un autre exemple de réalisation d'un dispositif de conversion selon l'invention, utilisant des opérateurs booléens.
Sur la figure 1, on a représenté un circuit intégré du type à microprocesseur μP et comprenant une mémoire MEM et un générateur de nombre aléatoire GEN. Ce circuit intégré comprend en outre un dispositif 1 de calcul d'exponentiation d'un nombre α par un exposant r. Dans l'exemple, le nombre α est un nombre fixe contenu en mémoire MEM et l'exposant r est un nombre fourni en binaire (rm-ι, ...', r0) par le générateur de nombre aléatoire.
Un dispositif de conversion 2 en binaire signé est prévu dans le circuit intégré, pour convertir le nombre r appliqué comme exposant dans le dispositif 1 de calcul .
On obtient en sortie de ce dispositif de conversion, la représentation binaire signée (r 'm, ... , r ' 0) selon l'invention, appliquée en entrée du dispositif 1 de calcul. Cette représentation binaire signée est telle qu'elle présente un poids de Hamming optimum, à l'instar de la représentation dite de Reitwiesner. Le dispositif 1 de calcul représenté sur la figure 1 permet d ' appliquer 1 ' algorithme d ' exponentiation modulaire gauche vers droite ALR précédemment décrit. Dans cet exemple, le dispositif de calcul comprend un accumulateur 10 pour les résultats intermédiaires et le résultat final de l'exponentiation et trois registres : un registre 11 pour l'exposant, un registre 12 pour le nombre α, et un registre 13 pour son inverse α"1. En réalité, le registre 11 pour l'exposant est un double registre : car chaque chiffre "0", "1" "-1" en binaire signé est habituellement codée sur au moins deux bits. Dans un exemple, ce code comprend deux bits : un bit. pour le signe et un bit pour la valeur absolue du chiffre. Dans cet exemple, on a alors : "0" = (X,0) ; "1"=(0,1) ; "-1"=(1,1) où X signifie que le bit peut valoir indifféremment 0 ou 1. Dans l'exemple de la • figure 1,-X vaut 0. Le dispositif de calcul 1 comprend encore deux multiplexeurs 20 et 21, un multiplieur 22. Un circuit de commande 23 et un commutateur 24 fournissent les signaux de commande des multiplexeurs.
Le circuit de commande 23 reçoit le bit de valeur absolue r'iL du chiffre r'i de rang i de l'exposant r (et un signal de séquencement Ck) . Si ce bit vaut "l",il active (coml) le commutateur 24, pour appliquer le bit r ' iH de signe du chiffre r'i de l'exposant en entrée de commande du multiplexeur 20. Selon que le bit r'iH vaut "0" ou "1", le multiplexeur 20 transmet
.alors α ou α"1 en entrée du deuxième multiplexeur 21.
Ce deuxième multiplexeur 21 reçoit sur une autre entrée, le contenu M de l'accumulateur 10. Il est commandé par une sortie Com2 du circuit de commande 23, pour appliquer sur une entrée du multiplieur 22, soit la sortie du premier multiplexeur 20, c'est à dire α ou α"1, soit le contenu M de l'accumulateur. Le résultat en sortie du multiplieur -est chargé dans l'accumulateur.
Le circuit de commande 23 est tel que dans chaque itération de la boucle de calcul d'un bit de résultat de l'exponentiation modulaire, il commande d'abord la commutation de l'entrée M en sortie du multiplexeur 21, pour calculer M.M dans le multiplieur, puis, si la valeur absolue r ' iL du chiffre r'i de l'exposant vaut 1, pour commander la commutation de la sortie du premier multiplexeur 20 (α ou α~l) en sortie du multiplexeur 21. Le dispositif de calcul permet ainsi le calcul de l'exponentiation de α par r, par un traitement gauche vers droite .
L'association d'un dispositif de conversion gauche droite et d'un dispositif de traitement arithmétique traitant de gauche à droite le résultat de la conversion, permet d'effectuer tous ces traitements en temps réel. En effet, dès que le chiffre r'i est calculé et disponible en sortie du dispositif 2 de conversion, il est immédiatement utilisé dans le dispositif 1 de traitement arithmétique.
Avec un dispositif de conversion traitant les bits de droite à gauche (Reitwiesner) , on ne peut utiliser la représentation binaire signée qu'une fois qu'elle est entièrement calculée, puisque le dernier chiffre converti r'm est le premier utilisé dans le dispositif de traitement arithmétique traitant les chiffres de gauche à droite.
L'homogénéité des traitements de gauche à droite des bits dans le dispositif de conversion selon l'invention et des chiffres dans le dispositif de calcul, permet donc de simplifier la réalisation matérielle de ces dispositifs, en économisant notamment des registres et d'améliorer les performances en termes de vitesse de calcul .
Le dispositif de conversion ne s'applique pas qu'à un dispositif de calcul d'une exponentiation. Il s'applique aussi bien au calcul de la multiplication d'un nombre α par un nombre r en représentation binaire signée, ou à la multiplication scalaire d'un point par le nombre r en représentation binaire signée. Dans . ce dernier cas, une application particulièrement intéressante de 1 ' invention concerne le cas où le point est pris sur une courbe elliptique. La figure 2 représente un schéma bloc d'un dispositif de conversion 2 illustrant un procédé de conversion selon l'invention.
Le procédé d'obtention d'une représentation binaire 5 signée selon l'invention, utilisant un. traitement gauche vers droite est le suivant :
-On ajoute dans un registre RI contenant la représentation binaire du nombre r, un bit rm de rang m, un bit r_ι de rang -1 et un bit r_ de rang -2 et on 10 initialise ces trois bits à la valeur 0.
-On prend une variable de calcul b dans un registre R2, et on initialise à 0 le bit bm de rang m de cette variable .
' -On effectue m+1 itérations d'une boucle de 15. conversion, depuis i égal m jusqu'à i égal 0, la boucle de conversion comprenant les opérations suivantes -:
-Application en entrées el, e2 , e3 de premiers moyens de calcul 30 du bit bi et des bits ri-i, ri-2, pour calculer la somme arithmétique divisée par 0 deux de ces bits ' et fournir comme bit de sortie bi_ι, le bit correspondant à la valeur par. défaut du résultat, ce qui s'écrit :
Figure imgf000012_0001
-Application en entrées el ' , e2 ' , e3 ' ' de 5 deuxièmes moyens de ' calcul 31, des bits bi, bi-! de la variable de calcul b, et du bit ri de rang i de la représentation binaire du nombre r, pour calculer la somme arithmétique de moins deux fois le bit bi avec les deux autres bits appliqués en 0 entrées, et fournir en sortie le chiffre r'i de la représentation binaire signée, ce qui s'écrit : r'i=-2.bi + bi_ι + ri. Les premiers et deuxièmes moyens de calcul peuvent effectuer l'opération arithmétique indiquée, ou une opération arithmétique équivalente.
Ces calculs sont effectués au moyen d'une variable b. Mais il est possible de mettre en œuvre l'invention en utilisant plusieurs variables.
Comme représenté sur la figure 2, un dispositif de conversion permettant de mettre en œuvre ce procédé comprend le registre RI pour contenir la représentation binaire signée du nombre r, y compris les bits rm, r_ι, r_2 ajoutés à cette représentation. Ce registre est du type à décalage vers la gauche, correspondant au sens de traitement des bits de gauche (i=m) , à droite (i=0) . Les sorties de rang m, m-1 et m-2 du registre RI sont ainsi respectivement appliquées sur l'entrée e'3 des deuxièmes moyens de calcul 31, et sur les entrées e2 et e3 des premiers moyens de calcul 30. A la fin de chaque itération, le registre RI est décalé d'une position à gauche, en sorte que les sorties de rang m, m-1 et m-2 fournissent à chaque itération les bits de rang i, i-1 et i-2 correspondants.
Le dispositif de conversion comprend un autre registre R2 pour la variable de calcul b, également du type à décalage vers la gauche. Dans l'exemple, ce registre comprend pour chaque itération, le bit bi et le bit bi_ι. Comme le bit bi_! est établi à partir du bit bi, les premiers moyens de calcul sont activés en premier, pour charger dans le registre R2 la nouvelle valeur bi-i, à utiliser dans l'itération en cours, dans les deuxièmes moyens de calcul .
A la fin de l'itération, le registre R2 est décalé d'une position vers la gauche, pour l'itération suivante . Dans 1 ' invention, on a pu établir une table de correspondance correspondant au procédé de conversion qui vient d'être exposé. Cette table de correspondance représentée sur la figure 3 permet de simplifier la conversion selon l'invention. En effet, elle donne directement le résultat en sortie, en . fonction des entrées . En outre le registre R2 de la figure 2 peut alors être réalisé sous forme d'un simple latch, .pour contenir, pour l'itération i en cours, le bit bi. Pour obtenir cette table, on a déterminé la valeur du bit bi_ι pour chaque triplet possible (el, e2 , e3) = (bi, ri-i/ £1-2)/ et la valeur du chiffre r'i pour chaque triplet possible en entrées (el', e2 ' , e3') = (bi, ri, bi_ 1), à partir de l'algorithme de conversion selon l'invention exposé précédemment en relation avec la figure 2.
On a ainsi pu montrer que l'on pouvait déterminer la valeur du bit bi-χ et du chiffre r'i, à partir du quadruplet (bi_, ri, n-i et ri_2) , pour chacune des valeurs possibles de ce dernier.
Avec cette table de conversion, seul le bit bi de la variable b est utilisé comme entrée pour l'itération en cours . Le bit bi_ι fourni en sortie sert pour 1 ' itération suivante. Ainsi, avec une telle table de correspondance le registre R2 peut se réduire à un simple latch, dont la nouvelle valeur est • chargée à la fin de chaque itération, par le bit bi-i fourni en sortie par la- table. Cette nouvelle valeur devient celle du bit bi dans l'itération suivante. Un exemple de réalisation pratique d'un dispositif de conversion selon l'invention utilisant une telle table de conversion est représenté sur la figure 4. Il comprend une mémoire adressable par son contenu, notée CAM. La table de correspondance de la figure 3 est programmée dans cette mémoire en sorte qu'en appliquant sur les bits d'adresse A0, Al, A2 , A3 de cette mémoire, les bits bi_, ri, ri_! et ri_2/ elle fournit en sortie' le bit bi-! et le chiffre r'i correspondants. A la fin de chaque itération, le bit bi_ est chargé dans le registre R2. Ce bit devient le bit bi pour l'itération suivante de la boucle.
Le chiffre r'i est chargé dans un registre R3 , qui comprend en pratique un premier registre R3H, pour contenir le bit de signe r'iH de chaque chiffre de la représentation binaire signée et un deuxième registre R3L, pour contenir sa valeur absolue r'iL. Un autre exemple de réalisation d'un dispositif de conversion selon l'invention est représenté sur la figure 5. Dans cet exemple, le dispositif de conversion est basé sur des opérateurs booléens. Là encore, le registre R2 peut être un simple latch rechargé par le bit bi_ι déterminé dans l'itération courante.
La définition des opérateurs booléens est issue d'un travail de manipulation logique et de minimalisation de l'algorithme correspondant au procédé de conversion et à la table de correspondance selon l'invention. Dans l'invention, on a pu définir ces opérateurs à partir des bits bi_, ri, rι-ι et r_2 t pour obtenir directement en sortie le bit bi_ι et le chiffre r'i .
En utilisant le codage sur deux bits représentant le signe et la valeur absolue, les opérations booléennes suivantes ont pu être définies :
Figure imgf000015_0001
r ' iH=bi ;
Figure imgf000015_0002
+ /bi.ri +.bι./ri + bi./r±-ι./ri-2. On notera que lorsque le chiffre r'i est nul, soit si r'ii≈O, le .bit de signe r'iH peut être pris indifféremment égal à 0 ou 1. Faire r'iH≈bi, couvre ainsi tous les cas, si on accepte une valeur quelconque 0 ou 1 pour le bit de signe dans le cas où le chiffre vaut 0. Mais on peut prévoir que ce bit de signe soit fixé, par exemple fixé à 0, lorsque le chiffre vaut 0, comme dans l'exemple donné à la figure 1.
Un exemple de réalisation d'un dispositif de conversion comprenant des opérateurs booléens correspondante est représenté sur la figure 5. Dans cet exemple, le dispositif de conversion comprend, en plus des registres RI et R2 :
-Une première porte ' PI de type ET, comprenant une entrée inverseuse pour recevoir le bit ri, et une entrée non inverseuse pour recevoir le bit bi,- -Une deuxième porte P2 • de type ET avec les entrées inverses de la première;
-Une troisième porte P3 de type ET, comprenant une entrée inverseuse pour recevoir le bit ri-i, une autre - entrée inverseuse pour recevoir le bit ri-2 et une entrée non inverseuse pour recevoir le bit bi,- -Une quatrième porte P4 de type ET, recevant les entrées inverses de la troisième porte;
-Une cinquième porte P5 de type ET comprenant une entrée non inverseuse pour recevoir le bit - rι-ι, et une autre entrée non inverseuse pour recevoir- le bit bi; -Une sixième porte P6 de type ET, comprenant une entrée non inverseuse pour recevoir le bit ri-2, et une autre entrée non inverseuse pour recevoir le bit bi; -Une septième porte P7 de type OU, recevant en entrées, les sorties des première, deuxième, troisième et quatrième portes, . et fournissant en sortie la valeur absolue r'iL (0 ou 1) du chiffre r'i de rang i de la représentation binaire signée, le bit de signe r'iH étant fourni par le bit bi,- et -Une huitième porte P8 de type OU, recevant en entrées, la sortie des quatrième, cinquième et sixième portes, pour fournir en sortie le bit bi_ι.
Les registres RI, R2 et R3 qui contiennent respectivement la représentation binaire de r, la variable de calcul et le résultat de la conversion en binaire signé sont commandés comme dans la figure 4. L'invention qui vient d'être décrite est utilisable dans beaucoup d'applications, et notamment celles utilisant des procédés cryptographiques. Elle est applicable ' pour fournir la représentation binaire signée d'un opérande utilisé dans un traitement arithmétique quelconque, traitant de préférence les
'bits de gauche à droite pour en retirer le plus grand bénéfice en terme .de simplicité de réalisation et de vitesse de traitement. On notera que l'on a donné un exemple d'application de l'invention à l'exponentiation d'un nombre fixe par un nombre r variable (aléatoire) qui utilise ' les techniques de calcul par carrés et multiplications (square and mul tiply) . L'invention s'applique aussi bien à l'exponentiation d'un nombre aléatoire par un nombre r fixe, qui utilise les techniques des chaînes additives. Plus généralement, l'invention s'applique à des dispositifs de calcul arithmétique pour la multiplication d'un nombre α par le nombre r en représentation binaire signée, ou à la multiplication scalaire d'un point par le nombre r. Dans ce dernier cas, une application particulièrement intéressante de l'invention concerne le cas où le point est pris sur une courbe elliptique. La liste des applications possibles n'est pas exhaustive. Dans toutes ces applications le nombre d'opérations est réduit, comme avec la représentation de Reitwiesner, du fait du poids de Hamming minimum, avec . les avantages supplémentaires lié au traitement gauche vers droite (simplicité matérielle, réduction du nombre de registre, traitement en temps réel) .

Claims

REVENDICATIONS
1. Procédé de conversion dans une représentation binaire signée sur m+1 chiffres (r'm, ..., r'0) d'un nombre (r) à partir de sa représentation binaire sur m bits (rm-ι, ..., r0) , caractérisé en ce qu'il consiste : a) à ajouter dans la représentation binaire du nombre à convertir (r) un bit (rm) de rang m, un bit (r-i) de rang -1 et un bit (r.2) de rang -2 et à initialiser lesdits bits à la valeur 0, b) à utiliser au moins une variable de calcul (b) , et c) à initialiser à la valeur 0 ' un bit de rang m (bm) de ladite variable, d) à effectuer pour i égal m jusqu'à i égal 0 une boucle de conversion, comprenant les opérations - suivantes :
(1) appliquer en entrées (el, e2 , e3) de premiers moyens de calcul (30) le bit de rang i (bi) de la variable de calcul (b) , et les bits de rangs i-1 et i-2 (ri-x, rι-2) de la représentation binaire du nombre à convertir, lesdits premiers moyens fournissant en sortie le bit de rang i-1 (bi_ι) de la variable de calcul' (b), , en effectuant une opération arithmétique équivalente à la valeur par défaut de la somme arithmétique divisée par deux desdits bits appliqués en entrées (el, e2, e3) ,
(2) appliquer en entrées (el ' , e2 ' , e3 ' ) de deuxièmes moyens de calcul (31) , les bits (bi, bi-i) de rang i et i-1 de la variable de calcul (b) , et le bit (ri) de rang i de la représentation binaire du nombre à convertir
(r) , lesdits moyens de calcul effectuant une opération arithmétique équivalente à la multiplication par moins deux du bit de rang i de la variable de calcul (b) , et la somme arithmétique du résultat précédent avec les deux autres bits appliqués en entrée, pour fournir en sortie le chiffre de rang i (r'i) de la représentation binaire signée.
2. Procédé selon la revendication 1, caractérisé en ce qu'il consiste à appliquer la représentation binaire signée en entrées d'un dispositif (1) de calcul arithmétique dont ledit nombre (r) est un opérande, ledit dispositif de . calcul traitant les chiffres dudit opérande du rang le plus élevé au rang le moins élevé .
' 3. Procédé de conversion selon l'une quelconque des revendication précédentes, caractérisé en ce qu'il comprend l'utilisation d'une table de conversion à quatre entrées comme premiers ' et deuxièmes moyens de calcul, lesdites entrées correspondant au bit (bi) de rang i de la variable de calcul (b) , et aux bits (ri, ^i-i, ri_2) de rang i, i-1' et i-2 de la représentation binaire du nombre à convertir (r) , pour fournir directement en sortie la valeur du bit (bi_ ) de rang i-1 de la variable de calcul (b) et la valeur du chiffre (r'i) de rang i de la représentation binaire signée .
4. Procédé de conversion selon l'une des revendications 1 à 3, caractérisé en ce que chaque chiffre (r'i) de la représentation binaire signée est • fourni en sortie sous la forme d'un code à au moins deux bits.
5. Procédé de conversion selon la revendication 4, caractérisé en ce que chaque chiffre est codé sur deux bits, un premier bit correspondant à la valeur absolue (r'iL) et un deuxième bit correspondant au bit de signe (r'iH), les premiers bits des chiffres de la représentation binaire signée étant mémorisés dans un premier registre de sortie (R3L) et les deuxièmes bits de ces chiffres étant mémorisés dans un deuxième registre de sortie (R3H) , lesdits registres de sortie étant du type à décalage vers la gauche.
6. Dispositif de conversion en binaire signé pour la mise en œuvre d'un procédé selon l'une des revendications 3 à 5, caractérisé en ce qu'il comprend une. mémoire adressable par son contenu
(CAM) , le bit (bi) de rang i de la variable de calcul
(b) , et les bits (ri, ri-!,. ri-2) de rang i, i-1 et i-2 de la représentation binaire du nombre à convertir
(r) étant appliqués à la dite mémoire comme bits d'adresse (A0, Al, A2, A3) .
7. Dispositif de conversion mettant en œuvre le procédé de conversion selon l'une quelconque des revendications 1, 2, 4 ou 5, caractérisé en ce que les premiers et deuxièmes moyens de calcul comprennent des opérateurs booléens .
Dispositif de conversion selon la revendication 7, caractérisé en ce que lesdits opérateurs booléens reçoivent en entrées le .bit (de rang i de la variable de calcul (b) , noté bi, et les bits de rang i, i-1 et i-2 de la représentation binaire du nombre à convertir (r) , respectivement notés r, n-i et ri_2, pour fournir en sortie le bit de rang i-1 de la variable de calcul (b) , noté bi_ι et le chiffre de rang i, noté r'i de la représentation binaire signée.
9. Dispositif de conversion selon la revendication 8 dans lequel chaque chiffre de la représentation binaire signée est fourni sous forme d'un code à deux bits selon la revendication 5, caractérisé en ce que lesdits opérateurs booléens comprennent un ensemble de portes logiques aptes à appliquer sur les bits d'entrées bi, ri, rι-ι et rι-2 une première opération booléenne équivalente à /b .ri-i. ri_2 + bi.ri-i + bi.rι-2, pour fournir en sortie le bit bi_χ et une deuxième opération booléenne équivalente à /bi.ri-ι.ri_2 + /bi.ri + .bi./rι+ bi./ri_ι./ri-2, . pour fournir en sortie le bit représentant la valeur absolue (rιL) du chiffre de rang i (r'i) de la représentation binaire signée, le bit (rιH) représentant le signe dudit chiffre étant égal au bit de rang i (bi) de la variable de calcul ou .égal à 0 ou 1 si ledit chiffre est nul.
10. Dispositif de conversion selon la revendication précédente, caractérisé en ce que lesdits opérateurs booléens comprennent : a) Une première porte (PI) de type ET, comprenant une entrée inverseuse pour recevoir le bit (ri) de rang i de la représentation binaire du nombre à convertir (r) , et une entrée non inverseuse pour recevoir le bit (bi) de rang i de la variable de calcul ; b) Une deuxième porte (P2) de type ET avec les entrées inverses de la première; c) Une troisième porte (P3) de type ET, comprenant une entrée inverseuse pour recevoir le bit (ri_ι) de rang i-1 de la représentation binaire du nombre à convertir (r) , une autre entrée inverseuse pour recevoir le bit (rι-2) de rang i-2 de la représentation binaire du nombre à convertir (r) , et une entrée non inverseuse pour recevoir le bit (bi) de la variable de calcul (b) ; d) Une quatrième porte (P4) de type ET, recevant les entrées inverses' de la troisième porte; e) Une cinquième porte (P5) de type ET comprenant une entrée non inverseuse pour recevoir le bit (ri-i) de rang i-1 de la représentation binaire du nombre. à convertir (r) , et une autre entrée non inverseuse pour recevoir le bit (bi) de rang i de la variable de calcul (b) ; f) Une sixième porte de type ET, comprenant une entrée non inverseuse pour recevoir le bit (ri_2) de rang i-2 de la représentation binaire du nombre à convertir (r) , et une autre entrée non inverseuse pour recevoir le bit (bi) de rang i de la variable de calcul (b) ; g) Une septième porte (P7) de type .OU, recevant en entrées, les sorties des première, deuxième, troisième et quatrième portes, et fournissant en sortie le bit (r'i représentant la valeur absolue (0 ou 1) du chiffre (r'i) de rang i de la représentation binaire signée, le bit (r'iH) représentant le signe étant fourni par le bit (bi) de rang i de la variable de calcul (b) ; et h) Une huitième porte (P8) de type OU, recevant en entrées, la sortie des quatrième, cinquième et sixième portes, pour fournir en sortie le bit (bi_ i) de rang i-1 de la variable de calcul (b) .
11. Dispositif de conversion selon l'une quelconque des revendications 6 à 10, caractérisé en ce qu'il comprend un premier registre d'entrée (RI) à décalage vers la gauche pour contenir la représentation binaire du nombre à convertir (r) et un deuxième registre (R2) à décalage vers la gauche, pour contenir la variable de calcul (b) .
12. Dispositif selon la revendication 11, caractérisé en ce que ledit deuxième registre (R2) est un latch, qui contient le bit de rang i correspondant à l'itération courante, et en ce que le bit de rang i-1 délivré en sortie dans cette itération est chargée dans le latch pour fournir le bit de rang i dans l'itération suivante.
13. Circuit intégré comprenant un dispositif de conversion selon l'une quelconque des revendications 6 à 12, caractérisé en ce qu'il comprend en outre un dispositif (1) de calcul arithmétique selon un traitement du chiffre de rang le plus élevé au chiffre de rang le plus faible de la représentation binaire signée.
14. Circuit intégré selon la revendication . 13, caractérisé en ce que ledit dispositif (1) de calcul arithmétique est un dispositif d'exponentiation d'un nombre (α) par la représentation binaire signée du nombre (r) appliqué au dispositif de conversion.
15. Circuit intégré selon la revendication 13, caractérisé en ce que ledit dispositif (1) de calcul arithmétique est un dispositif de multiplication d'un nombre (α) par la représentation binaire signée du nombre (r) appliqué au dispositif de conversion.
16. Circuit intégré selon la revendication 13, caractérisé en ce que ledit dispositif (1) de calcul arithmétique est un dispositif de multiplication scalaire d'un point (α) par la représentation binaire signée du nombre (r) appliqué au dispositif de conversion.
17. Circuit intégré selon la revendication 16, caractérisé en ce que ledit point est pris sur une courbe elliptique.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4682852B2 (ja) * 2006-01-16 2011-05-11 ソニー株式会社 暗号処理装置、および暗号処理方法、並びにコンピュータ・プログラム
US7996798B2 (en) * 2007-05-24 2011-08-09 Microsoft Corporation Representing binary code as a circuit
EP2169535A1 (fr) * 2008-09-22 2010-03-31 Thomson Licensing Procédé, appareil et support de programme informatique pour le recodage régulier d'un entier positif
US8812570B2 (en) * 2009-05-28 2014-08-19 Red Hat, Inc. String hashing using a number generator

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4215417A (en) * 1978-01-27 1980-07-29 Nippon Electric Company, Ltd. Two-term vector multiplier
DE4308112A1 (de) * 1993-03-15 1994-10-13 Andreas Herrfeld Schaltung zur CSD-Codierung einer binären Zweierkomplement- oder Dualzahl
EP0892520A2 (fr) * 1997-07-17 1999-01-20 Matsushita Electric Industrial Co., Ltd. Dispositif de calcul de courbe elliptique pouvant calculer des multiples a une vitesse élevée

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4215417A (en) * 1978-01-27 1980-07-29 Nippon Electric Company, Ltd. Two-term vector multiplier
DE4308112A1 (de) * 1993-03-15 1994-10-13 Andreas Herrfeld Schaltung zur CSD-Codierung einer binären Zweierkomplement- oder Dualzahl
EP0892520A2 (fr) * 1997-07-17 1999-01-20 Matsushita Electric Industrial Co., Ltd. Dispositif de calcul de courbe elliptique pouvant calculer des multiples a une vitesse élevée

Non-Patent Citations (5)

* Cited by examiner, † Cited by third party
Title
CHAO-LIANG CHEN ET AL: "A simplified signed powers-of-two conversion for multiplierless adaptive filters", 1996 IEEE INTERNATIONAL SYMPOSIUM ON CIRCUITS AND SYSTEMS. CIRCUITS AND SYSTEMS CONNECTING THE WORLD, ISCAS 96 (CAT. NO.96CH35876), 1996 IEEE INTERNATIONAL SYMPOSIUM ON CIRCUITS AND SYSTEMS. CIRCUITS AND SYSTEMS CONNECTING THE WORLD. ISCAS 96, ATLANT, 1996, New York, NY, USA, IEEE, USA, pages 364 - 367 vol.2, XP002165296, ISBN: 0-7803-3073-0 *
CHIANG A C L ET AL: "ARITHMETIC NORMS AND BOUNDS OF THE ARITHMETIC AN CODES", IEEE TRANSACTIONS ON INFORMATION THEORY,US,IEEE INC. NEW YORK, vol. IT-16, no. 4, July 1970 (1970-07-01), pages 470 - 476, XP000760887, ISSN: 0018-9448 *
GOTO MUNEHIRO: "NONBINARY CYCLIC AN CODES", ELECTRON COMMUN JAP MAY 1973, vol. 56, no. 5, May 1973 (1973-05-01), pages 31 - 37, XP000990544 *
KOYAMA K ET AL: "SPEEDING UP ELLIPTIC CRYPTOSYSTEMS BY USING A SIGNED BINARY WINDOW METHOD", ADVANCES IN CRYPTOLOGY - ANNUAL INTERNATIONAL CRYPTOLOGY CONFERENCE, PROCEEDINGS, SPRINGER-VERLAG, XX, vol. 40, 1993, pages 345 - 357, XP000866363 *
REITWIESNER G W: "BINARY ARITHMETIC", 1960, ADVANCES IN COMPUTERS, ACADEMIC PRESS, NEW YORK, NY, US, PAGE(S) 231-313, XP000997241 *

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