DE4125120A1 - Binaerer akkumulator mit ueberlaufschutz - Google Patents

Description

Die Erfindung betrifft einen binären Akkumulator gemäß dem Oberbegriff von Anspruch 1.

Binäre Akkumulatoren werden in vielen Gebieten der digitalen Signalverarbeitung, z. B. in Prozessoren und digitalen Filtern, eingesetzt. Ein Akkumulator ist grundsätzlich aus einem Addierwerk und einem damit verbundenen Speicher versehen. Die Aufgabe eines Akkumulators besteht darin, den Wert eines eingehenden binären Wortes - nachfolgend Eingangswort genannt - einem gespeicherten Wert hinzuzuaddieren und dieses Ergebnis an den Speicher weiterzuleiten. Das jeweils gebildete Wort wird im folgenden Akkumulatorwort genannt. Um sicherzustellen, daß ein neugebildetes Akkumulatorwort durch den Wertebereich des Akkumulators darstellbar ist (der Akkumulator also nicht überläuft), wird der Akkumulator im allgemeinen mit einer Stellenzahl ausgestattet, welche diejenige des Eingangswortes deutlich übersteigt. Auch bei noch so großer Akkumulatorwortbreite kann jedoch ein Überlauf nicht ausgeschlossen werden.

Aus der Product Description zum TMS320C25 Digital Signal Processor der Firma Texas Instruments, 1986 ist ein Akkumulator angegeben, bei dem der Überlauf des Addierwerks angezeigt und je nach Vorzeichen des Überlaufs das Akkumulatorwort auf den größtmöglichsten oder kleinstmöglichsten Wert gesetzt wird (Seite 11, Spalte 1, Absatz 4). Der Nachteil dieser Schaltung liegt nun darin, daß sie erst nach überlauf des Addierwerkes reagiert, was zu einer Begrenzung der Arbeitsgeschwindigkeit des Akkumulators führt.

Der Erfindung liegt die Aufgabe zugrunde, einen Akkumulator zu schaffen, der eine schnellere Arbeitsgeschwindigkeit ermöglicht.

Die Aufgabe wird durch die Merkmale des Anspruchs 1 gelöst.

Vorteilhafte Ausgestaltungen der Erfindung sind den Unteransprüchen zu entnehmen.

Ein Ausführungsbeispiel der Erfindung wird anhand der Fig. 1 und 2 dargestellt. Die Figuren zeigen:

Fig. 1 ein Blockschaltbild eines erfindungsgemäßen Akkumulators, und

Fig. 2 eine konkrete Schaltungsausführung des erfindungsgemäßen Akkumulators.

In Fig. 1 ist ein erfindungsgemäßer binärer Akkumulator AK im Blockschaltbild abgebildet. Er besteht aus einem Addierwerk AW mit parallelen Signaleingängen E₀, E₁ für ein 2-Bit-Wort und parallelen Signalausgängen S₀′ bis S₇′ für ein 8-Bit-Wort. Die Signalausgänge S₀′ bis S₇′ sind mit den Signaleingängen S₀′′ bis S₇′′ mit einer Speichereinheit SE verbunden. Die Speichereinheit SE weist noch acht Signalausgänge S₀ bis S₇ auf, die die Ausgänge des Akkumulators AK darstellen. Die Signaleingänge E₁, E₀ stellen den Eingang des Akkumulators AK dar. Ein Detektor DE ist mit den Signalausgängen S₄ bis S₇, an dem die höchstwertigen Bits anliegen, zur Ermittlung der Extremwerte des 8-Bit-Signalworts, die den vorgegebenen Wertebereich begrenzen, verbunden und zeigt das Erreichen der vorgegebenen Extremwerte über die Leitung DS der Setzeinrichtung SR an, wobei, wie in Fig. 1 abgebildet, beispielsweise ein Bit des 8-Bit-Wortes gesetzt wird. Das Bit wird am Signaleingang der Speichereinheit SE gesetzt.

Das gespeicherte Wort, im folgenden Akkumulatorwort genannt, ist im Ausführungsbeispiel in Zweierkomplementärarithmetik dargestellt, d. h., daß das höchstwertige Bit eines Wortes mit definierter Breite negativ gewichtet ist. Im Ausführungsbeispiel besteht das Eingangswort aus 2 Bit. Dieses Eingangswort wird im Akkumulator AK in ein Wort mit einer Breite von 8 Bit umgewandelt und zum im Akkumulator gespeicherten alten Akkumulatorwort, das ebenfalls ein 8-Bit-Wort darstellt, addiert und bildet somit das neue Akkumulatorwort. Die Bits des Akkumulatorworts sind im folgenden mit den Nummern 0 bis 7 versehen. Das Bit Nr. 7 ist das höchstgewichtige Bit, das Bit Nr. 0 ist das niedrigstgewichtige Bit.

Für das Ausführungsbeispiel bedeutet dies, daß der kleinstmögliche Wert des Eingangswortes -2_dezimal und der größtmögliche Wert des Eingangswortes +1_dezimal′ der Wert des kleinstmöglichen Akkumulatorworts -128_dezimal und der des größtmöglichen Akkumulatorworts +127_dezimal beträgt.

Beim vorliegenden Akkumulator AK werden die 4 höchstwertigen Bits des Akkumulatorwortes detektiert und angezeigt, ob ein vorgegebener Minimalwert oder Maximalwert unter- oder überschritten wird. Da nur die 4 höchstwertigen Bits erfaßt werden, zeigt der Detektor lediglich an, ob der am Ausgang der Speichereinheit SE anliegende Wert den Minimalwert 10001111_binär (-113_dezimal) erreicht oder unterschreitet, oder den Maximalwert 01110000_binär (112_dezimal) erreicht oder überschreitet. Der Betrag des Maximal- als auch der des Minimalwertes können erhöht werden, wenn auch noch das Bit Nr. 3 des Akkumulatorwortes mitdetektiert wird.

Wird der Maximalwert oder ein darüberliegender Wert detektiert, so wird dasjenige kleinste Bit des Akkumulatorwortes über den Detektor DE und der Setzeinrichtung SR auf 0 gesetzt, dessen Wertigkeit größer ist als dasjenige des größtmöglichen Eingangswortes. Im Ausführungsbeispiel wird das Bit Nr. 2 des Akkumulatorwortes gesetzt, da das größtmögliche Eingangswort nur die beiden Bits Nr. 0 und 1 umfaßt. Das Akkumulatorwort kann auf diese Weise bei gesetztem Bit Nr. 2 nicht weiterwachsen. Laufen weiterhin Eingangsworte mit positivem Dezimalwert 1 ein, so bleiben die höchstwertigen Bits Nr. 3 bis 7 des Akkumulatorwortes konstant. Das Bit Nr. 2 bleibt mit 0 gesetzt. Laufen Eingangsworte mit negativem Dezimalwert ein, so werden diese vom Akkumulatorwort abgezogen.

Nach erstmaligem Unterschreiten des Maximalwertes arbeitet der Akkumulator AK wieder korrekt.

Entsprechend umgekehrt verhält es sich, wenn der Minimalwert oder ein darunterliegender Wert detektiert und das Bit Nr. 2 mit einer logischen 1 gesetzt wird.

Der Akkumulator AK arbeitet somit nach einem Verfahren, bei dem in einer ersten Taktperiode ein Eingangswort im Addierwerk AW addiert, einer Speichereinheit SE zugeführt und erst in der nächsten Taktperiode an den Ausgang der Speichereinheit SE geschoben und dort detektiert wird. Gesetzt wird nicht das detektierte Akkumulatorwort, sondern das um eine Taktperiode später ermittelte Akkumulatorwort.

Um ein Überlaufen des Addierwerks AW zu verhindern, muß das Gewicht des gesetzten Teils des Akkumulatorwortes größer sein als das Gewicht des Eingangswortes.

Da beim erfindungsgemäßen Akkumulator das Addieren und das Detektieren eines Akkumulatorwortes nicht in einer Taktperiode stattfindet, sondern das Detektieren um eine Taktperiode verzögert durchgeführt wird, kann die Taktfrequenz bei gegebenem Addierwerk und bei gegebener Speichereinheit erhöht werden.

Das Akkumulatorwort kann neben der Darstellung in Zweierkomplementärarithmetik auch in anderer Form dargestellt sein, nämlich z. B. bei der Verwendung einer Abart eines sogenannten Carry-Save-Addierers, bei dem eine oder mehrere Stellen des Carry-Übertrags unterbrochen und zusätzliche Carrybits neben den Summenbits herausgeführt werden. In diesem Fall treten in einigen Wertigkeiten zwei statt nur ein Bit auf und ein nachfolgender Verschmelzungsaddierer muß aus diesem Summenwort und einzelnen Carrybits (in verschiedenen Wertigkeiten) ein einziges Summenwort bilden.

In Fig. 2 ist eine Schaltungsausführung des erfindungsgemäßen Akkumulators AH abgebildet. Das Addierwerk AW besteht aus acht 1-Bit-Volladdierern VA₀ bis VA₇ mit seriellem Übertrag. Der Obertragseingang C des Volladdierers VA₀ ist mit 0 gesetzt. Anstelle des Volladdierers VA₀ kann auch ein Halbaddierer angeordnet sein. Der Übertragsausgang des Volladdierers VA₇ wird nicht genutzt. Der Signalausgang S jedes Volladdierers VA₀ bis VA₇ ist jeweils mit dem Signaleingang D eines D-Flip-Flops FF₀ bis FF₇ verbunden. Die Gesamtheit der D-Flip-Flops FF₀ bis FF₇ stellt die Speichereinheit SE dar. Der Ausgang Q jedes D-Flip-Flops FF₁ bis FF₇ ist jeweils auf einen Additionseingang B desjenigen Volladdierers zurückgeführt, mit dem er über den Signalausgang S verbunden ist. Der Additionseingang A des Volladdierers VA₀ ist mit dem Akkumulatoreingang E₀ verbunden. Die Additionseingänge A der restlichen Volladdierer VA₁ bis VA₇ sind gemeinsam mit dem Akkumulatoreingang E₁ verbunden. Durch diese Verknüpfung wird die Transformation des 2 Bit breiten Eingangswortes in das 8 Bit breite Akkumulatorwort vorgenommen. Der Ausgang Q der D-Flip-Flops FF₀ bis FF₇ ist jeweils auf einen Akkumulatorausgang S₀ bis S₇ geführt.

Der Detektor DE besteht aus zwei logischen UND-Schaltungen G₁ und G₂ und einer logischen ODER-Schaltung G₃. Die beiden Eingänge der logischen ODER-Schaltung G₃ sind mit den Ausgängen der beiden UND-Schaltungen G₁ und G₂ verknüpft. Zum Detektieren werden die vier höchstwertigen Bits herangezogen. Die UND-Schaltung G₁ dient zum Detektieren des Minimalwertes, hierzu sind ihre Eingänge jeweils mit einem Ausgang des D-Flip-Flops FF₄ bis FF₇ verbunden, wobei die Verbindungen mit den Ausgängen der D-Flip-Flops FF₄ bis FF₆ negiert sind. Liegt der kleinstmöglichste Wert der vier höchstwertigen Bits, nämlich 1000_binär vor, so liegt am Ausgang der UND-Schaltung G₁ eine logische 1 an. Dies bedeutet, daß der Minimalwert detektiert ist. Für sämtliche anderen Werte der vier höchstgewichtigen Bits liegt am Ausgang der UND-Schaltung G₁ eine logische 0 an.

Die UND-Schaltung G₂ dient zur Detektion des Maximalwertes, hierzu sind die Eingänge der UND-Schaltung G₂ jeweils mit den Ausgängen der D-Flip-Flops FF₄ bis FF₇ verbunden, wobei die Verbindung mit dem Ausgang des D-Flip-Flops FF₇ negiert ist. Liegt der größtmöglichste Wert der vier höchstgewichtigsten Bits, nämlich 0111_binär vor, so liegt am Ausgang der UND-Schaltung G₂ eine logische 1 an. Dies bedeutet, daß der Maximalwert detektiert ist. Für sämtliche andere Werte der vier höchstgewichtigen Bits liegt am Ausgang der UND-Schaltung G₂ eine logische 0 an.

Über den Ausgang der ODER-Schaltung G₃ wird der als Setzeinrichtung verwendete Selektor SEL gesteuert, der zwischen dem Signalausgang S des 1-Bit-Volladdierers VA₂ und dem Signaleingang D des D-Flip-Flops FF₂ angeordnet ist. Dabei ist der Signalausgang S auf einen ersten Eingang IN₀ des Selektors SEL und der Ausgang Out auf den Eingang D des D-Flip-Flops geführt. Ein zweiter Signaleingang IN₁ ist mit dem Ausgang der logischen UND-Schaltung G₁ verbunden.

Liegt nun am Ausgang der logischen UND-Schaltung G₁ oder am Ausgang der logischen UND-Schaltung G₂ eine 1 an, so wird der Selektor SEL jedenfalls über die ODER-Schaltung G₃ mit einer logischen 1 angesteuert. In diesem Fall wird der Signaleingang IN₁ durchgeschaltet und das Bit Nr. 2 des Akkumulatorwortes mit dem an dem Signaleingang IN₁ an liegenden Bit gesetzt. Ist Minimalwert detektiert, liegt am Signaleingang IN₁ eine 1 an, wird Maximalwert detektiert, liegt am Signaleingang IN₀ eine 0 an. Für den Fall, daß weder der Minimalwert noch der Maximalwert detektiert werden, liegt am Steuereingang des Selektors SEL eine logische 0 an und der Eingang IN₀ des Selektros SEL wird durchgeschaltet.

Im Schaltungsbeispiel besteht das Addierwerk aus acht 1-Bit-Volladdierern, grundsätzlich kann es auch aus einer Kombination von anderen Addierern, wie z. B. von zwei 4-Bit-Volladdierern oder aus einem 8-Bit-Volladdierer bestehen. Die Verwendung von acht D-Flip-Flops als Speichereinheit SE stellt sich in Verbindung mit den acht 1-Bit-Volladdierern als vorteilhafte Ausgestaltung kar. Grundsätzlich kann auch eine andere Speichereinheit verwendet werden. Der Detektor und die Setzeinrichtung können ebenfalls in beliebiger Weise realisiert werden, so kann alternativ zum Schaltungsbeispiel anstelle des D-Flip- Flops FF₂ ein Flip-Flop mit zwei Setzeingängen angeordnet werden, bei dem die Ausgänge der logischen UND-Schaltungen G₁ und G₂ jeweils auf einen Setzeingang des D-Flip-Flops geführt sind. In diesem Falle entfallen die logische ODER-Schaltung G₃ und der Selektor SEL.

Claims (5)

1. Binärer Akkumulator zum Ermitteln eines binären Wortes mit Überlaufschutz, der ein Addierwerk, eine Speichereinheit, einen Detektor und eine Setzeinrichtung aufweist, bei dem das Addierwerk mit der Speichereinheit verbunden ist, bei dem ein Eingangswort einem gespeicherten Wort hinzuaddiert wird, bei dem der Detektor überprüft, ob die Werte des gespeicherten Wortes innerhalb eines vorgegebenen Wertebereichs liegen und für den Fall, daß die Werte des gespeicherten Wortes außerhalb des vorgegebenen Wertebereichs liegen, ein Setzsignal generiert, dadurch gekennzeichnet, daß der Detektor (DE) nur Extremwerte des gespeicherten Wortes überprüft und bei Vorliegen von Werten außerhalb des vorgegebenen Wertebereichs über die Setzeinrichtung (SR, SEL) ein Teil des gespeicherten Wortes gesetzt wird, wobei das Gewicht des gesetzten Teils größer als dasjenige des größtmöglichen Eingangswortes ist.

2. Akkumulator nach Anspruch 1, dadurch gekennzeichnet, daß der vorgegebene Wertebereich die höchstwertigen Bits des gespeicherten Wortes enthält.

3. Akkumulator nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, daß der Detektor (DE) direkt mit dem Signalausgang der Speichereinheit (SE) verbunden ist und die Setzeinrichtung (SR, SEL) mit einem Signaleingang oder einem Setzeingang der Speichereinheit (SE) verbunden ist.

4. Akkumulator nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß das gespeicherte Wort in Zweierkomplementärarithmetik dargestellt ist.

5. Akkumulator nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß das Addierwerk (AW) eine Vielzahl von in Reihe geschalteter 1-Bit-Volladdierer (VA₀ bis VA₇) aufweist, die jeweils mit einem, in ihrer Gesamtheit die Speichereinheit (SE) bildenden, D-Flip-Flop (FF₀ bis FF₇) verbunden sind, daß die Setzeinrichtung (SR) einen Selektor (SEL) mit zwei Signaleingängen (IN₀, IN₁) darstellt, der durch den Detektor (DE) angesteuert wird und dessen erster Signaleingang (IN₀) mit dem Signalausgang eines 1-Bit-Volladdierers (AV₂), dessen zweiter Signaleingang (IN₁) mit dem Setzausgang des Detektors (DE) und dessen Signalausgang mit dem Signaleingang eines D-Flip-Flops (FF₂) verbunden ist.