DE4028149A1

DE4028149A1 - Electronic multiplier-divider circuit - has shift register switchable betweenuse as product and divided register

Info

Publication number: DE4028149A1
Application number: DE19904028149
Authority: DE
Inventors: Paul Merkle
Original assignee: Individual
Current assignee: Individual
Priority date: 1990-09-05
Filing date: 1990-09-05
Publication date: 1992-03-12

Abstract

An electronic multiplier-divider circuit generates the products and quotients by a real method and contains a switchable parallel-addition-subtraction circuit. Only each third, fourth, fifth or sixth pulse causes a parallel addition or subtraction or, in exceptional cases, a shift. The circuit can contain two four-cycle pulse circuits, in which case every fourth pulse causes a parallel addition or subtraction as long as the pulse does not cause a shift. USE/ADVANTAGE - Contains shift register which can be changed over between use for division or multiplication.

Description

Gegenstand der Erfindung ist eine elektronische Multipli zier-Dividierschaltung, welche mittels Parallel-Additionen oder mittels Parallel-Subtraktionen die Ergebniszahl erzeugt und eine umschaltbare Parallel-Schaltung aufweist, welche addiert, wenn der Steuer-Eingang mit H-Potential angesteuert wird und subtrahiert, wenn der Steuer-Eingang mit L-Potential angesteuert wird. Diese Umschaltbarkeit wird erstens dadurch ermöglicht, daß als Tetraden-Schaltungen umschaltbare Tetraden-Schaltungen zur Verwendung kommen und daß das Schieberegister 3, welches bei Multiplikation das Ergebnis-Schieberegister ist und bei Division das Dividenden-Schieberegister ist, umschaltbar ist und somit auf Rechts-Verschiebung oder Links-Verschiebung vorangesteuert werden kann. Als Steuerwerk kommt ein kombiniertes Steuerwerk nach P 40 25 474.7 und P 40 25 468.2 zur Verwendung, deren Eingangs-Schaltung durch eine gemeinsame Eingangs-Schaltung ersetzt ist.The invention relates to an electronic multiplication-dividing circuit which generates the result number by means of parallel additions or by means of parallel subtractions and has a switchable parallel circuit which adds when the control input is driven with H potential and subtracts when the control input is controlled with L potential. This switchability is firstly made possible by the fact that switchable tetrad circuits are used as the tetrad circuits and that the shift register 3 , which is the result shift register when multiplying and the dividend shift register when divided, is switchable and thus to the right shift or left shift can be controlled. A combined control unit according to P 40 25 474.7 and P 40 25 468.2 is used as the control unit, the input circuit of which is replaced by a common input circuit.

Diese elektronische Multiplizier-Dividierschaltung ist ohne Verlängerungs-Schieberegister 3b und ohne Multiplikator-Schieberegister 6 und ohne Quotienten-Schieberegister 20 und ohne Umsetzer-Schaltungen in Fig. 1 dargestellt. In Fig. 2 ist eine Schaltung 5 der Schaltungsreihe F dargestellt, welche von Addition auf Subtraktion und von Subtraktion auf Addition umschaltbar ist. In Fig. 3 ist eine Neuner-Komplementschaltung 30 einer Tetraden-Schaltung 5 dargestellt. In Fig. 4 ist ein dualer Voll-Addierer 25 einer Tetraden-Schaltung 5 dargestellt. In Fig. 5a und 5b und 5c ist das Steuerwerk 2 dargestellt. In Fig. 6 ist die Kombischaltung 7-8-9 des Steuerwerks 2 dargestellt. In Fig. 7 ist die Impuls-Schaltung 11 dargestellt. In Fig. 8 ist die Umcodierschaltung 7 dargestellt. In Fig. 9 ist der Impuls-Zähler 9 dargestellt. In Fig. 10 ist die Schaltung 18 dargestellt. In Fig. 11 ist ein Teilstück mit 4 bit des Schieberegisters 3 dargestellt, das Parallel-Eingabe und Links-Verschiebung und Rechts-Verschiebung aufweist. In Fig. 12 ist ein Teilstück mit 4 bit des Schieberegisters 3b dargestellt, das die rechtsseitige Verlängerung des Schieberegisters 3 bildet und nur Links-Verschiebung und Rechts-Verschiebung aufweist. Die Schaltung 12 des Steuerwerks 2 ist in P 40 25 474 dargestellt und beschrieben und hat dort auch die Nummer 12 (Fig. 4 und Fig. 11 und Fig. 12).This electronic multiplier-divider circuit is shown in FIG. 1 without an extension shift register 3 b and without a multiplier shift register 6 and without a quotient shift register 20 and without a converter circuit. In Fig. 2 shows a circuit 5 is shown the circuit F, which is switched from addition to subtraction, and by subtraction to addition. A nine's complement circuit 30 of a tetrad circuit 5 is shown in FIG. 3. FIG. 4 shows a dual full adder 25 of a tetrad circuit 5 . The control unit 2 is shown in FIGS. 5a and 5b and 5c. In Fig. 6, the combination circuit 7-8-9 of the control unit 2 is shown. In Fig. 7, the pulse circuit 11 is shown. In FIG. 8, the Umcodierschaltung 7 is shown. In Fig. 9, the pulse counter 9 is shown. The circuit 18 is shown in FIG . In Fig. 11 a section 4 is shown bit of the shift register 3, the parallel input and left shift and right shift has. FIG. 12 shows a section with 4 bits of the shift register 3 b, which forms the right-hand extension of the shift register 3 and has only left shift and right shift. The circuit 12 of the control unit 2 is shown in P 40 25 474 and described, and there also has the number 12 (Fig. 4 and Fig. 11 and Fig. 12).

Diese Multiplizier-Dividierschaltung besteht aus der Haupt- Schaltung 1 und dem Zusatz-Schieberegister 3b und dem Steuerwerk 2 und dem Multiplikator-Schieberegister 6 und dem Quotienten-Schieberegister 20. Die Schaltung 1 besteht aus 6 Tetraden-Schaltungen 5, welche von Addition auf Subtraktion und von Subtraktion auf Addition umschaltbar sind und dem Schieberegister 3 und dem Schieberegister 3b, welches die rechtsseitige Verlängerung des Schieberegisters 3 bildet und dem Schieberegister 4. Das Schieberegister 3 ist bei Multiplikation das Ergebnis-Schieberegisters und bei Division das Dividenden-Schieberegister. Das Schieberegister 4 ist bei Multiplikation das Multiplikanden-Schieberegister und bei Division das Divisor-Schieberegister. Das Steuerwerk 2 besteht aus den Abschnitten 2a und 2b und 2c (Fig. 5a bis 5c) und besteht somit aus der Start-Schaltung 50 und dem Multiplikator-Schieberegister 6 und dem Quotienten-Schieberegister 20 und der Umcodierschaltung 7 und der Schaltung 8 und dem Impuls-Zähler 9 und dem Potential-Speicher-Flip-Flop 10 und der Impuls-Schaltung 11a und der Schaltung 12, welche in P 40 25 474.7 dargestellt und beschrieben ist und 2 Impuls-Zähler 13 und 14 aufweist, von welchen der Impuls-Zähler 13 mit der Anzahl der Multiplikatorziffern programmiert wird. An weiteren Teilen besteht dieses Steuerwerk 2 aus der Impuls-Schaltung 11b und den Potential-Speicher-Flip-Flops 15 und 16 und dem Impuls-Zähler 17 und der Schaltung 18. Das Multiplikator-Schieberegister 6 ist echter Bestandteil des Steuerwerks 2 und das Quotienten-Schieberegister 19 unechter Bestandteil des Steuerwerks 2.This multiplier-divider circuit consists of the main circuit 1 and the additional shift register 3 b and the control unit 2 and the multiplier shift register 6 and the quotient shift register 20 . Circuit 1 consists of 6 tetrad circuits 5 , which can be switched from addition to subtraction and from subtraction to addition, and shift register 3 and shift register 3 b, which forms the right-hand extension of shift register 3 and shift register 4 . Shift register 3 is the result shift register for multiplication and dividend shift register for division. Shift register 4 is the multiplicand shift register in multiplication and divisor shift register in division. The control unit 2 consists of sections 2 a and 2 b and 2 c ( FIGS. 5a to 5c) and thus consists of the start circuit 50 and the multiplier shift register 6 and the quotient shift register 20 and the recoding circuit 7 and the circuit 8 and the pulse counter 9 and the potential memory flip-flop 10 and the pulse circuit 11 a and the circuit 12 , which is shown and described in P 40 25 474.7 and has 2 pulse counters 13 and 14 , from which the pulse counter 13 is programmed with the number of multiplier digits. In other parts, this control unit 2 consists of the pulse circuit 11 b and the potential memory flip-flops 15 and 16 and the pulse counter 17 and the circuit 18th The multiplier shift register 6 is a real component of the control unit 2 and the quotient shift register 19 is a false component of the control unit 2 .

Eine Tetraden-Schaltung 5 (Fig. 2) besteht aus Negier- Schaltungen 16 und 2 Und-Schaltungen 17 mit je 2 Eingängen und 2 Und-Schaltungen 18 und 2 Oder-Schaltungen 19 mit je 2 Eingängen und 5 Und-Schaltungen 20 und 5 Oder-Schaltungen 21 mit je 2 Eingängen und der Oder-Schaltung 22 und 7 Und-Schaltungen 23 mit je 2 Eingängen und der Negier- Schaltung 24 und 2 Oder-Schaltungen 25 mit je 2 Eingängen und 2 Oder-Schaltungen 26 mit je 3 Eingängen und 2 dualen Voll-Addierern 27 und 28 und der Komplementschaltung 30 und den zugehörigen Leitungen. Die Eingänge A und B und die Ausgänge C sind mit den zugehörigen Zahlenwerten 5211 gekennzeichnet. Der Übertrag-Eingang hat die Bezeichnung x und der Übertrag-Ausgang die Bezeichnung y.A tetrad circuit 5 ( FIG. 2) consists of negation circuits 16 and 2 AND circuits 17 , each with 2 inputs and 2 AND circuits 18 and 2 OR circuits 19 , each with 2 inputs and 5 AND circuits 20 and 5 OR circuits 21 with 2 inputs each and the OR circuit 22 and 7 AND circuits 23 with 2 inputs each and the negation circuit 24 and 2 OR circuits 25 with 2 inputs each and 2 OR circuits 26 with 3 inputs each and 2 dual full adders 27 and 28 and complement circuit 30 and associated lines. Inputs A and B and outputs C are identified with the associated numerical values 5211. The carry input is labeled x and the carry output is labeled y.

Die Neuner-Komplementschaltung 30 (Fig. 3) besteht aus 4 Negier-Schaltungen 61 und 8 Und-Schaltungen 62 mit je 2 Eingängen und 4 Oder-Schaltungen 63 mit je 2 Eingängen und der Negier-Schaltung 64 und den zugehörigen Leitungen.The nine's complement circuit 30 ( FIG. 3) consists of 4 negation circuits 61 and 8 AND circuits 62 , each with 2 inputs and 4 OR circuits 63 , each with 2 inputs, and the negation circuit 64 and the associated lines.

Der duale Voll-Addierer 27 (Fig. 4) besteht aus 4 Und- Schaltungen 51 mit je 2 Eingängen und 3 Oder-Schaltungen 52 mit je 2 Eingängen und 2 Negier-Schaltungen 53 und den zugehörigen Leitungen. Die Eingänge haben die Bezeichnungen x und k und l. Der Ausgang hat die Bezeichnung m und der Übertrag-Ausgang die Bezeichnung n.The dual full adder 27 ( FIG. 4) consists of 4 AND circuits 51 with 2 inputs each and 3 OR circuits 52 with 2 inputs each and 2 negation circuits 53 and the associated lines. The inputs have the designations x and k and l. The output has the designation m and the carry output has the designation n.

Eine Teilschaltung des Schieberegisters 3 (Fig. 11), das Parallel-Eingabe und Links-Verschiebung und Rechts-Verschiebung um je 4 bit aufweist, besteht aus einem Doppel-Flip-Flop 40 und 2 Und-Schaltungen 1 mit je 2 Eingängen und der Und-Schaltung 2 mit 2 Eingängen und 2 Negier- Schaltungen 3 und 2 Oder-Schaltungen 4 mit je 3 Eingängen und 3 Und-Schaltungen 5 mit je 2 Eingängen. A subcircuit of the shift register 3 ( Fig. 11), which has parallel input and left shift and right shift by 4 bits each, consists of a double flip-flop 40 and 2 AND circuits 1 with 2 inputs each and AND circuit 2 with 2 inputs and 2 negation circuits 3 and 2 OR circuits 4 with 3 inputs each and 3 AND circuits 5 with 2 inputs each.

Eine Teilschaltung des Schieberegisters 3b (Fig. 12), das Links-Verschiebung und Rechts-Verschiebung um je 4 bit aufweist, besteht auch aus einem Doppel-Flip-Flop 40 und 2 Und-Schaltungen 1 mit je 2 Eingängen und der Und-Schaltung 2 mit 2 Eingängen und 2 Oder-Schaltungen 6 mit je 2 Eingängen und 2 Und-Schaltungen 7 mit je 2 Eingängen und 2 Negier-Schaltungen 3.A subcircuit of the shift register 3 b ( FIG. 12), which has left shift and right shift by 4 bits each, also consists of a double flip-flop 40 and 2 AND circuits 1 with 2 inputs each and the AND Circuit 2 with 2 inputs and 2 OR circuits 6 with 2 inputs each and 2 AND circuits 7 with 2 inputs and 2 negating circuits 3 each.

Das Steuerwerk 2 (Fig. 5a und 5b und 5c) besteht an weiteren Teilen aus der Oder-Schaltung 23 mit 2 Eingängen und den Und-Schaltungen 24 und 25 mit je 2 Eingängen und der Negier-Schaltung 26 und der Oder-Schaltung 31 mit 2 Eingängen und der Und-Schaltung 32 mit 2 Eingängen und den Negier-Schaltungen 33 und 34 und den Und-Schaltungen 35 bis 38 mit je 2 Eingängen und den Und-Schaltungen 39 bis 45 mit je 2 Eingängen und den Negier-Schaltungen 46 bis 49 und den Oder-Schaltungen 50 und 51 mit je 2 Eingängen und den zugehörigen Leitungen.The control unit 2 ( FIGS. 5a and 5b and 5c) consists of further parts of the OR circuit 23 with 2 inputs and the AND circuits 24 and 25 with 2 inputs each and the negation circuit 26 and the OR circuit 31 with 2 inputs and the AND circuit 32 with 2 inputs and the negation circuits 33 and 34 and the AND circuits 35 to 38 with 2 inputs each and the AND circuits 39 to 45 with 2 inputs each and the negation circuits 46 to 49 and the OR circuits 50 and 51 with 2 inputs each and the associated lines.

Die Schaltung 7 (Fig. 8) besteht aus 5 Und-Schaltungen 1 mit je 2 Eingängen und 5 Oder-Schaltungen 2 mit je 2 Eingängen und den zugehörigen Leitungen. Die Eingänge sind mit den zugehörigen Zahlenwerten 5211 gekennzeichnet. Die Ausgänge sind mit den Ziffern 1 bis 9 gekennzeichnet.The circuit 7 ( Fig. 8) consists of 5 AND circuits 1 with 2 inputs each and 5 OR circuits 2 with 2 inputs each and the associated lines. The inputs are identified with the associated numerical values 5211. The outputs are marked with the numbers 1 to 9.

Die Schaltung 8 (Fig. 6) besteht aus 9 Und-Schaltungen 41 mit je 2 Eingängen und der Oder-Schaltung 42 mit 9 Eingängen und der Negier-Schaltung 43 und den zugehörigen Leitungen.The circuit 8 ( FIG. 6) consists of 9 AND circuits 41 with 2 inputs each and the OR circuit 42 with 9 inputs and the negation circuit 43 and the associated lines.

Der Impuls-Zähler 9 (Fig. 9) besteht aus 10 einfachen Flip-Flops 1 bis 10 und 9 Und-Schaltungen 11 mit je 2 Eingängen und 9 Und-Schaltungen 12 mit je 2 Eingängen und der Oder-Schaltung 13 mit 5 Eingängen und 3 Oder-Schaltungen 14 mit je 2 Eingängen und dem weiteren einfachen Flip-Flop 15 und 4 Und-Schaltungen 16 mit je 2 Eingängen und 2 Negier-Schaltungen 17 und den zugehörigen Leitungen. Der Impuls-Eingang hat die Bezeichnung a. Der Rück stell-Eingang auf den Zählerstand 0 (Null) hat die Bezeichnung r1. Der Rückstell-Eingang auf den Zählerstand 1 hat die Bezeichnung r2.The pulse counter 9 ( Fig. 9) consists of 10 simple flip-flops 1 to 10 and 9 AND circuits 11 with 2 inputs each and 9 AND circuits 12 with 2 inputs each and the OR circuit 13 with 5 inputs and 3 OR circuits 14 , each with 2 inputs and the further simple flip-flop 15 and 4 AND circuits 16 , each with 2 inputs and 2 negation circuits 17 and the associated lines. The pulse input has the designation a. The reset input to counter reading 0 (zero) has the designation r 1 . The reset input to counter reading 1 is called r 2 .

Die Impuls-Schaltung 11a (Fig. 7) besteht aus 2 Doppel- Flip-Flops 21 und 22 und somit aus 4 einfachen Flip-Flops 1 bis 4 und 4 Und-Schaltungen 5 mit je 2 Eingängen und 4 Und-Schaltungen 6 mit je 2 Eingängen und 4 Und- Schaltungen 7 mit je 2 Eingängen und 4 Und-Schaltungen 8 mit je 2 Eingängen und einer weiteren Und-Schaltung 9 mit 2 Eingängen und 2 Oder-Schaltungen 10 mit je 2 Eingängen und 2 Negier-Schaltungen 11 und den zugehörigen Leitungen. Der Impuls-Eingang hat die Bezeichnung f. Der Rückstell- Eingang hat die Bezeichnung r. Die Impuls-Ausgänge sind mit den Buchstaben a bis d gekennzeichnet.The pulse circuit 11 a ( Fig. 7) consists of 2 double flip-flops 21 and 22 and thus of 4 simple flip-flops 1 to 4 and 4 AND circuits 5 with 2 inputs and 4 AND circuits 6 with 2 inputs each and 4 AND circuits 7 with 2 inputs each and 4 AND circuits 8 with 2 inputs each and a further AND circuit 9 with 2 inputs and 2 OR circuits 10 with 2 inputs and 2 negation circuits 11 and the associated lines. The pulse input has the designation f. The reset input has the designation r. The pulse outputs are marked with the letters a to d.

An Stelle des Impuls-Zählers 11b kann auch der Impuls-Zähler 11a verwendet werden. In diesem Fall werden die Ausgänge b und d nicht gebraucht. Der Impuls-Zähler 11b weist im Vergleich mit dem Impuls-Zähler 11a den Unterschied auf, daß er die Ausgänge b und d nicht hat und somit 4 Und-Schaltungen mit je 2 Eingängen weniger hat. Der Impuls-Zähler 11b hat somit nur 2 Und-Schaltungen 7 und nur 2 Und-Schaltungen 8.Instead of the pulse counter 11 b, the pulse counter 11 a can also be used. In this case, outputs b and d are not used. The pulse counter 11 b has the difference in comparison with the pulse counter 11 a that it does not have the outputs b and d and thus has 4 AND circuits with 2 inputs less each. The pulse counter 11 b thus has only 2 AND circuits 7 and only 2 AND circuits 8 .

Die Schaltung 18 (Fig. 10) besteht aus dem Impuls-Zähler 18a und der Eingangs-Schaltung 18b und der Umcodier-Schaltung 18c. Der Impuls-Zähler 18a besteht aus 9 einfachen Flip-Flops 41 und 8 Und-Schaltungen 42 mit je 2 Eingängen und 8 Und-Schaltungen 43 mit je 2 Eingängen und der Oder-Schaltung 44 mit 5 Eingängen und den zugehörigen Leitungen. Die Eingangs-Schaltung 18b besteht aus 4 Und- Schaltungen 45 mit je 2 Eingängen und dem weiteren einfachen Flip-Flop 46 und 2 Negier-Schaltungen 47. Die Umcodierschaltung 18c besteht aus 2 Oder-Schaltungen 48 mit je 4 Eingängen und der Oder-Schaltung 49 mit 5 Eingängen und der Oder-Schaltung 55 mit 8 Eingängen und den zugehörigen Leitungen. Der Zählimpuls-Eingang hat die Bezeichnung a. Der Rückstell-Eingang hat die Bezeichnung r. Die Ausgänge sind mit den zugehörigen Zahlenwerten 5211 gekennzeichnet.The circuit 18 ( Fig. 10) consists of the pulse counter 18 a and the input circuit 18 b and the recoding circuit 18 c. The pulse counter 18 a consists of 9 simple flip-flops 41 and 8 AND circuits 42 with 2 inputs each and 8 AND circuits 43 with 2 inputs each and the OR circuit 44 with 5 inputs and the associated lines. The input circuit 18 b consists of 4 AND circuits 45 , each with 2 inputs and the further simple flip-flop 46 and 2 negation circuits 47 . The recoding circuit 18 c consists of 2 OR circuits 48 with 4 inputs each and the OR circuit 49 with 5 inputs and the OR circuit 55 with 8 inputs and the associated lines. The counting pulse input has the designation a. The reset input has the designation r. The outputs are identified with the associated numerical values 5211.

Die Wirkungsweise dieser Multiplizier-Dividierschaltung ergibt sich beim Multiplizieren wie folgt: Zuerst wird das Steuerwerk 2 und sämtliche Schieberegister durch Ansteuern des Eingangs R mit einem H-Impuls in ihre Grund-Stellung gebracht und somit auch der Inhalt der Schieberegister gelöscht. Die Einstellung auf Multiplikation erfolgt durch Anlegen von H-Potential an den Eingang E. Damit wird vom Ausgang A des Steuerwerks 2 der Eingang u der Schaltung F mit H-Potential angesteuert und werden damit die Tetraden-Schaltungen 5 auf Addition eingestellt. Somit ist hierbei auch die Und-Schaltung 24 vor-angesteuert und somit die Impuls-Schaltung 11a vor-angesteuert. Der Multiplikand wird 5211-codiert von rechts nach links in das Schieberegister 4 eingetaktet (großer Stellenwert vorn). Dann wird der Multiplikator ebenfalls 5211-codiert von links nach rechts über die Eingänge C in das Schieberegister 6 eingetaktet (kleiner Stellenwert vorn). Über den Eingang w wird dann die Anzahl der Multiplikatorziffern in den Impuls-Zähler 13 der Schaltung 12 eingetaktet, der seinen Zählerstand im Zähl-Code speichert. Dann wird an den Eingang T die Takt-Frequenz angelegt und dann der Eingang S der Start-Schaltung 50 mit einem H-Impuls angesteuert und damit der Multiplikations-Ablauf ausgelöst, weil hierbei die Und-Schaltung 38 schon vor-angesteuert ist. Falls als erste Multiplikatorziffer die Ziffer 4 verarbeitet wird, wird nun 4mal aufeinanderfolgend der Multiplikand zum anfänglichen Wert Null addiert, indem bei jedem a-Impuls der Impuls-Schaltung 11a über die Und-Schaltung 36 der Ausgang B mit einem H-Impuls beliefert wird. Die Parallel-Addition kommt hierbei dadurch zustande, daß der Ausgang B die Leitung a des Schieberegisters 3 mit einem H-Impuls ansteuert, womit auch über die Leitung p die Leitung t mit diesem H-Impuls angesteuert wird. Beim fünften H-Impuls des Ausgangs a der Impuls-Schaltung 11a ist nicht mehr die Und-Schaltung 36 vor-angesteuert, sondern die Und-Schaltung 35 und wird somit der Ausgang C mit einem H-Impuls beliefert. Vom Ausgang C des Steuerwerks 2 wird die Leitung b des Schieberegisters 3 mit einem H-Impuls angesteuert und somit auch die Leitung t, weil die Leitung t über die Leitung p mit dem Ausgang einer entsprechenden Oder-Schaltung verbunden ist. Hierbei wird der Inhalt des Schieberegisters 3 und des Schieberegisters 3b um 4 bit nach rechts verschoben. Wenn eine Multiplikatorziffer nur eine 0 (Null) ist, wird nur der Inhalt des Schieberegisters 3 und somit auch der Inhalt des Schieberegisters 3b um 4 bit nach rechts verschoben. Wenn auf diese Weise alle Multiplikatorziffern aufgearbeitet sind, ist die Multiplikation zu Ende. Hierbei wechselt der Ausgang v der Schaltung 12 von H-Potential auf L-Potential und ist somit die Und-Schaltung 38 nicht mehr vor- angesteuert. Die Ergebniszahl ist nun teilweise im Schieberegister 3 gespeichert und teilweise im Schieberegister 3b gespeichert. Falls die Schaltung 12 als Schaltung 12b ausgebildet ist, wird die Ergebniszahl am Schluß der Multiplikation ganz in das Schieberegister 3b hineingetaktet. Mittels eines Serien-Parallel-Umsetzers wird dann die Ergebniszahl in einem vierfachen Schieberegister gespeichert.The operation of this multiplier-divider circuit results when multiplying as follows: First, the control unit 2 and all shift registers are brought into their basic position by driving the input R with an H pulse, and the contents of the shift registers are thus also cleared. The setting for multiplication is carried out by applying H potential to input E. Thus, output A of control unit 2 drives input u of circuit F with H potential and thus sets the tetrad circuits 5 to addition. Thus, the AND circuit 24 is also pre-activated and thus the pulse circuit 11 a is pre-activated. The multiplicand is clocked in 5211-coded from right to left into shift register 4 (high priority at the front). Then the multiplier is also 5211-coded, clocked from left to right via inputs C into shift register 6 (small value at the front). Via the input w, the number of multiplier digits is then clocked into the pulse counter 13 of the circuit 12 , which stores its counter reading in the counting code. Then the clock frequency is applied to the input T and then the input S of the start circuit 50 is driven with an H pulse and thus the multiplication sequence is triggered because the AND circuit 38 is already pre-driven. If the digit is processed 4 as the first multiplier digit of the multiplicand is now 4 times successively added to the initial value zero by a is supplied via the AND circuit 36, the output B with an H pulse at each a pulse of the pulse circuit 11 . The parallel addition is achieved in that the output B drives the line a of the shift register 3 with an H pulse, so that the line t is also driven with this H pulse via the line p. At the fifth H pulse of output a of pulse circuit 11 a, it is no longer the AND circuit 36 that is pre-driven, but the AND circuit 35 and thus the output C is supplied with an H pulse. From the output C of the control unit 2 , the line b of the shift register 3 is driven with an H pulse and thus also the line t, because the line t is connected via the line p to the output of a corresponding OR circuit. The contents of shift register 3 and shift register 3 b are shifted 4 bits to the right. If a multiplier digit is only a 0 (zero), only the content of shift register 3 and thus also the content of shift register 3 b are shifted to the right by 4 bits. When all the multiplier digits have been processed in this way, the multiplication has ended. In this case, the output v of the circuit 12 changes from H potential to L potential and the AND circuit 38 is therefore no longer precontrolled. The result number is now partially stored in shift register 3 and partially stored in shift register 3 b. If the circuit 12 is designed as circuit 12 b, the result number is clocked into shift register 3 b at the end of the multiplication. The result number is then stored in a fourfold shift register by means of a series-parallel converter.

Beim Dividieren ergibt sich die Wirkungsweise dieser Multi plizier-Dividierschaltung wie folgt: Auch hierbei wird zuerst das ganze Steuerwerk 2 durch Ansteuern des Eingangs R mit einem H-Impuls in die Grund-Stellung gebracht, wobei auch alle Schieberegister in ihre Grund-Stellung gebracht werden und somit deren Inhalt gelöscht wird. Die Einstellung auf Division erfolgt durch Anlegen von L-Potential an den Eingang E, womit vom Ausgang A der Eingang u der Schaltung F mit L-Potential angesteuert wird und damit die Tetraden-Schaltungen 5 auf Subtraktion eingestellt sind. Hierbei ist somit die Und-Schaltung 25 vor-angesteuert und somit die Impuls-Schaltung 11b vor-angesteuert. Der Dividend wird 5211-codiert in das Schieberegister 3b eingetaktet (von rechts nach links; großer Stellenwert vorn), indem die Leitung c der Schieberegister 3 und 3b und somit auch die Leitung t dieser Schieberegister Takt-angesteuert werden. Dann wird der Divisor auch 5211-codiert von rechts nach links in das Schieberegister 4 eingetaktet (auch der große Stellenwert vorn). Dann wird an den Eingang T die Takt-Frequenz angelegt und dann der Eingang S der Start-Schaltung 50 mit einem H-Impuls angesteuert und damit der Divisions-Ablauf ausgelöst, weil hierbei die Und-Schaltung 41 schon vor-angesteuert ist. Zunächst wird hierbei bei jedem H-Impuls des Ausgangs a der Impuls-Schaltung 11b über die Und-Schaltung 40 der Ausgang D des Steuerwerks 2 mit einem H-Impuls beliefert, der die Leitung c und somit auch die Leitung t der Schieberegister 3 und 3b mit einem H-Impuls ansteuert, womit der Inhalt dieser Schieberegister 3 und 3b schrittweise nach links verschoben wird, bis die Negier-Schaltung 60 der Schaltung F an ihrem Ausgang L-Potential hat. Dann ist nicht mehr die Und-Schaltung 40, sondern die Und-Schaltung 39 vor-angesteuert und wird somit der Divisor so lange vom ersten Teilstück des Dividenden subtrahiert, bis die Negier-Schaltung 60 an ihrem Ausgang wieder H-Potential hat. Dann wird die Anzahl der Subtraktionen dieser ersten Subtraktions-Serie als erste Ergebnisziffer im Quotienten-Schieberegister 20 gespeichert, weil hierbei auch das Quotienten-Schieberegister 20 Takt-angesteuert wird. Im Anschluß wird immer vom Ausgang der Und-Schaltung 43 der Impuls-Zähler der Schaltung 18 rückgesetzt. Dann wird wieder der Dividend so lange nach links verschoben, bis die Negierschaltung 60 wieder L-Potential an ihrem Ausgang k hat, wobei jedesmal auch das Schieberegister 20 Takt-angesteuert wird. Bei jeder Verschiebe-Ansteuerung der Schieberegister 3 und 3b wird somit auch das Quotienten-Schieberegister 20 Takt-angesteuert, das bei der dargestellten Anordnung Links verschiebung aufweist. Die Division ist beendet, wenn die Negier-Schaltung 49 an ihrem Ausgang von H-Potential auf L-Potential wechselt, weil dann die Vor-Ansteuerung der Und-Schaltung 41 zu Ende ist. Der Quotient ist dann 5211-codiert im Schieberegister 20 gespeichert. When multiplying, the operation of this multiplication-divider circuit results as follows: Here, too, the entire control unit 2 is first brought into the basic position by actuating the input R with an H pulse, whereby all shift registers are also brought into their basic position and thus their content will be deleted. The setting to division is carried out by applying L potential to input E, with which output A of input u of circuit F is controlled with L potential and thus the tetrad circuits 5 are set to subtraction. Here, the AND circuit 25 is thus pre-activated and thus the pulse circuit 11 b is pre-activated. The dividend is coded 5211-coded into shift register 3 b (from right to left; high priority at the front) by clock-driving line c of shift registers 3 and 3 b and thus also line t of these shift registers. Then the divisor is also coded 5211-coded from right to left into shift register 4 (also the large value at the front). Then the clock frequency is applied to the input T and then the input S of the start circuit 50 is driven with an H pulse and thus the division process is triggered because the AND circuit 41 is already pre-driven. First, for each H pulse of the output a of the pulse circuit 11 b, the output D of the control unit 2 is supplied with an H pulse via the AND circuit 40 , which line C and thus also the line t of the shift registers 3 and 3 b driven with an H pulse, whereby the content of these shift registers 3 and 3 b is gradually shifted to the left until the negation circuit 60 of the circuit F has L potential at its output. Then it is no longer the AND circuit 40 , but the AND circuit 39 that is pre-activated and the divisor is thus subtracted from the first section of the dividend until the negation circuit 60 has H potential again at its output. Then the number of subtractions of this first subtraction series is stored as the first result digit in the quotient shift register 20 , because the quotient shift register 20 is also clock-controlled. Subsequently, the pulse counter of the circuit 18 is always reset from the output of the AND circuit 43 . Then the dividend is again shifted to the left until the negation circuit 60 again has L potential at its output k, the shift register 20 also being clock-controlled each time. With each shift control of the shift registers 3 and 3 b, the quotient shift register 20 is thus clock-controlled, which has left shift in the arrangement shown. The division is ended when the negation circuit 49 changes from H potential to L potential at its output, because then the pre-control of the AND circuit 41 has ended. The quotient is then stored in the shift register 20 in a 5211-coded manner.

Der Ausgang A des Steuerwerks 2 (Fig. 5a und 5b und 5c) steuert den Eingang u der Schaltung F an.The output A of the control unit 2 ( FIGS. 5a and 5b and 5c) controls the input u of the circuit F.

Der Ausgang B des Steuerwerks 2 steuert die Leitung a des Schieberegisters 3 an und somit über eine entsprechende Oder-Schaltung über die Leitung p die Takt-Leitung t. (Parallel-Eingabe in das Schieberegister 3).The output B of the control unit 2 controls the line a of the shift register 3 and thus the clock line t via a corresponding OR circuit via line p. (Parallel input in shift register 3 ).

Der Ausgang C des Steuerwerks 2 steuert die Leitung b des Schieberegisters 3 an und somit über die entsprechende Oder-Schaltung und über die Leitung p die Takt-Leitung t. (Rechts-Verschiebung des Inhalts der Schieberegister 3 und 3b um 4 bit pro Takt).The output C of the control unit 2 controls the line b of the shift register 3 and thus the clock line t via the corresponding OR circuit and via the line p. (Right shift of the content of shift registers 3 and 3 b by 4 bits per cycle).

Der Ausgang D des Steuerwerks 2 steuert die Leitung c des Schieberegisters 3 an und somit über die entsprechende Oder-Schaltung und über die Leitung p die Takt-Leitung t. (Links-Verschiebung des Inhalts der Schieberegister 3 und 3b um 4 bit pro Takt).The output D of the control unit 2 controls the line c of the shift register 3 and thus the clock line t via the corresponding OR circuit and via the line p. (Left shift of the contents of shift registers 3 and 3 b by 4 bits per cycle).

Das Schieberegister 3 ist auf eine Länge von 4 bit in Fig. 11 dargestellt. Das Schieberegister 3b ist die rechtsseitige Verlängerung des Schieberegisters 3 und auf eine Länge von 4 bit in Fig. 12 dargestellt. Die Leitungen t und b und c der Schieberegister 3 und 3b sind miteinander verbunden.The shift register 3 is shown in FIG. 11 for a length of 4 bits. The shift register 3 b is the right-hand extension of the shift register 3 and is shown in FIG. 12 for a length of 4 bits. Lines t and b and c of shift registers 3 and 3 b are connected to one another.

Der Ausgang k der Negier-Schaltung 60 der Schaltung F steuert den Eingang l der Schaltung 70 an.The output k of the negation circuit 60 of the circuit F drives the input 1 of the circuit 70 .

Die Anzahl der Schaltungen 5 ist beliebig groß, wenn die Schieberegister 3 und 4 entsprechend lang sind. Diese Multiplizier- Dividierschaltung hat im Normal-Fall 8 oder 9 Schaltungen 5.The number of circuits 5 is arbitrarily large if the shift registers 3 and 4 are correspondingly long. This multiplier-divider circuit has 8 or 9 circuits 5 in the normal case.

Claims

1. Electronic multiplier-divider circuit which genuinely generates the product numbers and also genuinely generates the quotient numbers and has a switchable parallel-add-subtractor circuit ( 1 ), characterized in that only every third pulse or only each fourth pulse or only every fifth pulse or only every sixth pulse controls a parallel addition or a parallel subtraction or in exceptional cases controls a shift.

2. Electronic multiplier-divider circuit according to claim 1, characterized in that it has 2 pulse circuits ( 11 a and 11 b).

3. Electronic multiplier-divider circuit according to claim 1 or according to claim 1 and 2, characterized in that four-circuit pulse circuits are used as pulse circuits ( 11 a and 11 b) and that only every fourth pulse is a parallel addition or a parallel subtraction, provided that this shift does not control a shift.

4. Electronic multiplier-divider circuit according to claim 1 or according to claim 1 and 2 or according to claim 1 to 3, characterized in that a partial circuit of the shift register ( 3 ) including the associated double flip-flop only 8 AND circuits each Has 2 inputs and has no further AND circuit.

5. Electronic multiplier-divider circuit according to claim 1 or according to claim 1 and 2 or according to claim 1 to 3 or according to claim 1 to 4, characterized in that it is provided with a start circuit ( 50 ) according to P 40 16 101.3.

6. Electronic multiplier-divider circuit according to claim 1, characterized in that the special versions are designed so that only a pulse circuit ( 11 ) is required.