DE4020811C2 - - Google Patents
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- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
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- H03K17/082—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit
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- H03K17/662—Switching arrangements for passing the current in either direction at will; Switching arrangements for reversing the current at will connected to both load terminals each output circuit comprising more than one controlled bipolar transistor
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Description
Die Erfindung betrifft eine Schaltungsanordnung zum
Parallelbetrieb von zwei an einer Gleichspannung ange
schlossenen Schaltpolen, von denen vorzugsweise jeder aus
zwei in Serie geschalteten Transistoren oder GTO-Thyristoren
besteht, wobei die Verbindungen von zwei Halbleiterelementen
der Schaltpole über eine Drossel zusammengeschaltet
sind und eine Last an einer Mittelanzapfung
der Drossel angeschlossen ist.
Bei abschaltbaren Halbleiterelementen ergeben sich
aufgrund von Herstellungstoleranzen relativ große unterschiedliche
Ausschaltverzögerungen. Die Streuung bei den
Einschaltverzögerungen ist hingegen unerheblich. Werden
nun Schaltpole mit Transistoren oder GTO-Thyristoren
aufgebaut, so wirken sich die Ausschaltverzögerungen vor
allem beim Parallelschalten dieser sehr negativ aus. Die
Parallelschaltung von Schaltpolen ist in dem Artikel "Die
Drehstrom-Versuchslokomotive 1046.25 der ÖBB" in der
Zeitschrift Eisenbahntechnik 1/83 in Abb. 5 dargestellt,
wobei die Last unbedingt eine Induktivität beinhaltet und
an den Verbindungen von zwei GTO-Thyristoren der Schaltpole
angeschlossen ist. In der GB 21 84 625 A ist ebenfalls
eine Parallelschaltung von zwei Schaltpolen dargestellt,
bei der die Verbindungen von zwei Halbleiterelementen
der Schaltpole über eine Drossel zusammengeschaltet
sind.
Zur Verhinderung einer augenblicklichen Kommutierung des
gesamten Laststromes auf nur einen Schaltpol sind somit
jeweils zwei Schaltpole über eine Drossel miteinander
verbunden. Diese begrenzt den Anstieg des zwischen den
Schaltpolen auftretenden Ausgleichsstromes bzw. Differenzstromes.
Um den zwischen den beiden Schaltpolen
fließenden Differenzstrom innerhalb bestimmter Grenzen zu
halten, sind entsprechende Schaltungen notwendig.
Die Aufgabe der Erfindung besteht nun darin, eine Schal
tungsanordnung zu schaffen, die bei Überschreiten von
vorgegebenen Differenzstromgrenzen die Ansteuerung der
Halbleiterelemente der einzelnen Schaltpole entsprechend
beeinflussen kann.
Die Aufgabe wird durch die Erfindung gelöst, welche
dadurch gekennzeichnet ist, daß ein elektronischer
Differenzstromwandler in den Leitungen zur Drossel
angeordnet ist, der mit einer Differenzstromerkennungsschaltung
verbunden ist, die zwei Ausgänge aufweist, von
denen jeder an einen Eingang von zwei mit dem Setzeingang
je einer bistabilen Kippstufe verbundenen
UND-Gattern angeschlossen ist, und daß an die zweiten
Eingänge von zwei UND-Gattern das Ansteuersignal für zwei
gleichrangige Halbleiterelemente der beiden Schaltpole
angelegt ist, wobei das erste dieser beiden UND-Gatter
mit dem einen und das zweite mit dem anderen Ausgang der
Differenzstromerkennungsschaltung verbunden ist, und daß
an die zweiten Eingänge der beiden anderen UND-Gatter das
Ansteuersignal für die beiden anderen Halbleiterelemente
gelangt, wobei das erste dieser beiden UND-Gatter mit dem
anderen und das zweite mit dem einen Ausgang der Differenzstromerkennungsschaltung
verbunden ist, und daß die
den einzelnen UND-Gattern zugeführten Ansteuersignale
invertiert auch an die zugehörigen Rücksetzeingänge der
mit diesen UND-Gattern verbundenen Kippstufen gelangen
und daß die Ausgänge der vier Kippstufen mit den Steuereingängen
der Halbleiterelemente verbunden sind. Durch
diesen Schaltungsaufbau wird die Leitdauer des am
spätesten ausschaltenden Halbleiterelementes eines
Schaltpoles bei Überschreiten eines Differenzstromes
verkürzt. Dies erfolgt durch verzögertes Einschalten
dieses Halbleiterelementes.
Nach einer Ausgestaltung der Erfindung besteht die
Differenzstromerkennungsschaltung aus zwei bistabilen
Kippstufen, deren Ausgänge mit je zwei UND-Gattern
verbunden sind und an deren Eingängen je ein Komparator
angeschlossen ist, wobei der mit dem Rücksetzeingang der
einen Kippstufe verbundene Komparator mit dem nichtinvertierenden
Eingang an einer, vorzugsweise mit einem
Potentiometer einstellbaren, negativen Referenzspannung
liegt und der an dem Rücksetzeingang der anderen Kippstufe
angeschlossene Komparator mit dem invertierenden
Eingang, vorzugsweise ebenfalls über ein Potentiometer,
mit einer positiven Referenzspannung verbunden ist und
daß das Signal des Differenzstromwandlers an die beiden
Verbindungen des nichtinvertierenden mit dem invertierenden
Eingang von jeweils zwei an je einer Kippstufe
angeschlossenen Komparatoren gelegt ist, und daß die
beiden noch offenen Eingänge von zwei Komparatoren an je
eine, vorzugsweise mit einem Potentiometer einstellbare,
Referenzspannung angeschlossen sind. Durch dieses Schaltungsdetail
kann einerseits die obere und untere Differenzstromgrenze
eingestellt werden und andererseits tritt
im Bereich des zulässigen Differenzstromes an den Ausgängen
der beiden Kippstufen ein High-Signal auf.
Eine Weiterbildung der Erfindung besteht in einer gemeinsamen
Totzeitbildung. Diese ist dadurch gekennzeichnet,
daß ein Impulsfreigabesignal zwei weiteren UND-Gattern
mit je drei Eingängen zuführbar ist, und daß ein
Rechtecksignal einerseits an je einen Eingang und andererseits
unter Zwischenschaltung eines auf jede Flanke
triggerbaren Monoflops an je einen anderen Eingang der
UND-Gatter angelegt ist, wobei an einem Eingang eines
UND-Gatters das Rechtecksignal invertiert ist, und daß an
den Ausgängen der beiden UND-Gatter die Ansteuersignale
für die Halbleiterelemente der beiden Schaltpole auftreten.
Durch das Monoflop und die UND-Gatter wird sichergestellt,
daß die beiden Halbleiter eines Schaltpoles
nicht gleichzeitig leitend sind, wodurch die Gleichspannungsquelle
kurzgeschlossen wäre.
Anhand der Schaltbilder und Zeitdiagramme wird die
Erfindung nun noch näher erläutert.
Die Fig. 1 zeigt zwei parallel geschaltete Transistorschaltpole;
die Fig. 2 stellt die gesamte Schaltung zur
Begrenzung des zwischen den Schaltpolen auftretenden
Differenzstromes dar; in den beiden Diagrammen der Fig. 3
sind die Ausgangsspannungen an den eingangsseitig mit den
Komparatoren verbundenen Kippstufen bei verschiedenen
Differenzströmen dargestellt und aus den Zeitdiagrammen
in Fig. 4 ist die Verkürzung der Leitdauer eines Halb
leiterelementes eines Schaltpoles bei Überschreiten der
positiven Differenzstromgrenze zu erkennen.
In Fig. 1 sind zwei Wechselrichterschaltpole 1, 2 über
eine Drossel 3 parallel geschaltet. Jeder Schaltpol 1, 2
besteht aus zwei in Serie geschalteten und an eine
Gleichspannung angeschlossenen npn-Transistoren U1, L1,
U2, L2, denen je eine Freilaufdiode D1, D1.1, D2, D2.1
antiparallel zugeordnet ist. Die Gleichspannung kann z.B.
die Zwischenkreisspannung eines Umrichters sein. An der
Mittelanzapfung 4 der Drossel 3 ist eine Last ange
schlossen. Der Ausgang 6 des elektronischen Differenz
stromwandlers 5 in den Zuleitungen zur Drossel 3 ist mit
den Komparatoren 7, 8, 9, 10 in Fig. 2 verbunden. Bei
einem in eingezeichneter Pfeilrichtung fließenden Strom
im Differenzstromwandler 5 tritt an dessen Ausgang 6 ein
positives Meßsignal auf.
Die Schaltung in Fig. 2 beinhaltet vier bistabile Kipp
stufen 11, 12, 13, 14, deren Ausgänge mit den Steuerein
gängen der entsprechend gekennzeichneten Halbleiterele
mente U1, L1, U2, L2 der Schaltpole 1, 2 verbunden sind.
Am Setzeingang S jeder bistabilen Kippstufe 11, 12, 13,
14 ist ein UND-Gatter 46, 47, 48, 49 mit je zwei Eingän
gen 15, 16, 17, 18, 20, 21, 26, 27 angeschlossen. Je
einem Eingang 15, 16 von zwei UND-Gattern 46, 47 wird das
eine Ausgangssignal einer Differenzstromerkennungs
schaltung 19 zugeführt und das andere wird an zwei
Eingänge 17, 18 der beiden anderen UND-Gatter 48, 49
gelegt. Die zweiten Eingänge 20, 21 von zwei UND-Gattern
46, 49 sind mit dem Ausgang eines weiteren UND-Gatters 22
verbunden. Das Ausgangssignal dieses UND-Gatters 22,
welches ein Rechtecksignal ist, wird invertiert auch den
Rücksetzeingängen 23, 24 der mit diesen UND-Gattern 46,
49 verbundenen beiden bistabilen Kippstufen 11, 12
zugeführt. Das Ausgangssignal eines zusätzlichen UND-
Gatters 25 gelangt an die zweiten Eingänge 26, 27 der
beiden anderen UND-Gatter 47, 48. Dieses Signal wird
ebenfalls invertiert den Rücksetzeingängen 28, 29 der
entsprechenden beiden bistabilen Kippstufen 13, 14
zugeführt. Von den beiden UND-Gattern 46, 49 oder 47, 48
mit zwei Eingängen die mit dem einen UND-Gatter 22 oder
25 verbunden sind, ist dem einen das eine und dem anderen
das andere Ausgangssignal , der Differenzstromer
kennungsschaltung 19 an einem Eingang 15, 17 oder 16, 18
zugeführt.
Die beiden UND-Gatter 22, 25 weisen je drei Eingänge auf,
wobei jedem UND-Gatter 22, 25 über den Anschluß 30 ein
Impulsfreigabesignal zugeführt wird. Am Anschluß 31 liegt
ein Rechtecksignal an, welches einerseits direkt und
andererseits über ein auf jede Flanke triggerbares
Monoflop 32 an die UND-Gatter 22, 25 gelangt, wobei bei
einem UND-Gatter 25 das Rechtecksignal invertiert ist.
Die Differenzstromerkennungsschaltung 19 besteht aus zwei
Zweipunkt-Reglern, von denen jeder aus zwei Komparatoren
7, 8 und 9, 10 und einer bistabilen Kippstufe 33 und 34
besteht. Jeder Setz- S und Rücksetzeingang R der beiden
bistabilen Kippstufen 33, 34 ist mit dem Ausgang eines
Komparators 7, 8, 9, 10 verbunden. Bei den an je einer
Kippstufe 33, 34 angeschlossenen beiden Komparatoren 7,
8; 9, 10 ist je ein invertierender mit einem nichtinver
tierenden Eingang verbunden. Den zusammengeschalteten
Komparatoreingängen 35, 36, 37, 38 wird das Ausgangssignal
iDiff des Diffrenzstromwandlers 5 zugeführt. Dem inver
tierenden Eingang 39 jenes Komparators 10, der mit dem
Rücksetzeingang R der einen Kippstufe 34 verbunden ist
wird eine, mit einem Potentiometer 40, einstellbare
positive Referenzspannung zugeführt. Weiters wird dem
nichtinvertierenden Eingang 41 des mit der anderen
Kippstufe 33 verbundenen Komparators 7 eine, ebenfalls
mit einem Potentiometer 42, einstellbare negative Refe
renzspannung zugeführt. An die noch offenen Eingänge 43,
44 der Komparatoren 8, 9 ist ebenfalls je eine Referenz
spannung gelegt, welche aber dem Betrag nach kleiner ist
als die beiden anderen Referenzspannungen. Auch diese
Referenzspannungen sind mit je einem Potentiometer 50, 51
einstellbar.
Bei Fig. 3 ist in dem oberen Diagramm das Ausgangssignal
NDS an der Kippstufe 33 und in dem unteren jenes an der
Kippstufe 34 in Abhängigkeit vom Differenzstrom iDiff
dargestellt. Jener Differenzstrombereich bei dem an
beiden Kippstufenausgängen , ein High-Signal
auftritt, ist der über die Potentiometer 40, 42 und 50,
51 einstellbare Toleranzbereich.
Die Zeitdiagramme in Fig. 4 stellen von oben nach unten
einen positiven Differenzstrom iDiff, die Spannungen uA1
und uA2 entsprechend den in Fig. 1 eingezeichneten, die
Ansteuersignale für die Halbleiterelemente U1, U2 und das
Rechtecksignal am Eingang 31 in Fig. 2 dar.
Die Funktionsweise der Schaltung wird nun unter Heran
ziehung der Zeitdiagramme erläutert. Wie ersichtlich, ist
die Leitdauer des Halbleiterelementes U2 länger als jene
von U1, wodurch sich ein Differenzstrom iDiff ausbildet.
Wenn die Summe der an die Drossel 3 angelegten Span
nungs-Zeitflächen so groß war, daß der Differenzstrom
iDiff das zulässige Maximum iDiff max überschreitet, wird
die der Differenzstrompolarität entsprechende bistabile
Kippstufe 33, 34 zurückgesetzt. In dem im Zeitdiagramm
dargestellten Fall ist es die Kippstufe 34. Der Ein
schaltbefehl für das Halbleiterelement U2 des Schaltpoles
2, der den größeren Strom führt, wobei dies aus der
Polarität des Differenzstromes iDiff erkennbar ist, wird
nun solange verzögert, bis der Differenzstrommomentanwert
iDiff Null geworden ist. Nach Freigabe des Einschaltbe
fehles für das Halbleiterelement U2 durch die Differenz
stromerkennungsschaltung 19, reagiert das Halbleiterele
ment im allgemeinen so schnell, daß sich kein nennens
werter Differenzstrom iDiff in der anderen Richtung
aufbauen kann. Somit führen zum Zeitpunkt des gemeinsamen
Abschaltbefehles beide Halbleiterelemente U1, U2 annä
hernd gleiche Ströme und die Auswirkungen der unter
schiedlichen Abschaltverzögerungen werden durch die
Drossel 3 begrenzt.
Falls sich aus Gründen unterschiedlicher Durchlaßspan
nungen oder Gleichspannungen bzw. Zwischenkreisspan
nungen, an denen die Schaltpole 1, 2 liegen, während der
Leitdauer der Halbleiterelemente U1, U2 ein nennenswerter
Differenzstrom iDiff aufbauen sollte, so kann er zu
keiner Abschaltung des stärker belasteten Halbleiterele
mentes U1 führen, da die Einschaltbefehle gespeichert
sind und nur durch einen gemeinsamen Abschaltbefehl
zurückgenommen werden können. Dadurch wird eine unzuläs
sige Erhöhung der Schaltfrequenz verhindert. Zur Veran
schaulichung ist dies in dem Bereich A der Fig. 4 darge
stellt.
Abschließend werden noch einige positive Eigenschaften
der erfindungsgemäßen Schaltungsanordnung festgehalten.
Da nur die Einschaltbefehle der Halbleiterelemente U1,
U2, L1, L2 beeinflußt werden, kann eine gemeinsame
Totzeitbildung verwendet und der Laststrom jederzeit
sicher geführt werden.
Durch die Zweipunkt-Regelung bei der Differenzstromer
kennungsschaltung 19, kann dieser Regelkreis nicht
instabil werden.
Diese Anordnung kann auch zum Parallelschalten von zwei
pulsmustergesteuerten Spannungszwischenkreisumrichtern
verwendet werden.
Claims (3)
1. Schaltungsanordnung zum Parallelbetrieb von zwei an
einer Gleichspannung angeschlossenen Schaltpolen, von
denen vorzugsweise jeder aus zwei in Serie geschalteten
Transistoren oder GTO-Thyristoren besteht, wobei die
Verbindungen von zwei Halbleiterelementen der Schaltpole
über eine Drossel zusammengeschaltet sind und eine Last
an einer Mittelanzapfung der Drossel angeschlossen ist,
dadurch gekennzeichnet, daß ein elektronischer Differenzstromwandler
(5) in den Leitungen zur Drossel (3) angeordnet
ist, der mit einer Differenzstromerkennungsschaltung
(19) verbunden ist, die zwei Ausgänge (, )
aufweist, von denen jeder an je einen Eingang (15, 16;
17, 18) von zwei mit dem Setzeingang (S) je einer bistabilen
Kippstufe (11, 12, 13, 14) verbundenen
UND-Gattern (46, 47; 48, 49) angeschlossen ist, und daß
an die zweiten Eingänge (20, 21) von zwei UND-Gattern
(46, 49) das Ansteuersignal für zwei gleichrangige
Halbleiterelemente (U1, U2) der beiden Schaltpole (1, 2)
angelegt ist, wobei das erste dieser beiden UND-Gatter
(46) mit dem einen und das zweite (49) mit dem anderen
Ausgang der Differenzstromerkennungsschaltung (19)
verbunden ist, und daß an die zweiten Eingänge (26, 27)
der beiden anderen UND-Gatter (47, 48) das Ansteuersignal
für die beiden anderen Halbleiterelemente (L1, L2)
gelangt, wobei das erste dieser beiden UND-Gatter (48)
mit dem anderen und das zweite (47) mit dem einen Ausgang
der Differenzstromerkennungsschaltung (19) verbunden ist,
und daß die den einzelnen UND-Gattern (46, 47, 48, 49)
zugeführten Ansteuersignale invertiert auch an die
zugehörigen Rücksetzeingänge (R) der mit diesen
UND-Gattern (46, 47, 48, 49) verbundenen Kippstufen (11,
12, 13, 14) gelangen und daß die Ausgänge der vier
Kippstufen (11, 12, 13, 14) mit den Steuereingängen der
Halbleiterelemente (U1, U2; L1, L2) verbunden sind.
2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet,
daß die Differenzstromerkennungsschaltung (19)
aus zwei bistabilen Kippstufen (33, 34) besteht, deren
Ausgänge mit je zwei UND-Gattern (46, 47; 48, 49) verbunden
sind und an deren Eingängen (R, S) je ein Komparator
(7; 8; 9; 10) angeschlossen ist, wobei der mit dem
Rücksetzeingang (R) der einen Kippstufe (33) verbundene
Komparator (7) mit dem nichtinvertierenden Eingang (41)
an einer, vorzugsweise mit einem Potentiometer (42)
einstellbaren, negativen Referenzspannung liegt und der
an dem Rücksetzeingang (R) der anderen Kippstufe (34)
angeschlossene Komparator (10) mit dem invertierenden
Eingang (39), vorzugsweise ebenfalls über ein Potentiometer
(40), mit einer positiven Referenzspannung verbunden
ist, und daß das Signal des Differenzstromwandlers
(5) an die beiden Verbindungen des nichtinvertierenden
mit dem invertierenden Eingang (35, 36; 37, 38) von
jeweils zwei an je einer Kippstufe (33; 34) angeschlossenen
Komparatoren (7, 8; 9, 10) gelegt ist, und daß die
beiden noch offenen Eingänge (43, 44) von zwei Komparatoren
(8, 9) an je eine, vorzugsweise mit einem Potentiometer
(50, 51) einstellbare, Referenzspannung angeschlossen
sind.
3. Schaltungsanordnung nach Anspruch 1 oder 2, dadurch
gekennzeichnet, daß ein Impulsfreigabesignal zwei
weiteren UND-Gattern (22, 25) mit je drei Eingängen
zuführbar ist, und daß ein Rechtecksignal einerseits an
je einen Eingang und andererseits unter Zwischenschaltung
eines auf jede Flanke triggerbaren Monoflops (32) an je
einen anderen Eingang der UND-Gatter (22, 25) angelegt
ist, wobei an einem Eingang eines UND-Gatters (25) das
Rechtecksignal invertiert ist, und daß an den Ausgängen
der beiden UND-Gatter (22, 25) die Ansteuersignale für
die Halbleiterelemente (U1, U2, L1, L2) der beiden
Schaltpole (1, 2) auftreten.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
AT167889A AT391782B (de) | 1989-07-11 | 1989-07-11 | Schaltungsanordnung zum parallelbetrieb von zwei an einer gleichspannung angeschlossenen schaltpolen |
Publications (2)
Publication Number | Publication Date |
---|---|
DE4020811A1 DE4020811A1 (de) | 1991-01-24 |
DE4020811C2 true DE4020811C2 (de) | 1993-04-15 |
Family
ID=3518624
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19904020811 Granted DE4020811A1 (de) | 1989-07-11 | 1990-06-29 | Schaltungsanordnung zum parallelbetrieb von zwei an einer gleichspannung angeschlossenen schaltpolen |
Country Status (2)
Country | Link |
---|---|
AT (1) | AT391782B (de) |
DE (1) | DE4020811A1 (de) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE4111734C1 (en) * | 1991-04-08 | 1992-09-17 | Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt, De | Symmetrising current distribution in parallel three=phase inverters - controlling inversion of potential setting of power semiconductors w.r.t. detected shunt currents |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB8530930D0 (en) * | 1985-12-16 | 1986-01-29 | Mansfield P | Inductive circuit arrangements |
-
1989
- 1989-07-11 AT AT167889A patent/AT391782B/de not_active IP Right Cessation
-
1990
- 1990-06-29 DE DE19904020811 patent/DE4020811A1/de active Granted
Also Published As
Publication number | Publication date |
---|---|
ATA167889A (de) | 1990-05-15 |
DE4020811A1 (de) | 1991-01-24 |
AT391782B (de) | 1990-11-26 |
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