DE4020195A1

DE4020195A1 - SEMICONDUCTOR CHIP AND METHOD FOR THE PRODUCTION THEREOF

Info

Publication number: DE4020195A1
Application number: DE4020195A
Authority: DE
Inventors: Masataka Mori
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1989-06-27
Filing date: 1990-06-25
Publication date: 1991-01-10
Anticipated expiration: 2010-06-26
Also published as: DE4020195C2; JPH0330357A; JPH0750700B2; US5024970A

Description

Die Erfindung betrifft einen Halbleiterchip sowie ein Verfahren zu seiner Herstellung. Insbesondere bezieht sich die Erfindung darauf, bei einem Halbleiterchip zu verhindern, daß Risse oder Sprünge, die beim Schneiden eines Halbleiterwafers zu Halblei terchips entstehen können, sich in das Innere eines Bereiches mit elektronischen Elementen in dem jeweiligen Halbleiterchip ausbreiten.The invention relates to a semiconductor chip and a method for its manufacture. In particular, the invention relates on a semiconductor chip to prevent cracks or Cracks that when cutting a semiconductor wafer to semi-lead terchips can arise in the interior of an area with electronic elements in the respective semiconductor chip spread.

Auf dem Gebiet der Herstellung von Halbleiteranordnungen ist es bekannt, daß ein Halbleiterwafer, in welchem eine Matrixanord nung von Bereichen mit elektronischen Elementen hergestellt sind, einem Vereinzelungs- oder Trennungsprozeß unterworfen wird, bei dem der Halbleiterwafer in eine Vielzahl von Halb leiterchips geschnitten wird, die jeweils einen Bereich mit elektronischen Elementen aufweisen. It is in the field of semiconductor device manufacturing known that a semiconductor wafer in which a matrix areas with electronic elements are subjected to a separation or separation process is in which the semiconductor wafer into a variety of half conductor chips is cut, each with an area have electronic elements.

Fig. 6A zeigt einen Teilschnitt zur Erläuterung eines Halblei terwafers, bei dem eine Matrixanordnung von Bereichen 20 mit elektronischen Elementen auf der einen Hauptfläche eines Halb leitersubstrats 1 ausgebildet worden ist, und diese Fig. 6A entspricht einem Schnitt längs der Linie 6A-6A in Fig. 7A, die eine Teildraufsicht eines Halbleiterwafers zeigt. Jeder der Bereiche 20 mit elektronischen Elementen weist einen ak tiven Bereich 2 mit mindestens einem elektronischen Element sowie eine Siliziumoxidschicht 4 auf, welche den aktiven Be reich 2 bedeckt. Fig. 6A shows a partial section for explaining a semiconductor terwafers in which a matrix arrangement of regions 20 with electronic elements has been formed on the one main surface of a semiconductor substrate 1 , and this Fig. 6A corresponds to a section along the line 6A-6A in Fig . 7A, showing a partial plan view of a semiconductor wafer. Each of the areas 20 with electronic elements has an active area 2 with at least one electronic element and a silicon oxide layer 4 , which covers the active area 2 .

Der Ausdruck "aktiver Bereich" wird hierbei als allgemeiner Ausdruck für eine Komponente verwendet, die sich auf den Be trieb des elektronischen Elementes bezieht. Dabei kann es sich um eine Komponente mit pn-Übergang, einen MOS-Aufbau und/oder andere Konstruktionen und Komponenten handeln. In den verschiedenen Figuren der Zeichnung sind ohne Unterscheidung dieser verschiedenen Elemente lediglich allgemein aktive Be reiche 2 dargestellt.The term "active area" is used here as a general term for a component that relates to the operation of the electronic element. This can be a component with a pn junction, a MOS structure and / or other constructions and components. In the various figures of the drawing, only generally active regions 2 are shown without differentiating these different elements.

Eine Siliziumnitridschicht 10 wird als Passivierungsschicht auf der Oberseite von jeder Siliziumoxidschicht 4 ausgebildet. Ferner wird eine Trennzone oder Vereinzelungslinie 5 zwischen benachbarten Siliziumoxidschichten 4 vorgesehen, um die Berei che 20 mit elektronischen Elementen voneinander zu trennen und einen Zwischenraum zum Zerschneiden und Vereinzeln zu bilden.A silicon nitride layer 10 is formed as a passivation layer on the top of each silicon oxide layer 4 . Furthermore, a separation zone or separation line 5 is provided between adjacent silicon oxide layers 4 in order to separate the areas 20 with electronic elements from one another and to form an intermediate space for cutting and separation.

Wie in der Teildraufsicht des Halbleiterwafers in Fig. 7B so wie der Schnittansicht in Fig. 6B längs der Linie 6B-6B in Fig. 7B dargestellt, umfaßt der Vereinzelungsprozeß einen Schritt zur Bildung einer Nut 14 zum Trennen längs der Trenn zone 5 in dem Halbleitersubstrat 1. Der Halbleiterwafer wird dann in eine Vielzahl von Halbleiterchips längs der Nuten 14 in den Trennzonen 5 geschnitten, so daß die jeweiligen Berei che 20 mit elektronischen Elementen der Vielzahl von Chips zu geordnet ist. As shown in the partial top view of the semiconductor wafer in Fig. 7B as the sectional view in Fig. 6B along the line 6B-6B in Fig. 7B, the dicing process includes a step of forming a groove 14 for separation along the separation zone 5 in the semiconductor substrate 1st The semiconductor wafer is then cut into a plurality of semiconductor chips along the grooves 14 in the separation zones 5 , so that the respective areas 20 with electronic elements of the plurality of chips is assigned.

Als Verfahren für eine solche Vereinzelung werden mechanische Vereinzelungsverfahren unter Verwendung eines rotierenden Mes sers oder eines Diamant-Ritzgerätes sowie nicht-mechanische Verfahren unter Verwendung eines Laser-Schneidgerätes oder dergleichen verwendet. Insbesondere bei mechanischen Vereinze lungsverfahren werden häufig Risse oder Sprünge 50 in dem Halb leitersubstrat 1 hervorgerufen, die sich von der zum Schneiden verwendeten Nut 14 zu dem Bereich 20 mit elektronischen Elemen ten erstrecken, da mechanische Vibrationen und Schneidbeanspru chungen auf den Halbleiterwafer wirken.As a method for such a separation, mechanical separation methods using a rotating knife or a diamond scoring device and non-mechanical methods using a laser cutting device or the like are used. Particularly in mechanical isolation processes, cracks or cracks 50 are often caused in the semiconductor substrate 1 , which extend from the groove 14 used for cutting to the area 20 with electronic elements, since mechanical vibrations and cutting stresses act on the semiconductor wafer.

Wenn derartige Risse oder Sprünge 50 den aktiven Bereich 2 er reichen, so besteht die Gefahr, daß der Halbleiterchip als de fekter Chip weggeworfen werden muß. Infolgedessen kann die Aus beute beim Vereinzelungsverfahren kaum verbessert werden, was zu höheren Kosten bei den Halbleiterchips und somit bei den resultierenden Halbleiteranordnungen aus solchen Halbleiter chips führt. Außerdem können derartige Risse und Sprünge die Zuverlässigkeit von solchen Halbleiteranordnungen stark beein trächtigen.If such cracks or cracks 50 reach the active area 2 , there is a risk that the semiconductor chip must be thrown away as a defective chip. As a result, the yield from the singling process can hardly be improved, which leads to higher costs for the semiconductor chips and thus for the resulting semiconductor arrangements made from such semiconductor chips. In addition, such cracks and cracks can greatly impair the reliability of such semiconductor devices.

Die Erfindung betrifft somit einen Halbleiterchip, der erhal ten wird durch Schneiden eines Halbleiterwafers, welcher eine Matrixanordnung von Bereichen mit elektronischen Elementen auf weist. Die Erfindung bezieht sich weiterhin auf ein Verfahren zur Herstellung von derartigen Halbleiterchips durch das Schneiden von Halbleiterwafern, in denen eine Vielzahl von Be reichen mit elektronischen Elementen vorgesehen ist.The invention thus relates to a semiconductor chip that receive is by cutting a semiconductor wafer, which a Matrix arrangement of areas with electronic elements points. The invention further relates to a method for the production of such semiconductor chips by the Cutting semiconductor wafers in which a variety of loading range is provided with electronic elements.

Der Erfindung liegt dabei die Aufgabe zugrunde, einen Halblei terchip anzugeben, der durch das Schneiden eines Halbleiterwa fers erhaltcn wird, wobei zuverlässig vermieden wird, daß Ris se oder Sprünge in das Innere des Bereiches mit elektronischen Elementen hineinverlaufen, so daß eine verbesserte Ausbeute und Zuverlässigkeit erzielt wird.The invention is based on the object, a half lead specify terchip by cutting a semiconductor wa fers is obtained, reliably avoiding that Ris se or jumps into the interior of the area with electronic Elements run in, so that an improved yield and reliability is achieved.

Weiterhin ist es Aufgabe der Erfindung, ein Verfahren zur Her stellung von derartigen Halbleiterchips anzugeben, mit dem zu verlässig vermieden wird, daß auftretende Risse oder Sprünge in das Innere der Bereiche mit elektronischen Elementen hin einverlaufen, wenn ein Halbleiterwafer in Chips geschnitten wird.Furthermore, it is an object of the invention to provide a method for manufacturing Specify the position of such semiconductor chips with the reliably prevents cracks or cracks from occurring inside the areas with electronic elements break in when a semiconductor wafer is cut into chips becomes.

Gemäß der Erfindung weist der Halbleiterchip folgendes auf: (a) ein Halbleitersubstrat mit einer Hauptfläche, auf der zu mindest eine Ringnut ausgebildet ist; und (b) einen Bereich mit elektronischen Elementen mit mindestens einem derartigen elektronischen Element, wobei der Bereich in einem Teil der Hauptfläche des Halbleitersubstrats ausgebildet ist, der von zumindest der einen Ringnut umschlossen ist.According to the invention, the semiconductor chip has the following: (a) a semiconductor substrate having a major surface on which to at least one annular groove is formed; and (b) an area with electronic elements with at least one such electronic element, the area being in part of the Main surface of the semiconductor substrate is formed by at least one ring groove is enclosed.

Die Hauptfläche hat dabei vorzugsweise eine geschlossene Kon tur, und die zumindest eine Ringnut ist längs der geschlosse nen Kontur ausgebildet.The main surface preferably has a closed con tur, and the at least one ring groove is along the closed NEN contour formed.

Auch wenn der Halbleiterchip Risse oder Sprünge von dem Schnittbereich durch das Schneiden des Halbleiterwafers in die Halbleiterchips erhält, so hält ein derartiger Riß oder Sprung an der Ringnut an, so daß der Riß oder Sprung kaum in das Innere des Bereiches mit elektronischen Elementen hin einverläuft.Even if the semiconductor chip cracks or cracks from the Cutting area by cutting the semiconductor wafer in receives the semiconductor chips, such a crack or holds Jump on the ring groove, so that the crack or crack hardly inside the area with electronic elements runs in.

Das erfindungsgemäße Verfahren umfaßt folgende Schritte: (a) Herstellen von ersten und zweiten Bereichen mit elektroni schen Elementen auf einer Hauptfläche eines Halbleiterwafers, so daß die ersten und zweiten Bereiche mit elektronischen Ele menten voneinander durch eine Trennzone auf der Hauptfläche getrennt sind, wobei die Trennzone sich in einer ersten Rich tung senkrecht zu einer Ausfluchtungsrichtung der ersten und zweiten Bereiche mit elektronischen Elementen erstreckt; (b) Ausbilden von N Nuten in der Trennzone parallel zu der ersten Richtung, wobei (N-1) Zwischenräume zwischen den N Nuten liegen und N eine ganze Zahl größer als Eins ist; und (c) Schneiden des Halbleiterwafers längs einer Schneidlinie, die längs eines der Zwischenräume der (N-1) Zwischenräume vorgegeben ist und sich in der ersten Richtung erstreckt, so daß dadurch Halbleiterchips erhalten werden, die jeweils einen Bereich mit elektronischen Elementen aufweisen.The method according to the invention comprises the following steps: (a) Manufacturing first and second areas with electronics elements on a main surface of a semiconductor wafer, so that the first and second areas with electronic ele elements from each other through a separation zone on the main surface are separated, the separation zone being in a first direction direction perpendicular to an alignment of the first and extends second areas with electronic elements; (b) Forming N grooves in the separation zone parallel to the first direction, where (N-1) spaces between the There are N grooves and N is an integer greater than one; and (c) cutting the semiconductor wafer along a cutting line, along one of the spaces of the (N-1) spaces is predetermined and extends in the first direction, so that thereby semiconductor chips are obtained, each one Have area with electronic elements.

Da der Halbleiterwafer in einer Position zwischen den Nuten ge schnitten wird, die in der Trennzone der Bereiche von elektroni schen Elementen ausgebildet sind, kann die Ausdehnung eines etwaigen Risses oder Sprunges in einer der Nuten angehalten werden.Since the semiconductor wafer is in a position between the grooves is cut in the separation zone of the areas of electroni elements are formed, the expansion of a any crack or crack in one of the grooves is stopped will.

Vorzugsweise hat die ganze Zahl N den Wert Vier, und somit wer den vier Nuten in der Trennzone ausgebildet.Preferably, the integer N has the value four, and thus who the four grooves are formed in the separation zone.

Bei einer bevorzugten Ausführungsform gemäß der Erfindung wer den die Nuten hergestellt durch selektives Ätzen des Halblei terwafers, wobei Metall-Halbleiter-Verbindungsschichten als Maske verwendet werden. Die Metall-Halbleiter-Verbindungs schichten können gebildet werden durch thermische Reaktion zwischen dem Halbleiterwafer und einer darauf ausgebildeten Metallschicht mit einer geeigneten Wärmebehandlung.In a preferred embodiment according to the invention who the grooves are made by selectively etching the half lead terwafers, wherein metal-semiconductor connection layers as Mask can be used. The metal-semiconductor connection layers can be formed by thermal reaction between the semiconductor wafer and one formed thereon Metal layer with a suitable heat treatment.

Gemäß einem Aspekt der Erfindung ist eine Isolierschicht in der Trennzone vorgesehen. Die vier Nuten werden separat auf den jeweiligen Seiten der Isolierschicht ausgebildet. Die Schneid linie wird vorgegeben in der Isolierschicht, und der Halblei terwafer wird längs dieser Schneidlinie in Chips geschnitten.According to one aspect of the invention, an insulating layer is in the Separation zone provided. The four grooves are separated on the respective sides of the insulating layer. The cutting line is specified in the insulating layer, and the half lead terwafer is cut into chips along this cutting line.

Die Erfindung wird nachstehend, auch hinsichtlich weiterer Merkmale und Vorteile, anhand der Beschreibung von Ausführungs beispielen und unter Bezugnahme auf die beiliegenden Zeichnun gen näher erläutert. Die Zeichnungen zeigen inThe invention is set out below, also with respect to others Features and advantages, based on the description of execution examples and with reference to the accompanying drawings gene explained in more detail. The drawings show in

Fig. 1A bis 1L Teilschnitte zur Erläuterung eines Halbleiterwafers gemäß einer bevorzugten Ausführungsform der Erfindung; FIGS. 1A to 1L show partial sections for explaining a semiconductor wafer according to a preferred embodiment of the invention;

Fig. 2A bis 2F Teildraufsichten zur Erläuterung der entsprechenden Herstellungsschritte einer bevorzugten Ausführungs form; Figs. 2A to 2F are partial plan views illustrating the respective manufacturing steps of a preferred embodiment;

Fig. 3A und 3B vergrößerte Darstellungen, welche den Fig. 1H bzw. 1J entsprechen; Figs. 3A and 3B are enlarged views which respectively correspond to FIGS 1H 1J.

Fig. 4 eine Draufsicht auf einen Wafer zur Erläuterung eines Dehnungstrennverfahrens; FIG. 4 shows a plan view of a wafer to explain an expansion separation method; FIG.

Fig. 5 eine Draufsicht eines mit dem erfindungsgemäßen Ver fahren erhaltenen Halbleiterchips; Fig. 5 is a plan view of a semiconductor chip obtained by the inventive drive Ver;

Fig. 6A und 6B Teilschnitte eines Halbleiterwafers zur Erläuterung eines herkömmlichen Verfahrens; und in . 6A and 6B are partial sectional views of a semiconductor wafer for explaining a conventional method; and in

Fig. 7A und 7B Teildraufsichten, die den Schnitten in Fig. 6A bzw. 6B entsprechen. FIGS. 7A and 7B are partial plan views which respectively correspond to the sections in Fig. 6A 6B.

Die Fig. 1A bis 1L zeigen Teilschnitte zur Erläuterung der Her stellungsschritte eines Verfahrens zur Herstellung von Halblei terchips gemäß einer bevorzugten Ausführungsform der Erfindung. Wie in Fig. 1A dargestellt, wird zunächst ein Siliziumsubstrat 1 in Form eines Wafers hergestellt. Dann werden gemäß Fig. 1B eine Vielzahl von aktiven Bereichen 2 auf der einen Hauptfläche des Siliziumsubstrats 1 ausgebildet. Jeder aktive Bereich 2 umfaßt mindestens ein Elektronikelement, wobei der Innenaufbau des aktiven Bereiches 2 in den Figuren der Zeichnung ähnlich wie in Fig. 6A weggelassen ist, welche den Stand der Technik darstellt. Obwohl in Fig. 1B nicht eigens dargestellt, sind die aktiven Bereiche 2 in Form einer Matrix oder eines regel mäßigen Feldes auf dem Siliziumsubstrat 1 angeordnet. Weiter hin ist ein Bereich 3 zwischen benachbarten aktiven Bereichen 2 ausgebildet, um sie voneinander zu trennen.The Figs. 1A to 1L show partial sectional views for explaining the position Her steps of a method for producing semiconductor chips according to a preferred embodiment of the invention. As shown in FIG. 1A, a silicon substrate 1 is first produced in the form of a wafer. Then, as shown in FIG. 1B, a plurality of active areas 2 are formed on one main surface of the silicon substrate 1 . Each active area 2 comprises at least one electronic element, the internal structure of the active area 2 being omitted in the figures of the drawing similar to FIG. 6A, which represents the prior art. Although not specifically shown in FIG. 1B, the active regions 2 are arranged on the silicon substrate 1 in the form of a matrix or a regular field. Furthermore, an area 3 is formed between adjacent active areas 2 in order to separate them.

Wie aus Fig. 1C ersichtlich, werden dann Siliziumoxidschichten 4a ausgebildet, um jeden der aktiven Bereiche 2 einzeln zu be decken. Die Siliziumoxidschichten 4a haben beispielsweise eine Dicke von 300 bis 350 nm. Jeder der aktiven Bereiche 2 ist zu geordnet einem jeweiligen Bereich von Bereichen 20 mit elek tronischen Elementen, so daß die Querabmessung von jeder Sili ziumoxidschicht 4a die Breitenabmessung oder Querabmessung von jedem Bereich 20 mit elektronischen Elementen bestimmt. Außer dem ist eine Trennzone 5 mit vorgegebener Breite zwischen be nachbarten Bereichen 20 mit elektronischen Elementen vorgese hen.As shown in FIG. 1C, the silicon oxide films 4 are then a formed around each of the active regions 2 to be individually cover. The silicon oxide layers 4 a have, for example, a thickness of 300 to 350 nm. Each of the active regions 2 is assigned to a respective region of regions 20 with electronic elements, so that the transverse dimension of each silicon oxide layer 4 a is the width dimension or transverse dimension of each region 20 determined with electronic elements. In addition, a separation zone 5 is provided with a predetermined width between adjacent areas 20 with electronic elements.

Fig. 2A zeigt eine der Fig. 1C entsprechende Draufsicht, wel che einen Schnitt längs der Linie C-C in Fig. 2A darstellt. Korrelliert mit der Matrixanordnung der Bereiche 20 mit elek tronischen Elementen ist die Trennzone 5 in einem Gitter aus gebildet. Die Trennzone 5 wird verwendet als Vereinzelungs oder Trennlinie bei einem Schritt zum Zertrennen bzw. Verein zeln. Danach wird eine Siliziumoxidschicht 4b über der gesam ten Oberfläche des Siliziumsubstrats 1 mit einem CVD-Verfah ren aufgebracht (vgl. Fig. 1D). Die Siliziumoxidschicht 4b hat beispielsweise eine Dicke von 400 bis 450 nm. FIG. 2A shows a top view corresponding to FIG. 1C, which shows a section along the line CC in FIG. 2A. Correlated with the matrix arrangement of the areas 20 with electronic elements, the separation zone 5 is formed in a grid. The separation zone 5 is used as a separation or separation line in a separation step or separation. Then a silicon oxide layer 4 b is applied over the entire surface of the silicon substrate 1 using a CVD process (see FIG. 1D). The silicon oxide layer 4 b has a thickness of 400 to 450 nm, for example.

Dann wird die Siliziumoxidschicht 4b selektiv entfernt mit einem fotolithografischen Verfahren (vgl. Fig. 1E), um eine Siliziumoxidschicht 4d in der Mitte der Trennzone 5 sowie eine Siliziumoxidschicht 4c in jedem der Bereiche 20 mit elektronischen Elementen übrigzulassen. Die Siliziumoxid schichten 4a und 4c bestehen aus dem gleichen Material, so daß diese Schichten insgesamt eine Siliziumoxidschicht 4 mit einer Dicke von etwa 700 bis 900 nm ergeben. Aus diesem Grunde ist in den Fig. 1F bis 1L und den Fig. 3A und 3B, die nachstehend anhand der Beschreibung näher erläutert sind, die Grenzlinie zwischen den Siliziumoxidschichten 4a und 4c nicht dargestellt. Die Siliziumoxidschicht 4d, die in der Mitte der Trennzone 5 übrigbleibt, hat eine Dicke D von 400 bis 450 nm.Then the silicon oxide layer 4 b is selectively removed using a photolithographic process (see FIG. 1E) to leave a silicon oxide layer 4 d in the middle of the separation zone 5 and a silicon oxide layer 4 c in each of the regions 20 with electronic elements. The silicon oxide layers 4 a and 4 c consist of the same material, so that these layers give a total of a silicon oxide layer 4 with a thickness of about 700 to 900 nm. For this reason, the boundary line between the silicon oxide layers 4 a and 4 c is not shown in FIGS. 1F to 1L and FIGS. 3A and 3B, which are explained in more detail below with reference to the description. The silicon oxide layer 4 d, which remains in the middle of the separation zone 5 , has a thickness D of 400 to 450 nm.

Fig. 2B zeigt eine Draufsicht, entsprechend der Fig. 1E, die einen Schnitt längs der Linie E-E in Fig. 2B zeigt. Die Si liziumoxidschicht 4d in der Form eines Streifens ist nur im mittleren Bereich der Trennzone 5 ausgebildet und erstreckt sich längs dieser Trennzone 5. Somit wird, wie in Fig. 1E dargestellt, ein spaltförmiger Zwischenraum 7 zwischen benach barten Siliziumoxidschichten 4d und 4 gebildet. FIG. 2B shows a plan view corresponding to FIG. 1E, which shows a section along the line EE in FIG. 2B. The silicon oxide layer 4 d in the form of a strip is formed only in the central region of the separation zone 5 and extends along this separation zone 5 . Thus, as shown in Fig. 1E, a gap-shaped space 7 is formed between adjacent silicon oxide layers 4 d and 4 .

Beim nächsten Schritt wird gemäß Fig. 1F eine Platinschicht 8 über der gesamten Oberfläche des Siliziumsubstrats 1 mit einem Zerstäubungsverfahren ausgebildet. Die Herstellung der Platin schicht 8 kann gemeinsam mit einem Schritt durchgeführt werden, bei dem eine Verdrahtung der Bereiche 20 mit elektronischen Elementen erfolgt. Es darf darauf hingewiesen werden, daß die Platinschicht 8 die gesamten Wand- und Bodenflächen der spalt förmigen Zwischenräume 7 bedeckt.In the next step, as shown in FIG. 1F, a platinum layer 8 is formed over the entire surface of the silicon substrate 1 using a sputtering process. The production of the platinum layer 8 can be carried out together with a step in which the regions 20 are wired with electronic elements. It should be noted that the platinum layer 8 covers the entire wall and bottom surfaces of the gap-shaped spaces 7 .

Der in Fig. 1F dargestellte Wafer wird dann in einen Ofen ge legt und über eine vorgegebene Zeitspanne beheizt, um das Pla tin zu sintern. Infolgedessen nimmt, wie in Fig. 1G dargestellt, ein Teil der Platinschicht 8 in den jeweiligen Bodenbereichen der spaltförmigen Zwischenräume 7 Siliziumatome auf, die aus dem Siliziumsubstrat 1 eindiffundieren, so daß daraus Platin silizidschichten 9 entstehen.The wafer shown in Fig. 1F is then placed in an oven and heated for a predetermined period of time to sinter the platinum. As a result, as shown in FIG. 1G, part of the platinum layer 8 receives silicon atoms in the respective bottom regions of the gap-shaped spaces 7 , which diffuse out of the silicon substrate 1 , so that platinum silicide layers 9 are formed therefrom.

Der übrige Teil der Platinschicht 8 steht mit den Siliziumoxid schichten 4d oder 4 in Kontakt und bleibt unverändert, da durch Wärme keine Reaktion zwischen Platin und Siliziumoxid hervorge rufen wird. Eine dünne Schicht aus Platin, die in Fig. 1G nicht dargestellt ist, bleibt auf gegenüberliegenden Seiten 9a der jeweiligen Platinsilizidschicht 9. Dies deswegen, weil die ge genüberliegenden Seiten 9a nicht mit dem Siliziumsubstrat 1 in Kontakt stehen, so daß im wesentlichen keine Reaktion zwischen Silizium und Platin hervorgerufen wird.The remaining part of the platinum layer 8 is in contact with the silicon oxide layers 4 d or 4 and remains unchanged since no reaction between platinum and silicon oxide will cause heat. A thin layer of platinum, which is not shown in FIG. 1G, remains on opposite sides 9 a of the respective platinum silicide layer 9 . This is because the ge opposite sides 9 a are not in contact with the silicon substrate 1 , so that essentially no reaction between silicon and platinum is caused.

Anschließend wird der Wafer gemäß Fig. 1G mit Königswasser be handelt, um die Platinschicht 8 zu entfernen. Außerdem wird eine nicht dargestellte Aluminiumverdrahtung auf den jeweili gen Bereichen 20 mit elektronischen Elementen ausgebildet. Die Fig. 1H zeigt einen Querschnitt des Wafers, der diesen Her stellungsschritten unterworfen worden ist, und die Fig. 3A zeigt eine vergrößerte Darstellung eines Teiles der Anordnung von Fig. 1H. In der Fig. 1H hat die Trennzone 5, also die Ver einzelungs- oder Trennlinie, eine Breite W von ungefähr 60 µm, die Siliziumoxidschicht 4d hat eine Breite von Wo von ungefähr 50 µm, und jeder der spaltförmigen Zwischenräume 7 hat eine Breite Wl von ungefähr 5 µm. Then, the wafer is shown in Fig. 1G be aqua regia acts to the platinum layer 8 to be removed. In addition, aluminum wiring, not shown, is formed on the respective regions 20 with electronic elements. Fig. 1H shows a cross section of the wafer which has been subjected to these manufacturing steps, and Fig. 3A shows an enlarged view of a part of the arrangement of Fig. 1H. In FIG. 1H, the separation zone 5 , that is to say the single line or separation line, has a width W of approximately 60 μm, the silicon oxide layer 4 d has a width of Wo of approximately 50 μm, and each of the gap-shaped spaces 7 has a width W1 of approximately 5 µm.

Das Platin zwischen den gegenüberliegenden Seiten 9a der Pla tinsilizidschicht 9 und die Siliziumoxidschichten 4d und 4 werden mit Königswasser entfernt, um Spalten 7a und 7b zwischen der Platinsilizidschicht 9 und den Siliziumoxidschichten 4d und 4 zu bilden. Die Bodenflächen der Spalten 7a und 7b gemäß Fig. 3A werden zu freiliegenden Oberflächen 1a und 1b des Si liziumsubstrats 1.The platinum between the opposite sides 9 a of the platinum silicide layer 9 and the silicon oxide layers 4 d and 4 are removed with aqua regia to form columns 7 a and 7 b between the platinum silicide layer 9 and the silicon oxide layers 4 d and 4 . The bottom surfaces of the columns 7 a and 7 b according to FIG. 3A become exposed surfaces 1 a and 1 b of the silicon substrate 1 .

Beim nächsten Schritt wird gemäß Fig. 1I eine Siliziumnitrid schicht 10 als Passivierungsschicht über der gesamten Oberflä che des Siliziumsubstrats 1 mit einem Plasma-CVD-Verfahren ausgebildet. Dann wird eine Resistschicht 11 ausgebildet, um die Siliziumnitridschicht 10 auf der Siliziumoxidschicht 4 ab zudecken. Danach wird die Siliziumnitridschicht 10 durch Plas maätzen mit einem Gas selektiv entfernt, das CF₄-O₂ enthält.At the next step, a silicon nitride, according to Fig. 1I layer 10 as a passivation layer over the entire Oberflä surface of the silicon substrate 1 with a formed plasma CVD method. A resist layer 11 is then formed in order to cover the silicon nitride layer 10 on the silicon oxide layer 4 . Thereafter, the silicon nitride layer 10 is selectively removed by plasma etching with a gas containing CF ₄ -O ₂ .

Es darf darauf hingewiesen werden, daß die Ätzzeit in diesem Entfernungsprozeß etwa 10%, also beispielsweise etwa 30 Se kunden bis 1 Minute, länger ist als eine Zeitspanne, um die Siliziumnitridschicht 10 vollständig zu entfernen, die nicht mit der Resistschicht 11 bedeckt ist. Dementsprechend dringt ein Gasplasma durch die Spalten 7a und 7b zu den freiliegenden Oberflächen 1a und 1b des Siliziumsubstrats 1 gemäß Fig. 3A, und somit werden entsprechende Teile des Siliziumsubstrats 1 unter den freiliegenden Oberflächen 1a und 1b weggeätzt.It should be noted that the etching time in this removal process is about 10%, for example about 30 seconds to 1 minute, longer than a period of time in order to completely remove the silicon nitride layer 10 which is not covered with the resist layer 11 . Accordingly, a gas plasma penetrates through the columns 7 a and 7 b to the exposed surfaces 1 a and 1 b of the silicon substrate 1 according to FIG. 3A, and thus corresponding parts of the silicon substrate 1 are etched away from the exposed surfaces 1 a and 1 b.

Infolgedessen werden, wie in den Fig. 1J und 3B dargestellt, Hohlräume 12 und 13 unter den Spalten 7a und 7b gebildet. Bei der Ausbildung dieser Hohlräume 12 und 13 dient die Platinsi liziumschicht 9 als Maske. Vorzugsweise haben die Hohlräume 12 und 13 beide eine Tiefe H von ungefähr 1 µm, vgl. Fig. 3B.As a result are as shown in Fig. 1J and 3B, cavities 12 and 13 formed under columns 7 and 7b. In the formation of these cavities 12 and 13 , the platinum silicon layer 9 serves as a mask. The cavities 12 and 13 preferably both have a depth H of approximately 1 μm, cf. Figure 3B.

Dabei ermöglicht eine Unterätzung eine seitliche Ausdehnung der Hohlräume 12 und 13, wobei die jeweilige Breite der Hohl räume 12 und 13 im Querschnitt größer wird als die Breite der jeweiligen Spalten 7a und 7b. Infolgedessen hat jeder der Hohl räume 12 und 13 einen Querschnitt, der annähernd einen Kreis oder Ellipsenbogen bildet, und somit wird die Querabmessung oder Breite jedes Hohlraumes 12 bzw. 13 größer, wenn die Tiefe H zunimmt.In this case, an undercut allows for lateral expansion of the cavities 12 and 13, wherein the respective width of the hollow space 12 and 13 in cross section is greater than the width of the respective columns 7 a and 7 b. As a result, each of the cavities 12 and 13 has a cross section that approximately forms a circle or elliptical arc, and thus the transverse dimension or width of each cavity 12 and 13 becomes larger as the depth H increases.

Um zu verhindern, daß diese Hohlräume 12 und 13 miteinander in Kontakt kommen, ist es erforderlich, daß eine Breite d1, die 1/2 der Breite von jedem der Hohlräume 12 und 13 entspricht, also der Breite in einer Richtung parallel zur Hauptfläche des Siliziumsubstrats 1, kleiner ist als eine Breite d2, die 1/2 der Breite der Platinsilizidschicht 9 entspricht.In order to prevent these cavities 12 and 13 from coming into contact with each other, it is necessary that a width d 1 that is 1/2 the width of each of the cavities 12 and 13 , that is, the width in a direction parallel to the main surface of the Silicon substrate 1 , is smaller than a width d 2 , which corresponds to 1/2 the width of the platinum silicide layer 9 .

Die Zeitdauer zum Ätzen wird so bestimmt, daß die Breite d1 etwa 2,5 µm oder kleiner ist, wenn die Breite W1 der Platinsi lizidschicht 9 gemäß Fig. 1H etwa 5 µm beträgt. Der oben erwähn te Wert von 1 µm für die Tiefe H ist geeignet, um zu verhin dern, daß sich ein Riß oder Sprung des Wafers zum aktiven Be reich 2 bei dem anschließenden Vereinzelungsverfahren er streckt, unter der Voraussetzung, daß die Hohlräume 12 und 13 voneinander getrennt sind.The time duration for the etching is determined so that the width d 1 is approximately 2.5 μm or less if the width W 1 of the platinum silicide layer 9 according to FIG. 1H is approximately 5 μm. The above-mentioned value of 1 micron for the depth H is suitable to prevent a crack or crack of the wafer to the active area 2 in the subsequent singling process, provided that the cavities 12 and 13 are separated from each other.

Wie aus Fig. 3B ersichtlich, ist jeder der Hohlräume 12 und 13 kein geschlossener Hohlraum, sondern eine Nut mit einer Öffnung, die mit den entsprechenden Spalten 7a bzw. 7b in Ver bindung steht. Die Resistschicht 11 wird nach dem Ätzen ent fernt. In der Fig. 2C, die eine der Fig. 1J entsprechende Draufsicht ist, sind die Hohlräume 12 und 13 zur Vereinfachung nicht dargestellt.As can be seen from Fig. 3B, each of the cavities 12 and 13 is not a closed cavity, but a groove with an opening which is in connection with the corresponding columns 7 a and 7 b in United. The resist layer 11 is removed after the etching. In Fig. 2C, which is one of Fig. 1J corresponding top view, the cavities are not shown 12 and 13 for simplicity.

In Fig. 2D, die eine vergrößerte Darstellung eines Teiles von Fig. 2C ist, sind die jeweiligen Hohlräume 12 und 13 mit ge strichelten Linien dargestellt, wobei die gegenüberliegenden Kanten E1 und E2 der Platinsilizidschicht 9 sich in der Mitte des jeweiligen Hohlraumes befinden. Ein Schnitt längs der Li nie J-J in Fig. 2C entspricht der Darstellung in Fig. 1J.In Fig. 2D, which is an enlarged view of a part of Fig. 2C, the respective cavities 12 and 13 are shown with dashed lines, the opposite edges E 1 and E 2 of the platinum silicide layer 9 being in the center of the respective cavity . A section along the line never JJ in Fig. 2C corresponds to the representation in Fig. 1J.

Wie aus Fig. 2D ersichtlich, befinden sich vier Hohlräume zwi schen den aneinander angrenzenden Bereichen 20 mit elektroni schen Elementen, nämlich zwei Hohlräume 12 und zwei Hohlräume 13. Nimmt man an, daß die Anzahl von Hohlräumen oder Nuten, die zwischen einander benachbarten Bereichen 20 mit elektro nischen Elementen vorgesehen sind, den Wert N hat, so ent spricht eine bevorzugte Ausführungsform dem Fall von N = 4. Außerdem verläuft jeder der Hohlräume 12 und 13 so, daß er den jeweiligen Bereich 20 von Bereichen 20 mit elektronischen Elementen umschließt.As can be seen from FIG. 2D, there are four cavities between the adjacent regions 20 with electronic elements, namely two cavities 12 and two cavities 13 . Assuming that the number of cavities or grooves that are provided between adjacent regions 20 with electronic elements has the value N , a preferred embodiment corresponds to the case of N = 4. In addition, each of the cavities 12 and 13 so that it encloses the respective area 20 of areas 20 with electronic elements.

Die Fig. 1K zeigt die Trennung bzw. Vereinzelung der einzelnen Komponenten. Im oberen mittleren Bereich der Siliziumoxid schicht 4d wird eine imaginäre, nicht dargestellte Schneid- oder Trennlinie in der Längsrichtung der einen Graben bilden den Trennzone 5 vorgegeben, also in einer Richtung orthogonal zur Zeichenebene in Fig. 1K, und eine Nut 14 wird längs der imaginären Schneidlinie gebildet. Die Nut 14 hat eine Tiefe, die beispielsweise etwa der halben Dicke des Siliziumsubstrats 1 entspricht, und wird mit einem Schneidwerkzeug gebildet. FIG. 1K shows the separation or isolation of the individual components. In the upper middle region of the silicon oxide layer 4 d, an imaginary cutting line or parting line (not shown) in the longitudinal direction of the one trench forms the parting zone 5 , that is to say in a direction orthogonal to the plane of the drawing in FIG. 1K, and a groove 14 is made along the line imaginary cutting line formed. The groove 14 has a depth which corresponds, for example, to approximately half the thickness of the silicon substrate 1 , and is formed using a cutting tool.

Die Siliziumoxidschicht 4d wird durch die Bildung der Nut 14 in ein Paar von Siliziumoxidschichten 4e getrennt. Bei diesem Vereinzelungs- oder Trennvorgang kann ein Riß oder Sprung in dem Siliziumsubstrat gebildet werden, der von der Nut 14 zum Durchschneiden oder Trennen ausgeht. In den meisten Fällen hat jedoch ein solcher Riß oder Sprung 15 die Tendenz, sich zum Hohlraum 12 hin zu erstrecken und hört dort auf. Infolge dessen erreicht ein solcher Riß oder Sprung 15 kaum den inne ren Bereich von Bereichen 20 mit elektronischen Elementen, ins besondere den aktiven Bereich 2. Auch wenn die Ausdehnung des Risses oder Sprunges nicht beim Hohlraum 12 angehalten werden kann, so hält der Riß oder Sprung beim Hohlraum 13 an, wie es mit einer gestrichelten Linie für einen Riß oder Sprung 16 in Fig. 1K angedeutet ist.The silicon oxide layer 4 d is separated into a pair of silicon oxide layers 4 e by forming the groove 14 . In this dicing or cutting process, a crack or crack can be formed in the silicon substrate, which starts from the groove 14 for cutting or cutting. In most cases, however, such a crack or crack 15 tends to extend to the cavity 12 and stops there. As a result, such a crack or crack 15 hardly reaches the inner area of areas 20 with electronic elements, in particular the active area 2 . Even if the expansion of the crack or crack cannot be stopped at the cavity 12 , the crack or crack stops at the cavity 13 , as indicated by a broken line for a crack or crack 16 in FIG. 1K.

Unter diesen Hohlräumen 12 und 13 ist der Hohlraum 12 insofern besonders wichtig, als er dichter an der Nut 14 zum Trennen angeordnet ist. Mit anderen Worten, der Hohlraum 12 befindet sich in einer relativ größeren Entfernung von dem aktiven Be reich 2, so daß es möglich ist, einen Riß oder Sprung in einer Position anzuhalten, der relativ weit von dem aktiven Bereich 2 entfernt ist.Among these cavities 12 and 13 , the cavity 12 is particularly important in that it is arranged closer to the groove 14 for separation. In other words, the cavity 12 is at a relatively greater distance from the active area 2 , so that it is possible to stop a crack or crack in a position that is relatively far from the active area 2.

Die vier Hohlräume 12 und 13, die zwischen den benachbarten beiden Bereichen 20 für elektronische Elemente vorgesehen sind, sind mit drei Zwischenräumen versehen, die zwischen zwei von ihnen dazwischenliegen, nämlich einem ersten Zwischenraum zwi schen den Hohlräumen 12 und 13 auf der linken Seite von Fig. 1K, einem zweiten Zwischenraum zwischen den beiden Hohlräumen 12, und einem dritten Zwischenraum zwischen den Hohlräumen 12 und 13 auf der rechten Seite von Fig. 1K.The four cavities 12 and 13 , which are provided between the adjacent two areas 20 for electronic elements, are provided with three spaces that lie between two of them, namely a first space between the cavities 12 and 13 on the left side of FIG . 1C, a second intermediate space between the two cavities 12, and a third space between the cavities 12 and 13 on the right side of FIG. 1K.

Die Nut 14 ist in dem Zwischenraum zwischen den Hohlräumen oder dem zweiten Zwischenraum vorgesehen, und somit dient die Nut 14 zum Trennen als Grenze, um die vier Hohlräume 12 und 13 in eine erste Hohlraumgruppe G1 auf der linken Seite von Fig. 1K und eine zweite Hohlraumgruppe G2 auf der rechten Seite von Fig. 1K einzuteilen.The groove 14 is provided in the space between the cavities or the second space, and thus the groove 14 serves as a boundary for separating the four cavities 12 and 13 into a first cavity group G 1 on the left side of Fig. 1K and one second cavity group G 2 on the right side of Fig. 1K.

Im allgemeinen sind N Hohlräume oder Nuten mit (N-1) dazwi schenliegenden Zwischenräumen zwischen zwei der Hohlräume ver sehen, wobei N eine ganze Zahl größer als Eins ist, und einer dieser dazwischenliegenden Zwischenräume enthält die Nut zum Trennen. Nimmt man infolgedessen an, daß N1 und N2 positive ganze Zahlen sind, die die nachstehende Beziehung erfüllen:Generally, there are N cavities or grooves with (N-1) intermediate spaces between two of the cavities, where N is an integer greater than one, and one of these intermediate spaces contains the groove for separation. As a result, assume that N1 and N2 are positive integers that satisfy the following relationship:

N1+N2 = N (1),N1 + N2 = N (1),

so werden die N Hohlräume eingeteilt oder klassifiziert in N1 Hohlräume, die sich auf der Seite von einem Bereich mit elektronischen Elementen befinden, und N2 Hohlräumen, die sich auf der Seite eines anderen Bereiches mit elektronischen Ele menten befinden.thus the N cavities are classified or classified into N1 cavities that are on the side of one area with electronic elements and N2 cavities that are on the side of another area with electronic elements.

Die Grundvoraussetzungen zur Erfüllung des Prinzips, das der Erfindung zugrunde liegt, sind folgende:The basic requirements for fulfilling the principle that the Invention is based on the following:

N ≧2
N 1 ≧1
N 2 ≧1 (2)N ≧ 2
N 1 ≧ 1
N 2 ≧ 1 (2)

Vorzugsweise sind die Werte von N, N1 und N2 so bestimmt oder vorgegeben, daß sie die nachstehenden Beziehungen erfüllen:Preferably, the values of N , N1 and N2 are determined or given to meet the following relationships:

N ≧4
N 1 ≧2
N 2 ≧2 (3)N ≧ 4
N 1 ≧ 2
N 2 ≧ 2 (3)

Bei dem in Fig. 1K dargestellten Beispiel sind die folgenden Beziehungen erfüllt:In the example shown in FIG. 1K, the following relationships are fulfilled:

N =4
N 1 =N 2=2 (4)N = 4
N 1 = N 2 = 2 (4)

Fig. 2E zeigt eine Draufsicht, die der Fig. 3K entspricht. Wie aus Fig. 2E ersichtlich, sind die Hohlräume 12 und 13 nicht explizit dargestellt, sondern nur indirekt angedeutet mit den selben Linien, welche die gegenüberliegenden Kanten E1 und E2 der Platinsilizidschicht 9 bezeichnen, um die Darstellung zu vereinfachen. Ein Schnitt längs der Linie K-K in Fig. 2E entspricht der Darstellung in Fig. 1K. FIG. 2E shows a top view corresponding to FIG. 3K. As can be seen from FIG. 2E, the cavities 12 and 13 are not shown explicitly, but are only indicated indirectly with the same lines that denote the opposite edges E 1 and E 2 of the platinum silicide layer 9 in order to simplify the illustration. A section along the line KK in FIG. 2E corresponds to the illustration in FIG. 1K.

Der in den Fig. 1K und 2E dargestellte Wafer ist in Fig. 4 als Wafer 40 bezeichnet. Eine Vinylfolie 41 wird auf die rücksei tige Oberfläche des Wafers 40 aufgeklebt, und die Vinylfolie 41 wird in den radialen Richtungen gezogen oder gedehnt, die in Fig. 4 mit Pfeilen angedeutet sind. Dadurch wird die Vinyl folie 41 radial gestreckt, so daß der Wafer 40 in den der Trennung dienenden Nuten 14 in Halbleiterchips 30 verteilt bzw. vereinzelt wird, wobei dieses Verfahren kurz als Dehnungstrenn verfahren bezeichnet wird.The wafer shown in FIGS. 1K and 2E is referred to as wafer 40 in FIG. 4. A vinyl sheet 41 is adhered to the back surface of the wafer 40 , and the vinyl sheet 41 is pulled or stretched in the radial directions indicated by arrows in FIG. 4. As a result, the vinyl film 41 is stretched radially, so that the wafer 40 is distributed or separated in the grooves 14 used for the separation in semiconductor chips 30 , this method being briefly referred to as the strain separation method.

Fig. 2F zeigt eine Teildraufsicht des Wafers beim Dehnungs trennverfahren, und ein Schnitt längs der Linie L-L in Fig. 2F ist in Fig. 1L dargestellt. Bruchflächen 42 gemäß Fig. 1L verlaufen von der Bodenfläche der Nut 14 zur unteren Oberflä che des Siliziumsubstrats 1, wobei Halbleiterchips 30 erhalten werden können, die jeweils einen der Bereiche 20 mit elektroni schen Elementen enthalten. Fig. 2F shows a partial top view of the wafer in the strain separation process, and a section along the line LL in Fig. 2F is shown in Fig. 1L. Fracture surfaces 42 according to FIG. 1L run from the bottom surface of the groove 14 to the lower surface of the silicon substrate 1 , it being possible to obtain semiconductor chips 30 which each contain one of the regions 20 with electronic elements.

Auch wenn Risse oder Sprünge 15 bzw. 16 auftreten, erreichen diese Risse oder Sprünge 15 bzw. 16 nicht den aktiven Bereich 2, und diese Halbleiterchips 30 müssen daher nicht als defekte Chips weggeworfen werden. Infolgedessen wird die Ausbeute bei der Herstellung von Halbleiterchips 30 und die Zuverlässigkeit der elektrischen Eigenschaften von derartigen Halbleiterchips 30 verbessert.Even if cracks or cracks 15 or 16 occur, these cracks or cracks 15 or 16 do not reach the active region 2 , and therefore these semiconductor chips 30 do not have to be thrown away as defective chips. As a result, the yield in the production of semiconductor chips 30 and the reliability of the electrical properties of such semiconductor chips 30 are improved.

Da weiterhin die Nut 14 zum Trennen nicht in der Platinsilizid schicht 9 vorgesehen ist, sondern in der Siliziumoxidschicht 4d, wird im wesentlichen vermieden, daß Fragmente von Platin silizid, hervorgerufen durch das Schneiden beim Trennverfah ren, an den Halbleiterchips 30 haften und die elektrischen Eigenschaften der Halbleiterchips 30 verschlechtern. Auch wenn Fragmente, die beim Schneiden der Siliziumoxidschicht 4d er zeugt werden, an den Halbleiterchips 30 haften bleiben, so ver schlechtern sie nicht die elektrischen Eigenschaften der Halb leiterchips 30, da es sich dabei um Isolatoren handelt.Furthermore, since the groove 14 for separation is not provided in the platinum silicide layer 9 , but rather in the silicon oxide layer 4 d, it is essentially avoided that fragments of platinum silicide, caused by cutting during the separation process, adhere to the semiconductor chips 30 and the electrical ones Properties of the semiconductor chips 30 deteriorate. Even if fragments, which are produced when the silicon oxide layer 4 is cut, adhere to the semiconductor chips 30 , they do not deteriorate the electrical properties of the semiconductor chips 30 , since these are insulators.

Die so hergestellten Halbleiterchips 30 werden in entsprechen den Verfahren gebondet, in entsprechende Gehäuse gepackt oder dergleichen, so daß fertige Halbleiteranordnungen erhalten wer den. Fig. 5 zeigt in der Draufsicht einen der Halbleiterchips 30 beim Bonding-Verfahren. Eine erforderliche Anzahl von An schlußfeldern oder Bond-Inseln 34 sind in einem Endbereich des Bereiches 20 mit elektronischen Elementen vorgesehen, und ex terne Drähte 35 werden mit diesen Bond-Inseln 34 verbunden. In Fig. 5 ist nur ein Teil dieser Bond-Inseln 34 sowie der exter nen Drähte 35 dargestellt. Ein Schnitt längs der Linie 3B-3B in Fig. 5 entspricht im wesentlichen der Darstellung in Fig. 3B.The semiconductor chips 30 thus produced are bonded in accordance with the method, packed in corresponding housings or the like, so that finished semiconductor arrangements are obtained. Fig. 5 shows in plan view one of the semiconductor chips 30 in the bonding process. A required number of circuit fields or bond islands 34 are provided in an end region of the area 20 with electronic elements, and external wires 35 are connected to these bond islands 34 . In Fig. 5, only a part of these bond islands 34 and the external wires 35 is shown. A section along the line 3B-3B in FIG. 5 essentially corresponds to the illustration in FIG. 3B.

Der Aufbau des Halbleiterchips 30 gemäß Fig. 5 ist wie folgt: Ein rechteckiger Trennring bzw. Isolierring 32 einer Silizium oxidschicht 4e liegt auf dem äußeren Rand 33 des Halbleiter chips 30 längs der geschlossenen Kontur CT des Halbleiterchips 30. Ein rechteckiger Metall-Halbleiter-Verbindungsring 31 aus Platinsilizid liegt innerhalb davon. Die Hohlräume oder nuten förmigen Ringe 12 und 13 befinden sich in dem Siliziumsubstrat 1 in Positionen, die den gegenüberliegenden Kanten E1 und E2 des Metall-Halbleiterverbindungsringes 31 entsprechen, wobei die Einzelheiten der Hohlräume 12 und 13 in Fig. 5 ebenfalls weggelassen sind. Der Bereich 20 mit elektronischen Elementen befindet sich im Zentrum des Halbleitersubstrats 1 und ist eingeschlossen von dem Isolierring 32, dem Verbindungsring 31 sowie den Hohlräumen 12 und 13.The structure of the semiconductor chip 30 according to FIG. 5 is as follows: A rectangular separating ring or insulating ring 32 of a silicon oxide layer 4 e lies on the outer edge 33 of the semiconductor chip 30 along the closed contour CT of the semiconductor chip 30 . A rectangular metal-semiconductor connection ring 31 made of platinum silicide lies within it. The cavities or groove-shaped rings 12 and 13 are located in the silicon substrate 1 in positions corresponding to the opposite edges E 1 and E 2 of the metal-semiconductor connection ring 31 , the details of the cavities 12 and 13 also being omitted in FIG. 5. The area 20 with electronic elements is located in the center of the semiconductor substrate 1 and is enclosed by the insulating ring 32 , the connecting ring 31 and the cavities 12 and 13 .

Das Vorsehen der Hohlräume 12 und 13 in dem Außenrand 33 ver hindert, daß ein Riß oder Sprung sich zur Innenseite des Be reiches 20 mit elektronischen Elementen ausbreitet, wenn der Wafer in die Halbleiterchips 30 zerschnitten wird. Somit kön nen die Halbleiterchips 30 gemäß Fig. 5 mit hoher Ausbeute hergestellt werden, wobei die einzelnen Halbleiterchips eine hohe Zuverlässigkeit im Betrieb bieten. Der Prozeß zur Her stellung der Hohlräume 12 und 13 kann durchgeführt werden in Koordinierung mit dem Prozeß zur Ausbildung der Bereiche 20 mit elektronischen Elementen, so daß kaum die Notwendigkeit besteht, die gesamte Anzahl von Schritten zur Herstellung der Halbleiteranordnung zu vergrößern.The provision of the cavities 12 and 13 in the outer edge 33 prevents a crack or crack from spreading to the inside of the area 20 with electronic elements when the wafer is cut into the semiconductor chips 30 . The semiconductor chips 30 according to FIG. 5 can thus be produced with high yield, the individual semiconductor chips offering high reliability in operation. The process for manufacturing the cavities 12 and 13 can be performed in coordination with the process for forming the regions 20 with electronic elements, so that there is little need to increase the total number of steps for manufacturing the semiconductor device.

Die Erfindung kann in der Praxis mit folgender Modifizierung realisiert werden. Eine beliebige Materialschicht, die ätz widerstandsfähig ist, kann anstelle der Platinsilizidschicht 9 verwendet werden, da die Schicht 9 als Maske beim Ätzprozeß zur Bildung der Hohlräume 12 und 13 dient, und es kann auch eine andere Art von Material verwendet werden, solange das Material widerstandsfähig gegenüber dem Ätzen ist. Wenn bei spielsweise eine Schicht aus Wolfram oder Molybdän anstelle der Platinschicht 8 verwendet wird, wird eine Wolframsilizid schicht oder Molybdänsilizidschicht erhalten anstelle der oben beschriebenen Platinsilizidschicht 9.The invention can be implemented in practice with the following modification. Any layer of material which is etching resistant may be used in place of the platinum silicide layer 9, because the layer 9 serves as a mask during the etching process for forming the cavities 12 and 13, and it can also be another type are used of material as long as the material resistant versus etching. For example, if a layer of tungsten or molybdenum is used instead of the platinum layer 8 , a tungsten silicide layer or molybdenum silicide layer is obtained instead of the platinum silicide layer 9 described above.

Wie vorstehend erläutert, ist ein Halbleiterchip gemäß der Erfindung mit einer oder mehreren Nuten versehen, die einen Bereich mit elektronischen Elementen umschließen, so daß zu verlässig verhindert wird, daß ein Riß oder Sprung, der beim Schneiden eines Wafers in Halbleiterchips hervorgerufen wird, sich zum inneren Bereich des Bereiches mit elektronischen Ele menten hin ausbreitet. Damit können die Ausbeute sowie die Zu verlässigkeit der jeweiligen Halbleiterchips verbessert wer den.As explained above, a semiconductor chip according to the Invention provided with one or more grooves that one Enclose the area with electronic elements so that too reliably prevents a crack or crack that occurs when Cutting a wafer in semiconductor chips, the inner area of the area with electronic el mentally. So that the yield and the Zu reliability of the respective semiconductor chips is improved the.

Bei dem Herstellungsverfahren gemäß der Erfindung wird eine Vielzahl von Nuten in einer Trennzone des Bereiches mit elek tronischen Elementen ausgebildet, und anschließend wird der Halbleiterwafer in der Position zwischen diesen Nuten ge schnitten. Dadurch kann ein Riß oder Sprung in der Position der Nut bei den jeweiligen Bereichen mit elektronischen Ele menten angehalten werden, die nebeneinander vorgesehen sind, wobei eine Nut zum Trennen dazwischenliegt. Dadurch können die Ausbeute und die Zuverlässigkeit bei dem Verfahren zur Herstellung der Halbleiterchips verbessert werden.In the manufacturing method according to the invention, a Variety of grooves in a separation zone of the area with elec tronic elements, and then the Semiconductor wafers in the position between these grooves cut. This can cause a crack or crack in the position the groove in the respective areas with electronic ele elements that are provided next to each other are stopped, with a groove for separation therebetween. This allows the yield and reliability in the process for Manufacture of the semiconductor chips can be improved.

Bei einer bevorzugten Ausführungsform gemäß der Erfindung wird der Halbleiterwafer geätzt, indem man eine in der Trenn zone vorhandene Maske verwendet, die gegenüber dem Ätzen wi derstandsfähig ist, und durch das Ätzen vorhandene Hohlräume werden für die vorstehend erwähnten Nuten verwendet, so daß die Positionierung von solchen konkaven Nuten in der Trennzo ne leicht möglich und kein komplizierter Prozeß dazu erfor derlich ist. Weiterhin sind die erhaltenen Halbleiterchips nicht mit Fragmenten verunreinigt, die aus der ätzwiderstands fähigen Schicht bestehen und beim Schneiden erzeugt werden.In a preferred embodiment according to the invention the semiconductor wafer is etched by placing one in the separator zone existing mask used, which wi is stable, and cavities present through the etching are used for the above-mentioned grooves, so that the positioning of such concave grooves in the parting line ne easily possible and no complicated process required is such. Furthermore, the semiconductor chips obtained not contaminated with fragments resulting from the etching resistance capable layer and are generated during cutting.

Claims

1. Semiconductor chip ( 30 ), produced by cutting a semiconductor wafer, which has a matrix arrangement of regions ( 20 ) with electronic elements, characterized by

- A semiconductor substrate ( 1 ) with a main surface on which at least one annular groove ( 12 , 13 ) is formed;
- A region ( 20 ) with electronic elements, which has at least one electronic element ( 2 ) and in part of the main surface of the semiconductor substrate ( 1 ) is ausgebil det, which is enclosed by at least one annular groove ( 12 , 13 ).

2. Semiconductor chip according to claim 1, characterized in that the main surface has a closed contour (CT) and that at least one annular groove ( 12 , 13 ) is formed along the closed contour (CT).

3. Semiconductor chip according to claim 1 or 2, characterized by

- A layered insulating ring ( 32 ) which is formed on the main surface of the semiconductor substrate ( 1 ) and is formed along the closed contour (CT), at least one annular groove ( 12 , 13 ) being enclosed by the insulating ring ( 32 ) on the main surface is.

4. Semiconductor chip according to one of claims 1 to 3, characterized in that the at least one annular groove ( 12 , 13 ) has a first and a second annular groove ( 13 , 12 ), the first annular groove ( 13 ) from the second annular groove ( 12th ) is enclosed on the main surface.

5. Semiconductor chip according to one of claims 1 to 4, characterized by a metal-semiconductor connection ring ( 31 , 9 ) which is arranged on the main surface of the semiconductor substrate ( 1 ) such that the metal-semiconductor connection ring ( 31 , 9 ) the area ( 20 ) with electronic elements with a first gap ( 7 b) between them, and that the insulating ring ( 32 , 4 e) encloses the metal-semiconductor connecting ring ( 9 ) with a second gap ( 7 a) between them , wherein the first and second grooves ( 13 , 12 ) are aligned with the first and second columns ( 7 b, 7 a).

6. Semiconductor chip according to one of claims 1 to 5, characterized in that the respective parts of the first annular groove ( 13 ) have a first width which is greater than the first gap ( 7 b), and that the respective parts of the second annular groove ( 12 ) have a second width that is wider than the second gap ( 7 a).

7. A semiconductor chip according to claim 6, characterized in that the respective parts of the metal-semiconductor connecting ring ( 31 , 9 ) have a third width, that half the first width (d 1 ) is smaller than half the third width (d 2 ), and that half the second width is also smaller than half the third width (d 2 ).

8. Semiconductor chip according to one of claims 1 to 7, characterized in that the respective depth (H) of the first and second ring grooves ( 13 , 12 ) is approximately 1 µm.

9. Semiconductor chip according to one of claims 1 to 8, characterized in that the semiconductor substrate ( 1 ) is a silicon substrate, that the insulating ring ( 32 , 4 e) consists of silicon oxide, and that the metal-semiconductor connecting ring ( 31 , 9 ) consists essentially of a metal and silicon, the metal being selected from platinum, tungsten and molybdenum.

10. A method for producing semiconductor chips, in which a semiconductor wafer ( 40 ) is cut, in which a multiplicity of regions ( 20 ) with electronic elements are provided, characterized by the following steps:

a) producing first and second regions ( 20 ) with electronic elements on a main surface of a semiconductor substrate ( 1 ), so that the first and second regions ( 20 ) with electronic elements are separated from one another by a separation zone ( 5 ) on the main surface , wherein the separation zone ( 5 ) extends in a first direction perpendicular to an alignment direction of the first and second regions ( 20 ) with electronic elements;
b) forming N grooves ( 12 , 13 ) in the separation zone ( 5 ) parallel to the first direction, with (N-1) spaces between the N grooves and N being an integer greater than one;
c) cutting the semiconductor wafer ( 40 ) along a cutting line which lies along one of the (N-1) spaces between the grooves and extends in the first direction, to thereby obtain semiconductor chips ( 30 ) each having an area ( 20 ) with electronic elements.

11. The method according to claim 10, characterized in that step (a) comprises the following steps:

(a1) forming first and second active areas ( 2 ) in the main area, the first and second active areas ( 2 ) comprising at least one electronic element; and
(a2) to form first and second regions (20) to receive forming first and second insulating layers (4), which cover the first and second active regions (2) with electronic elements;

and that step (b) comprises the following steps:

(b1) forming a strip-shaped insulating layer ( 4 d), which extends in the first direction in a central region of the separation zone ( 5 ), so that a first gap ( 7 ) between the first insulating layer ( 4 ) and the other insulating layer ( 4 d ) runs, and that a second gap ( 7 ) is formed between the second insulating layer ( 4 ) and the further insulating layer ( 4 d); and
(b2) Forming first and second grooves ( 12 ) in the separation zone ( 5 ), so that the first groove ( 12 ) is aligned with a first side wall of the strip-shaped insulating layer ( 4 d), which of the first insulating layer ( 4 ) the first gap ( 7 ) lies opposite, and that the second groove ( 12 ) is aligned with a second side wall of the strip-shaped insulating layer ( 4 d), which lies opposite the second insulating layer ( 4 ) via the second gap ( 7 );

and that step (c) comprises the following steps:

(c1) the cutting line is placed in the strip-shaped insulating layer ( 4 d); and
(c2) the semiconductor wafer ( 40 ) is cut along the cutting line with a mechanical cutting tool.

12. The method according to claim 10 or 11, characterized in that step (b) comprises the following additional steps:

(b3) Forming third and fourth grooves ( 13 ) in the separation zone ( 5 ), so that the third groove ( 13 ) is aligned with a side wall of the first insulating layer ( 4 ), which is the first side wall of the strip-shaped insulating layer ( 4 d ) across the first gap ( 7 ), and that the fourth groove ( 13 ) is aligned with a side wall of the second insulating layer ( 4 ) opposite the second side wall of the strip-shaped insulating layer ( 4 d) through the second gap ( 7 ).

13. The method according to claim 12, characterized in that steps (b2) and (b3) are obtained by the following steps:

(b4) forming first and second etch-resistant layers ( 9 ) on first and second surfaces of the separation zone ( 5 ), the first surface being between the first insulating layer ( 4 ) and the strip-shaped insulating layer ( 4 d) on the main surface, and the second surface is between the second insulating layer ( 4 ) and the strip-shaped insulating layer ( 4 d) on the main surface,
Providing a first gap-shaped space ( 7 a) between the strip-shaped insulating layer ( 4 d) and the first etch-resistant layer,
Providing a second gap-shaped space between the strip-shaped insulating layer and the second etch-resistant layer,
Providing a third gap-shaped intermediate space ( 7 b) between the first insulating layer ( 4 ) and the first etch-resistant layer ( 4 d),
Providing a fourth gap-shaped space between the second insulating layer and the second etch-resistant layer; and
(b5) selective etching of the semiconductor substrate through the first to fourth gap-shaped spaces ( 7 a, 7 b), to thereby obtain the first to fourth grooves ( 12, 13 ).

14. The method according to claim 13, characterized in that step (b5) comprises the following steps:
Forming a third insulating layer ( 10 ) covering the respective areas on the main surface;
Producing first and second resist layers ( 11 ) on the first and second regions of the third insulating layer ( 10 ), which are on the first and second insulating layers ( 4 );
Applying a plasma to the respective areas of the main surface so that the parts of the third insulating layer ( 10 ) which are not covered by the first and second resist layers ( 11 ) are etched away and then through the first to fourth grooves ( 12, 13 ) selective etching of the semiconductor substrate ( 1 ) are formed in that the plasma passes through the first to fourth gap-shaped spaces ( 7 a, 7 b); and removing the first and second resist layers ( 11 ) from the semiconductor substrate ( 1 ).

15. The method according to claim 13 or 14, characterized in that step (b 4 ) comprises the following steps:
Forming a metal layer ( 8 ) which covers the respective areas on the main surface,
Heating the semiconductor substrate ( 1 ) together with the metal layer ( 8 ) to first and second areas of the metal layer ( 8 ), which are in contact with the semiconductor substrate ( 1 ) in the first and two th columns ( 7 ), in first and converting second metal compound semiconductor layers (9) serving as first and second ätzwiderstandsfähige layers (9); and
Removing the respective areas of the metal layer ( 8 ) that are not the first and second converted layers ( 9 ).

16. The method according to any one of claims 10 to 15, characterized in
that each width of the first to fourth grooves ( 12 , 13 ) is made larger than the width of the first to fourth gap-shaped spaces ( 7 a, 7 b) in the first direction,
and that the first to fourth grooves ( 12 , 13 ) are used as first to fourth cavities which have openings which are in communication with the first to fourth gap-shaped spaces ( 7 a, 7 b).

17. The method according to any one of claims 10 to 16, characterized in that half the width (d 1 ) of the first to fourth grooves ( 12 , 13 ) is made smaller than half the width (d 2 ) of the strip-shaped insulating layer ( 9 ) in the direction of alignment.

18. The method according to any one of claims 10 to 17, characterized in that the respective depth (H) of the first to fourth grooves ( 12 , 13 ) is set approximately to a value of 1 µm.

19. The method according to any one of claims 10 to 18, characterized in
that a silicon substrate is used as the semiconductor substrate ( 1 )
that the first and second insulating layers ( 4 ) and the strip-shaped insulating layer ( 4 d) are formed from silicon oxide,
that the third insulating layer ( 10 ) is formed from silicon nitride,
and that the material for the metal layer ( 8 ) is selected from platinum, tungsten and molybdenum.