DE4408020B4 - Process for the production of silicon chips with test structures - Google Patents

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Abstract

Verfahren zur Herstellung von Siliziumchips (1), bei dem längliche Strukturen (2) in einen Siliziumwafer (3) eingeätzt werden und der Wafer (3) entlang von Zerteilungslinien (4, 14) durch Einbringen von Schnitten (16) in einzelne Chips (1) zerteilt wird, dadurch gekennzeichnet, daß in der Nähe der Zerteilungslinien (14) Prüfstrukturen (5) vorgesehen werden, an denen eine Kontrolle der Parallelität der Schnitte (16) zu den länglichen Strukturen (2) möglich ist.method for the production of silicon chips (1), wherein the elongated structures (2) in one Etched silicon wafer (3) and the wafer (3) along dividing lines (4, 14) Introducing cuts (16) into individual chips (1), characterized in that in nearby the dicing lines (14) Test structures (5), in which a check on the parallelism of the cuts (16) to the elongated ones Structures (2) possible is.

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Description

Die Erfindung geht aus von einem Siliziumchip nach der Gattung des unabhängigen Anspruchs 1. Aus einem Artikel von Hillerich in Microsystems Technology 90, Herausgeber Reichl, Springer Verlag, 1990, Seite 456 bis 464 sind bereits Siliziumchips mit länglichen Strukturen bekannt, die zur Ankopplung von Glasfasern an Wellenleitern verwendet werden. Die länglichen Strukturen sind als Gräben in den Siliziumchips ausgebildet.The The invention is based on a silicon chip according to the preamble of independent claim 1. From an article by Hillerich in Microsystems Technology 90, publisher Reichl, Springer Verlag, 1990, pages 456 to 464 are already silicon chips with oblong Structures known for coupling glass fibers to waveguides be used. The elongated ones Structures are as trenches formed in the silicon chips.

Aus der DE 40 20 195 A1 ist ein Halbleiterchip bekannt, der durch das Schneiden eines Halbleiterwafers erhalten wird, wobei vermieden wird, dass Risse oder Sprünge in das Innere des Bereichs mit elektronischen Elementen hineinverlaufen.From the DE 40 20 195 A1 For example, a semiconductor chip obtained by cutting a semiconductor wafer is known while preventing cracks or cracks from entering the inside of the electronic element region.

Aus der US 4,890,895 A1 ist eine optische Vorrichtung bekannt, bei der in einem Siliziumsubstrat ein Graben zur Ausrichtung und Aufnahme einer optischen (Glas-)Faser vorgesehen ist.From the US 4,890,895 A1 For example, an optical device is known in which a trench is provided in a silicon substrate for alignment and reception of an optical (glass) fiber.

Vorteile der ErfindungAdvantages of invention

Das erfindungsgemäße Verfahren mit den kennzeichnenden Merkmalen des unabhängigen Anspruchs 1 hat demgegenüber den Vorteil, daß die Parallelität der länglichen Strukturen relativ zur Chipkante überprüft werden kann. Die Chipkante kann somit für die weitere Bearbeitung des Siliziumchips als Anschlag verwendet werden, der hochpräzise parallel zu den eigentlichen Strukturen ausgerichtet ist.The inventive method with the characterizing features of independent claim 1 has the other hand Advantage that the parallelism the elongated one Structures relative to the chip edge can be checked. The chip edge can thus for used the further processing of the silicon chip as a stop be that high-precision aligned parallel to the actual structures.

Durch die in den abhängigen Ansprüchen aufgeführten Maßnahmen sind vorteilhafte Weiterbildungen und Verbesserungen des im unabhängigen Anspruch angegebenen Verfahrens möglich. Zur Erlangung einer hohen Präzision der relativen Ausrichtung von Prüfstruktur zu länglicher Struktur ist es vorteilhaft, diese mit den gleichen Verfahrensschritten herzustellen, da so die relative Ausrichtung dieser Strukturen untereinander erhalten bleibt. Besonders präzise kann dies durch die Verwendung einer Maske erfolgen. Durch die Verwendung von Ausrichtestrukturen im Bereich der Zerteilungslinien lassen sich die Schnitte präzise entlang der Zerteilungslinien ausrichten. Besonders einfach erfolgt das Einbringen der Schnitte durch Sägen.By those in the dependent Claims listed measures are advantageous developments and improvements of the independent claim specified method possible. To obtain a high precision the relative orientation of test structure too elongated Structure, it is advantageous to produce these with the same process steps, because so the relative alignment of these structures with each other remains. Especially precise This can be done by using a mask. By use of alignment structures in the area of the dicing lines the cuts are precise Align along the dicing lines. Especially easy the introduction of the cuts by sawing.

Zeichnungendrawings

Ausführungsbeispiele der Erfindung sind in den Zeichnungen dargestellt und in der nachfolgenden Beschreibung näher erläutert. Es zeigen die 1 eine Aufsicht auf einen Siliziumwafer mit Strukturen für einen Siliziumchip, 2 eine vergrößerte Detailansicht von 1, und 3 einen Querschnitt durch einen Siliziumwafer.Embodiments of the invention are illustrated in the drawings and explained in more detail in the following description. It show the 1 a plan view of a silicon wafer with structures for a silicon chip, 2 an enlarged detail view of 1 , and 3 a cross section through a silicon wafer.

Beschreibungdescription

In der 1 wird eine Aufsicht auf einen Ausschnitt eines Siliziumwafers 3 gezeigt. Durch Zerteilen entlang der Zerteilungslinien 4, 14 wird der Siliziumwafer 3 in einzelne Siliziumchips 1 unterteilt. In den Siliziumwafer sind längliche Strukturen 2 eingebracht. Diese Strukturen stellen die eigentlichen Nutzelemente des Siliziumchips 1 dar. Bei den länglichen Strukturen 2 kann es sich wie hier gezeigt, beispielsweise um Gräben für die Justierung von Glasfasern handeln. In diese Gräben werden Glasfasern eingelegt und weisen so eine definierte Position und Ausrichtung untereinander auf. Es kann nun wünschenswert sein, daß der Schnitt, der entlang der Zerteilungslinie 14 durch den wafer 3 geführt wird, eine definierte Lage relativ zu den länglichen Strukturen 2 aufweist, insbesondere daß der so entstandene Schnitt parallel zu den länglichen Strukturen 2 ist. Für Anwendungen, bei denen eine Justierung von Glasfasern erfolgt, kann eine Dejustage von wenigen Mikrometern bereits eine deutliche Verschlechterung darstellen. Es muß daher sichergestellt werden, daß der Schnitt exakt auf der Zerteilungslinie 14 zu liegen kommt. Bei einem fertigen Chip muß weiterhin die Möglichkeit bestehen, die Parallelität der länglichen Strukturen 2 relativ zur Chipkante auszumessen. Für die Ausrichtung des Schnitts auf der Zerteilungslinie 14 sind die Ausrichtestrukturen 8 vorgesehen. Um beim fertigen Chip ein Ausmessen der Chipkante relativ zu den länglichen Strukturen 2 zu ermöglichen, sind die Prüfstrukturen 5 vorgesehen. Die 2 zeigt die Ausrichtestrukturen 8 und die Prüfstrukturen 5 in einer vergrößerten Ansicht.In the 1 is a plan view of a section of a silicon wafer 3 shown. By dividing along the dividing lines 4 . 14 becomes the silicon wafer 3 into individual silicon chips 1 divided. In the silicon wafer are elongated structures 2 brought in. These structures represent the actual useful elements of the silicon chip 1 dar. In the elongated structures 2 As shown here, these can be, for example, trenches for the adjustment of glass fibers. Glass fibers are inserted into these trenches and thus have a defined position and alignment with each other. It may now be desirable for the cut to be along the dicing line 14 through the wafer 3 is guided, a defined position relative to the elongated structures 2 in particular, that the resulting cut parallel to the elongated structures 2 is. For applications in which an adjustment of glass fibers takes place, a misalignment of a few micrometers already represent a significant deterioration. It must therefore be ensured that the cut exactly on the dicing line 14 to come to rest. In a finished chip must continue to exist the possibility of parallelism of the elongated structures 2 to measure relative to the chip edge. For aligning the cut on the dicing line 14 are the alignment structures 8th intended. In the finished chip, a measurement of the chip edge relative to the elongated structures 2 to enable, are the test structures 5 intended. The 2 shows the alignment structures 8th and the test structures 5 in an enlarged view.

Für die Ausrichtung der Schnitte auf den Zerteilungslinien 4, 14 sind die Justierkreuze 9 und die Ausrichtestrukturen 8 vorgesehen. Bei den Ausrichtestrukturen handelt es sich um längliche Gräben, die zu beiden Seiten der Zerteilungslinien 14 angeordnet sind. Die Justierkreuze 9 dienen zur Ausrichtung der Schnitte auf den Zerteilungslinien 4. Da die Schnittbreite in der Regel breiter ist als die Justierkreuzstrukturen 9 (beispielsweise 50 Mikrometer), werden diese bei diesen ersten Zerteilungsschnitten zerstört. Die Ausrichtung der von oben nach unten verlaufenden Schnitte auf den Zerteilungslinien 14 erfolgt dann anhand der Ausrichtestrukturen 8. Im Prinzip wären für die Ausrichtung der Schnitte auf den Zerteilungslinien 14 auch weitere Justierkreuze geeignet, die derart angeordnet sind, daß sie von den Schnitten auf den Zerteilungslinien 4 nicht zerstört werden. Die hier gezeigten, als längliche Grabenstrukturen ausgebildeten Ausrichtestrukturen 8 haben jedoch weiterhin den Vorteil, daß Abweichungen von der Parallelität unter einem Mikroskop besonders gut erfaßt werden können, da sich dann längliche spitze Dreiecke oder Trapeze bilden, die besonders einfach zu erkennen sind.For aligning the cuts on the dicing lines 4 . 14 are the alignment crosses 9 and the alignment structures 8th intended. The alignment structures are elongated trenches running on both sides of the dicing lines 14 are arranged. The alignment crosses 9 serve to align the cuts on the dicing lines 4 , Since the cutting width is usually wider than the Justierkreuzstrukturen 9 (For example, 50 microns), these are destroyed in these first dicing cuts. The orientation of the top-to-bottom cuts on the dicing lines 14 then takes place on the basis of the alignment structures 8th , In principle would be for the alignment of the cuts on the dicing lines 14 Also suitable other crosshairs, which are arranged such that they from the cuts on the dicing lines 4 not be destroyed. The here shown, designed as elongated trench structures alignment structures 8th however, have white terhin the advantage that deviations from the parallelism under a microscope can be detected very well, since then form elongated sharp triangles or trapezoids, which are particularly easy to recognize.

Zur Überprüfung der parallelen Ausrichtung der länglichen Strukturen 2 relativ zu den Schnitten auf den Zerteilungslinien 14 wäre es im Prinzip auch möglich, die Abstände zwischen der so gebildeten Chipkante und den Strukturen 2 direkt auszumessen. Meßtechnisch ist dieses Vorgehen jedoch problematisch, da die Strukturen 2 oft mehrere Hundert Mikrometer von der so gebildeten Chipkante entfernt sind und eine Meßgenauigkeit von wenigen Mikrometer gefordert wird. Meßtechnisch ist die Verwendung der Prüfstrukturen 5 wesentlich einfacher, da diese in einem sehr geringen Abstand zur Zerteilungslinie 14 angeordnet sind. In der 2 werden Prüfstrukturen 5 gezeigt, die als eine Vielzahl von länglichen Gräben ausgebildet sind. Es sind jedoch beliebige andere Strukturen als Prüfstrukturen 5 denkbar. Die hier gezeigten Grabenstrukturen für die Ausrichtestrukturen 8 und die Prüfstrukturen 5 sind hierbei beispielsweise jeweils zehn Mikrometer breit. In der 3 wird nun gezeigt, wie eine exakte Ausrichtung der Prüfstrukturen 5 relativ zu den länglichen Strukturen 2 erzielt werden kann. Auf die Oberfläche des Siliziumwafers 3 wird zunächst ganzflächig eine Maskierschicht 6, beispielsweise aus Siliziumoxid oder Siliziumnitrid, aufgebracht. Die Oberfläche der Maskierschicht wird dann mit einem Fotolack 17 bedeckt. Der Fotolack wird durch eine Maske 7, die lichtundurchlässige Strukturen 15 aufweist, hindurchbelichtet. Durch die Belichtung wird die Fotolackschicht 17 verändert, so daß sie in bestimmten Bereichen entfernt werden kann. Durch diese Öffnung wird dann die Maskierschicht entfernt, so daß in bestimmten Bereichen die Siliziumoberfläche freiliegt. Nach Entfernen des Fotolacks werden durch Ätzen mittels eines anisotropen Ätzmittels wie beispielsweise Natronlauge dann Grabenstrukturen für die länglichen Strukturen 2 bzw. für die Prüfstrukturen 5 eingebracht. Anschließend wird der Siliziumwafer in einzelne Siliziumchips 1 zerteilt, indem auf den Zerteilungslinien 14 Schnitte 16 eingebracht werden. Durch Ausmessen des Abstandes zwischen der Prüfstruktur 5 und der Chipkante 18 kann dann auch auf den Abstand zwischen der Chipkante 18 und der länglichen Struktur 2 geschlossen werden. Besonders wichtig ist dabei, daß die längliche Struktur 2 und die Prüfstruktur 5 mit dem gleichen Verfahren hergestellt werden und dazu nur eine einzige Maske 7 benötigt wird. Die Genauigkeit, mit der die Strukturen auf der Maske 7 angeordnet sind, definiert auch die Genauigkeit, mit der die Struktur 5 relativ zur Struktur 2 angeordnet ist. Bei Masken 7 können typischerweise Genauigkeiten in der Größenordnung von weniger als 0,3 Mikrometern auf eine Entfernung von 10cm erreicht werden. Da sich diese Genauigkeit auch auf die Ausrichtung von Prüfstruktur 5 relativ zur länglichen Struktur 2 überträgt, kann somit durch Ausmessen des Abstandes von Chipkante 18 zur Prüfstruktur 5 auf den Abstand von Chipkante 18 zur länglichen Struktur 2 geschlossen werden. Wenn, wie in der 1 gezeigt, jeweils zwei weit voneinander angeordnete Prüfstrukturen 5 vorgesehen sind, kann so sehr genau die Parallelität von Chipkante 18 und länglicher Struktur 2 bestimmt werden.To check the parallel alignment of the elongated structures 2 relative to the cuts on the dividing lines 14 It would also be possible in principle, the distances between the chip edge thus formed and the structures 2 to measure directly. Technically, this approach is problematic because the structures 2 often several hundred micrometers are removed from the chip edge thus formed and a measurement accuracy of a few micrometers is required. Meßtechnisch is the use of test structures 5 much easier, as these are at a very short distance to the dividing line 14 are arranged. In the 2 become test structures 5 shown formed as a plurality of elongated trenches. However, they are any structures other than test structures 5 conceivable. The trench structures shown here for the alignment structures 8th and the test structures 5 are here, for example, each ten microns wide. In the 3 will now be shown how an exact alignment of the test structures 5 relative to the elongated structures 2 can be achieved. On the surface of the silicon wafer 3 initially becomes a masking layer over the whole area 6 , For example, of silicon oxide or silicon nitride applied. The surface of the masking layer is then coated with a photoresist 17 covered. The photoresist is through a mask 7 , the opaque structures 15 has, durchbelichtet. The exposure causes the photoresist layer 17 changed so that it can be removed in certain areas. The masking layer is then removed through this opening, so that in certain areas the silicon surface is exposed. After removal of the photoresist, trench structures for the elongated structures are then etched by means of an anisotropic etchant such as sodium hydroxide solution 2 or for the test structures 5 brought in. Subsequently, the silicon wafer is transformed into individual silicon chips 1 divided by on the dividing lines 14 slice 16 be introduced. By measuring the distance between the test structure 5 and the chip edge 18 can then also on the distance between the chip edge 18 and the elongated structure 2 getting closed. It is particularly important that the elongated structure 2 and the test structure 5 be made with the same method and only a single mask 7 is needed. The accuracy with which the structures on the mask 7 are also defined, the accuracy with which the structure 5 relative to the structure 2 is arranged. For masks 7 For example, accuracies on the order of less than 0.3 microns can be achieved over a distance of 10 cm. As this accuracy also affects the alignment of test structure 5 relative to the elongated structure 2 transmits, can thus by measuring the distance from the chip edge 18 to the test structure 5 on the distance from chip edge 18 to the elongated structure 2 getting closed. If, as in the 1 shown, two widely spaced test structures 5 are provided, so very much the parallelism of chip edge 18 and elongated structure 2 be determined.

Da durch die Prüfstrukturen 5 in einfacher Weise der Abstand der Chipkante 18 zu den Prüfstrukturen 5 bestimmt werden kann, können neben der Bestimmung der parallelen Ausrichtung auch weitere Aussagen über die Qualität des Sägeschnitts getroffen werden. Beim Sägen wird der Siliziumwafer 3 in der Regel mit der Unterseite 20 auf einer Klebefolie 21 fixiert. Der Schnitt 16 erstreckt sich wie in der 3 gezeigt wird, nur ein Stück weit in die Folie 21 herein, so daß die relative Lage der Chips 1 zunächst erhalten bleibt. Durch die in 2 gezeigte Anordnung von Prüfstrukturen 5 zu beiden Seiten der Zerteilungslinie 14 läßt sich dann vor dem Entfernen der Chips 1 von der Folie 21 die Mittigkeit der Anordnung des Schnitts 16 bestimmen. Durch die in der 3 gezeigte weitere Prüfstruktur 22 auf der Unterseite 20 des Wafers 3 läßt sich eine Abweichung des Schnitts 16 von der Lotrechten feststellen.Because of the test structures 5 in a simple way the distance of the chip edge 18 to the test structures 5 can be determined, in addition to the determination of the parallel orientation also further statements about the quality of the saw cut can be made. When sawing, the silicon wafer 3 usually with the bottom 20 on an adhesive foil 21 fixed. The cut 16 extends like in the 3 is shown only a little way into the film 21 in, so that the relative position of the chips 1 initially preserved. By the in 2 shown arrangement of test structures 5 on both sides of the dividing line 14 can then be removed before removing the chips 1 from the slide 21 the centrality of the arrangement of the cut 16 determine. By in the 3 shown further test structure 22 on the bottom 20 of the wafer 3 can be a deviation of the cut 16 from the perpendicular.

Claims (4)

Verfahren zur Herstellung von Siliziumchips (1), bei dem längliche Strukturen (2) in einen Siliziumwafer (3) eingeätzt werden und der Wafer (3) entlang von Zerteilungslinien (4, 14) durch Einbringen von Schnitten (16) in einzelne Chips (1) zerteilt wird, dadurch gekennzeichnet, daß in der Nähe der Zerteilungslinien (14) Prüfstrukturen (5) vorgesehen werden, an denen eine Kontrolle der Parallelität der Schnitte (16) zu den länglichen Strukturen (2) möglich ist.Method for producing silicon chips ( 1 ), in which elongated structures ( 2 ) in a silicon wafer ( 3 ) and the wafer ( 3 ) along dividing lines ( 4 . 14 ) by introducing cuts ( 16 ) into individual chips ( 1 ), characterized in that in the vicinity of the dicing lines ( 14 ) Test structures ( 5 ), in which a check on the parallelism of the cuts ( 16 ) to the elongated structures ( 2 ) is possible. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Herstellung der länglichen Strukturen (2) und der Prüfstrukturen (5) durch Aufbringen einer Maskierschicht (6), Strukturieren der Maskierschicht (6) mittels einer Maske (7) und anschließendem Beaufschlagen des Siliziumwafers (3) mit einem Ätzmittel erfolgt.Method according to claim 1, characterized in that the production of the elongated structures ( 2 ) and the test structures ( 5 ) by applying a masking layer ( 6 ), Structuring the masking layer ( 6 ) by means of a mask ( 7 ) and then applying the silicon wafer ( 3 ) with an etchant. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß weiterhin eine Ausrichtestruktur (8) erzeugt wird, die im Bereich der Zerteilungslinien (14) eine Ausrichtung der Schnitte (16) auf den Zerteilungslinien (14) erlaubt.Method according to one of the preceding claims, characterized in that furthermore an alignment structure ( 8th ) generated in the region of the dicing lines ( 14 ) an orientation of the cuts ( 16 ) on the dividing lines ( 14 ) allowed. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Schnitte (16) durch Sägen eingebracht werden.Method according to one of the preceding claims, characterized in that the cuts ( 16 ) are introduced by sawing.
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4890895A (en) * 1987-11-13 1990-01-02 Kopin Corporation Optoelectronic interconnections for III-V devices on silicon
DE4020195A1 (en) * 1989-06-27 1991-01-10 Mitsubishi Electric Corp SEMICONDUCTOR CHIP AND METHOD FOR THE PRODUCTION THEREOF

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4890895A (en) * 1987-11-13 1990-01-02 Kopin Corporation Optoelectronic interconnections for III-V devices on silicon
DE4020195A1 (en) * 1989-06-27 1991-01-10 Mitsubishi Electric Corp SEMICONDUCTOR CHIP AND METHOD FOR THE PRODUCTION THEREOF

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
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