DE4004399A1 - Verfahren und vorrichtung zur wortlaengenbegrenzung einer aus einem summen- und carry-wort bestehenden binaerzahl - Google Patents

Description

Die Erfindung betrifft ein Verfahren zur Wortlängenbegrenzung nach dem Oberbegriff des Patentanspruches 1 oder 2 sowie eine Vorrichtung zu dessen Durchführung nach dem Oberbegriff des Patentanspruches 3 oder 4.

In der digitalen Signalverarbeitung wird häufig zur Reduzierung des Hardwareaufwandes mit einer Festkomma-Darstellung gearbeitet. Die gebräuchlichste Zahlendarstellung ist dabei das "Zweier-Komplement". Als einführende Literatur sei hierbei auf die Veröffentlichung von Hwang, K.: "Computer Arithmetic: Principles, architecture, and design", New York: John Wiley and Sons, 1979 auf den Seiten 18 bis 20 hingewiesen. Für eine Hardwarerealisierung ist es von Vorteil bei einer Festkomma-Darstellung die Wortbreiten auf ein Minimum zu beschränken. Dies ist besonders wichtig um die benötigte Fläche zum Aufbau der Hardwareschaltung und die hierfür notwendige Anzahl der Komponenten möglichst gering zu halten.

Aus der Patentanmeldung mit der Bezeichnung "Anordnung zur bitparallelen Addition von Binärzahlen" (GR 85 P 1 437 DE, Amtliches Aktenzeichen P 35 24 797.5) und der Patentanmeldung mit der Bezeichnung "Anordnung zur bitparallelen Addition von Binärzahlen mit Carry-Save-Überlaufkorrektur" (GR 86 P 1 321, Amtliches Aktenzeichen P 36 19 437.9) sind Anordnungen bekannt, die zur Reduktion einer Carry-Save-Zahl um eine Stelle eingesetzt werden können. In den beiden Patentanmeldungen sind zur bitparallelen Addition von Binärzahlen im Zweier-Komplement eine Reihe von Addierern vorgesehen, die selbst jeweils Eingänge für Binärzahlenbits gleicher Wertigkeit aufweisen und Zwischensummen- und Übertragsworte an ihren Ausgängen abgeben. Die Zwischensummen- und Übertragsworte werden zu Summenworten in einer Addiereinrichtung zusammengesetzt.

Zur Korrektur der Überlauffehler wird hierbei das Carry-Bit des Addierers der zweithöchsten Wertigkeit durch das Carry-Bit des höchstwertigen Addierers selbst ersetzt und für den Fall, daß die Carry-Bits der beiden höchstwertigen Addierer ungleich sind, daß Zwischensummen-Bit des höchstwertigen Addierers durch das Carry-Bit desselben ersetzt. In beiden Fällen handelt es sich um eine spezielle Anordnung, die lediglich eine, in einer Anordnung gebildete Binärzahl um eine Stelle reduziert. Eine Reduktion um mehr Stellen ist mit einer solchen Anordnung nicht möglich.

Der Erfindung liegt die Aufgabe zugrunde ein allgemeines Verfahren und eine zugehörige Vorrichtung hierzu anzugeben, die eine Reduktion einer Binärzahl, bestehend aus einem Summen-Wort und einem Carry-Wort (Carry-Save-Zahl), um jeweils k Stellen (k = ganze Zahl und größer 0) ermöglicht.

Diese Aufgabe wird erfindungsgemäß durch die im kennzeichnenden Teil des Patentanspruches 1 und 2 angegebenen Merkmale für das Verfahren und durch die im kennzeichnenden Teil des Patentanspruches 3 und 4 angegebenen Merkmale für eine zugehörige Vorrichtung gelöst.

Der Vorteil des erfindungsgemäßen Verfahrens und der zugehörigen Vorrichtung liegt insbesondere darin, daß hiermit ermöglicht wird, die Wortbreite einer Carry-Save-Zahl unter Beibehaltung einer Zweierkomplementdarstellung zu begrenzen.

Der Patentanspruch 5 ist auf eine bevorzugte Ausgestaltung der Vorrichtung gerichtet, die dort näher erläutert wird.

Die Erfindung wird nachfolgend anhand von Zeichnungen näher beschrieben, es zeigen dabei

Fig. 1 Darstellung des Wertebereichs für eine Carry-Save-Zahl, die in Teilbereiche U, V, W aufgeteilt ist,

Fig. 2 Tabelle zur Fehlerbetrachtung der möglichen Wertequadrupel C_n-k, C_n-k-1, S_n-k und S_n-k-1 für k größer 1,

Fig. 3 Tabelle zur Fehlerbetrachtung der möglichen Wertequadrupel C_n-k, C_n-k-1, S_n-k und S_n-k-1 für k = 1,

Fig. 4 Anschlußbelegung einer erfindungsgemäßen Vorrichtung zur Wortlängenbegrenzung,

Fig. 5 Realisierung einer beispielhaften Vorrichtung zur Wortlängenbegrenzung nach Fig. 4 auf Gatterebene.

Um das erfindungsgemäße Verfahren und die zugehörige Vorrichtung näher zu verdeutlichen, wird im folgenden kurz die übliche Wortbreitenreduktion in einer konventionellen Zweier-Komplementdarstellung beschrieben. Eine Zahl Y mit m Nachkommastellen und n Vorkommastellen wird im Zweier-Komplement geschrieben als:

Y_i sind hierbei die einzelnen Ziffern und Y_n-1 ist das "Most Significant Bit" (MSB). Es ist hierbei zu beachten, daß die Wertigkeit des "Most Significant Bits" negiert ist. Beispiel: Y = 10001, hierbei sei m zu 2 und n zu 3 angenommen. Aus der obigen Schreibweise für das Zweier-Komplement ergibt sich somit

Y = -2² · 1 + 2¹ · 0 + 2⁰ · 0 + 2^-1 · 0 + 2^-2 · 1 = -4 + 0,25 = -3,75.

Ist die maximale Wortlänge von Y bekannt, so können die zur Darstellung der maximalen Zahl nicht benötigten vorderen Bits einfach abgeschnitten werden. Diese Bits besitzen dann denselben Wert wie das neue "Most Significant Bit" und beinhalten somit keine zusätzlichen Informationen. Falls die Bits den Wert "0" besitzen, liefern sie keinen Beitrag zur Gesamtzahl Y und falls sie den Wert "1" besitzen, läßt sich aus der obigen Schreibweise der Zweierkomplement-Zahlen zeigen, daß sie sich gerade kompensieren und ebenfalls keinen Beitrag zur Gesamtzahl Y liefern. Es gilt dann mit der obigen Darstellung einer Zahl Y im Zweier-Komplement falls k Stellen abgeschnitten werden können

-2^n-1 + 2^n-2 + . . . + 2^n-k-1 = -2^n-k-1,

wobei die Wertigkeit des neuen "Most Significant Bits" Y_n-k-1 wieder negiert ist. Beispiel: gegeben sei eine Zahl 1110001, für die m gleich 2, n gleich 5 und k gleich 2 gewählt wurden. Die Zahl besitzt somit zwei Nachkommastellen, fünf Vorkommastellen und soll um die zwei höchstwertigen Bits verkürzt werden. Nach obiger Darstellung einer Zahl im Zweier-Komplement ergibt sich hieraus

-2⁴ · 1 + 2³ · 1 + 2² · 1 + 2¹ · 0 + 2⁰ · 0 + 2^-1 · 0 + 2^-2 · 1 = -16 + 8 +4 + 0,25 = -3,75.

Schneidet man nun die zwei höchstwertigen Stellen der Zahl ab so erhält man die Binärzahl 10001, die in der Zweier-Komplementdarstellung den Wert

-2² · 1 + 2¹ · 0 + 2⁰ · 0 + 2^-1 · 0 + 2^-2 · 1 = -4 + 0,25 = -3,75

hat.

Sind also wie im vorliegenden Beispiel die zwei höchstwertigen Bits (Y_n-1, Y_n-2) nicht notwendig zu der Darstellung einer Zahl Y_max, so können die beiden Bits einfach abgeschnitten werden. Die einzelnen Bits der Restzahl Y_max haben dann folgende Wertigkeit:

Das dritte Bit Y_n-3 wird hierdurch zum neuen "Most Significant Bit" und seine Wertigkeit wird wiederum negiert.

Führt man eine Addition oder Substraktion nicht vollständig durch, das heißt, werden die Übertragungsbits (Carries) nicht mit aufaddiert, sondern getrennt behandelt bzw. weitergeführt, so erhält man eine "Carry-Save"-Zahlendarstellung. Carry-Wort Y_c und Summenwort Y_s sind als getrennte Zweier-Komplement-Zahlen aufzufassen und lassen sich wie folgt beschreiben

Y_{c, i} und Y_{s, i} sind hierbei die einzelnen Bits vom Carry- und Summenwort.

Carry-Save-Zahlendarstellungen werden in der digitalen Signalverarbeitung für Schaltungen mit hohen Daten- bzw. Taktraten verwendet. Hierbei sei auf die Veröffentlichung von Noll, T. G. und Ulbrich, W.: "Architektur und Realisierung von Pipeline-Multiplizierern", NTG-Fachberichte, '87, vom März 1987 auf den Seiten 149 bis 156 hingewiesen, die sich mit Carry-Save-Multiplizierern im Zusammenhang mit der Carry-Save-Zahlendarstellung beschäftigt. Der Vorteil der Carry-Save-Multiplizierer gegenüber anderen Realisierungen liegt in den kurzen Carry-Pfaden. In einer Schaltungsrealisierung ist dabei der längste und damit kritischste Laufzeitpfad unabhängig von der Wortlänge. Zur Umwandlung von Carry-Save-Zahlen in eine normale Zweier-Komplement-Zahl wird ein "Vector Merging Adder" (VMA) benötigt, der das Summen- und Carry-Wort addiert.

Ist die maximale Größe einer Carry-Save-Zahl bekannt, so können nicht wie bei einer normalen Zahl einfach die höchstwertigen Bits abgeschnitten werden. Es können schon bei relativ kleinen Zahlen Fehler auftreten, falls sie durch große Carry- und Summen-Wörter mit unterschiedlichen Vorzeichen dargestellt werden. Folgendes Beispiel verdeutlicht diesen Vorgang, anhand der Addition von drei jeweils drei Bit breiten Worten A, B und D

Will man die Ausgangswortbreite wiederum auf drei Bit beschränken, so führt ein einfaches Abschneiden des Carry-Bits C₃ zu einem falschen Zweier-Komplement-Zwischenergebnis

Dieser Effekt wird auch Carry-Überlauf genannt. Schaltungsrealisierungen zur Vermeidung dieses Effektes sind in den bereits genannten Patentanmeldungen "Anordnung zur bitparallelen Addition von Binärzahlen" (GR 85 P 1437 = P 35 24 797.5) und in der Patentanmeldung "Anordnung zur bitparallelen Addition von Binärzahlen mit Carry-Save-Überlaufkorrektur" (GR 86 P 1321 = P 36 19 437.9) beschrieben.

Wird mit dem falschen Zwischenergebnis unter Beibehaltung der Wortbreite des Zwischenergebnisses weitergerechnet, so kann sich trotzdem das richtige Endergebnis ausbilden. Addiert man beispielsweise das abgeschnittene Carry- und Summen-Wort mit einem "Vector Merging Adder" so erhält man für das obige Beispiel

Bei der Addition des Carry- und Summen-Wortes ergibt sich somit ein richtiges Ergebnis. Diese Form der Arithmetik, die nur in bestimmten Wertebereichen ein korrektes Endergebnis liefert, nennt man auch Modulo-Arithmetik.

Multiplikationen werden in der digitalen Signalverarbeitung oft durch einzelne Schiebe- und Addieroperationen (shift und add-Operationen) ausgeführt, wobei nur die von Null verschiedenen Bits des Multiplikators berücksichtigt werden. Diese Art der Multiplikation erfordert das Aufdoppeln des MSB's des Multiplikanden. Soll beispielsweise die oben beschriebene Wortbreiten begrenzte Zahl Y = 0 mit 1,25 multipliziert werden, ergibt sich - 2 als Ergebnis.

Das korrekte Ergebnis mit drei Bit Wortbreite müßte wieder Null lauten. Der Grund für das Versagen der Arithmetik liegt darin begründet, daß der Modulo-Bereich durch das Aufdoppeln des "Most Significant Bits" verlassen wurde. Für rekursive Algorithmen, wie beispielsweise Wellendigitalfilter, die in den beiden Veröffentlichungen von Pandel, J. und Kleine, U.: "Design of Bireciprocal Wave Digital Filters for High Sampling Rate Applications", Frequenz, 40, 11/12, auf den Seiten 300 bis 308 vom November bis Dezember 1986 und Kleine, U. und Noll, T. G.: "Wave Digital Filters Using Carry-Save Arithmetic", Proc. ISCAS'88, Helsinki, Juni 1988 auf den Seiten 1757 bis 1762, ist diese Einschränkung auf einen Modulo-Bereich nicht akzeptierbar.

Wie aus dem obigen Beispiel entnehmbar ist, ist die Eingangswortbreite des drei Bit breiten Carry-Worts und des drei Bit breiten Summen-Worts zur Darstellung ausreichend. Wird jedoch mit Hilfe der Zweier-Komplement-Arithmetik das Summenergebnis gebildet, so wird eine um ein Bit erhöhte Ausgangswortbreite zur Darstellung der gesamten Carry-Save-Zahl benötigt. Gerade aber bei der Realisierung von digitalen Algorithmen ist eine Wortbreitenverkleinerung in diesem Fall beispielsweise auf drei Bit wünschenswert.

Die in den bereits genannten Patentanmeldungen "Anordnung zur bitparallelen Addition von Binärzahlen" (GR 85 P 1437 = P 35 24 797.5) und in "Anordnung zur bitparallelen Addition von Binärzahlen mit Carry-Save-Überlaufkorrektur" (GR 86 P 1321 = P 36 19 437.9) beschriebenen Schaltungsrealisierungen, die das MSB des Carry-Wortes unter Beibehaltung einer "Zweier-Komplement"-Darstellung abschneiden, können nur ein Anwachsen der Wortbreite verhindern. Wie in der ebenfalls bereits genannten Veröffentlichung von Kleine, K. und Noll, T. G.: "Wave Digital Filters Using Carry-Save Arithmetic", Proc. ISCAS '88, Helsinki, Juni 1988 auf den Seiten 1757 bis 1762 beschrieben ist, benötigt man bei der Realisierung digitaler Algorithmen an manchen Stellen eine Wortbreitenverkleinerung. Es seien zum Beispiel die maximalen Werte der Wörter X und Y gleich 1. Multipliziert man die Summe dieser Wörter mit 0.5 und subtrahiert das Zwischenergebnis von X

Z = X -0,5 * (X + Y)

erhält man mit einer "worst case" Rechnung einen maximalen Wert von 1. Die Eingangswortbreite würde also zur Darstellung ausreichen. Wendet man die Regel für "Zweier-Komplement"-Arithmetiken und die in den Patentanmeldungen GR 85 P 1437 = P 35 24 797.5 und GR 86 P 1321 = P 36 19 437.9 beschriebenen Rechenvorschriften an, so erhält man eine um ein Bit erhöhte Ausgangswortbreite. Der Unterschied in der Ausgangswortbreite liegt darin begründet, daß in einer "Zweier-Komplement"-Rechnung nicht zwischen Additionen und Subtraktionen unterschieden wird und daß einige Variablen korreliert sind ((1 - 0,5) * X).

Das Problem, das mit Hilfe des erfindungsgemäßen Verfahrens und der zugehörigen Vorrichtung gelöst werden soll, liegt daher darin, eine n + m breite Carry-Save-Zahl Y so auf n+m-k Bit zu begrenzen, daß wieder gültige Zweier-Komplement-Darstellungen für die quantisierten Carry- und Summenwörter entstehen. Voraussetzung dafür ist, daß die Carry-Save-Zahl Y mit n+m-k Bits in einer Zweier-Komplement-Zahl der begrenzten Wortlänge dargestellt werden kann.

Für die Carry-Save-Zahl Y lassen sich drei Wiedergabebereiche definieren: einen primären, sekundären und einen tertiären Bereich. Im primären Bereich ist es möglich die Carry-Save-Zahl Y mit einer Zweier-Komplement-Zahl mit n+m-k Bits darzustellen, im sekundären Bereich ist es möglich, die Carry-Save-Zahl Y aufgespalten in ein Carry- und Summenwort mit einer Zweier-Komplement-Zahl mit 2 * (n+m-k) Bits wiederzugeben, während im tertiären Bereich die Carry-Save-Zahl so groß ist, daß sie nicht mehr in einer Zweier-Komplement-Zahl mit 2 * (n+m-k) Bits dargestellt ist.

Zur Entscheidung, ob eine Korrektur durchgeführt werden soll oder nicht, werden vier Bits der nicht begrenzten Carry-Save-Zahl untersucht. Die betrachteten Bits sind die Bits an der Stelle der neuen "Most Significant Bits" (Wertkeit 2^n-k-1) und die beiden Bits links davon (Wertigkeit 2^n-k), die hier in Anlehnung an die übliche Zweier-Komplement-Darstellung als Überlaufbits bezeichnet werden. Für den Fall, daß k Stellen einer Carry-Save-Zahl abgeschnitten werden sollen ergibt ich somit

Der Wertebereich der verkürzten Carry-Save-Zahl Y bezüglich des Carry- und des Summen-Wortes ist gegeben durch -2^n-k-1 größer gleich Y kleiner gleich 2^n-k-1 -2^-m und entspricht damit gerade dem mit einer konventionellen Zweier-Komplement-Zahl der Wortbreite n+m-k darstellbaren Bereich.

Für den Fall k größer 1 (Reduktion der k vordersten Stellen der Carry-Save-Zahl) läßt sich die Carry-Save-Zahl in drei Teilbereiche U, V und W aufteilen, Y=V+U+W. Hierbei sind die V-Stellen die Stellen im Carry- und Summen-Wort, die bei der Wortlängenbegrenzung entfallen. Die U-Stellen geben Auskunft über das MSB Bit und das Überlaufbit, jeweils des Carry- und Summen-Wortes. Das Überlaufbit, als Vorzeichenangabe des Carry- bzw. Summen-Wortes entfällt ebenfalls bei der Wortlängenbegrenzung. Die W-Stellen der Carry-Save-Zahl schließlich bilden gemeinsam mit den MSB-Bits des Carry- und Summen-Wortes die verbleibenden Stellen nach der Wortlängenbegrenzung.

Mit den Größen V, U und W läßt sich die Carry-Save-Zahl wie folgt beschreiben:

Y = V + U + W mit

und

Fig. 1 zeigt graphisch den Zusammenhang zwischen den Größen U, V und W und der Carry-Save-Zahl Y. Hierfür werden die Größen U, V und W auf die zugehörigen LSB-Bits normiert, so daß die Größe V mit 2^n-k+1 und die Größe U mit 2^n-k-1 zu quantisieren ist. Die Größe U wird nur von den vier Bits in der Umgebung der Schnittstelle bestimmt. Der so auf 1/(2^n-k-1) normierte Wertebereich für U beträgt somit 0 kleiner, gleich U/(2^n-k-1) kleiner, gleich 6. Die untere Grenze ergibt sich für S_n-k, S_n-k-1, C_n-k und C_n-k-1 gleich 0 und die obere Grenze für S_n-k, S_n-k-1, C_n-k und C_n-k-1 gleich 1. Der Wertebereich von W ist 0 kleiner, gleich W kleiner, gleich 2^n-k -3 · 2^-m.

Die Größe U ist als Abszissenwert, die Größe V als Parameter und die Carry-Save-Zahl von -2^n-k+1 bis 2^n-k+1 auf einem Zahlenstrahl als Ordinatenwert in der Fig. 1 eingetragen. Der zulässige Wertbereich für die Carry-Save-Zahl erstreckt sich von -2^n-k-1 bis 2^n-k-1 -2^-m und ist in Fig. 1 als Fläche zwischen den zwei Vertikallinien bei -2^n-k-1 und 2^n-k-1 zu erkennen. Welche Carry-Save-Zahlen nun betragsmäßig zu groß sind und nicht mehr im erfindungsgemäßen Verfahren zur Wortlängenbegrenzung berücksichtigt werden können sind aus Fig. 1 zu entnehmen. Für ein gegebenes U im Bereich 0 kleiner, gleich U/2^(n-k-1) kleiner, gleich 6 existiert nach Fig. 1 höchstens ein V, mit dem die Carry-Save-Zahl im Wertebereich -2^n-k-1 kleiner, gleich Y kleiner, gleich 2^n-k-1 -2^-m dargestellt werden kann. Aufgrund dieses vorgegebenen Wertebereichs für die Carry-Save-Zahl kann die Größe V je nach Wert von der Größe U nur einen der folgenden Werte V = (-2^n-k+2, -2^n-k-1 oder 0) annehmen. Für die Größen U = 1 und U = 5 existiert, wie aus Fig. 7 ersichtlich, kein V mit dem die Carry-Save-Zahl im obigen Wertebereich wiedergegeben werden kann. Diese Fälle können damit von der weiteren Betrachtung ausgeschlossen werden.

Wird die Wortbreite n + m (n = Anzahl der Vorkommastellen, m = Anzahl der Nachkommastellen) ohne weitere Maßnahmen auf n + m - k verringert so lautet die dann dargestellte Zahl Y′

Die Stelle mit der Wertigkeit 2^n-k-1 wird hierbei zur Vorzeichen-Stelle.

Die Differenz zwischen der Carry-Save-Zahl Y und der reduzierten Zahl Y′ bezeichnet man als Fehler E.

Lediglich unter der Voraussetzung, daß der Fehler E zu Null gemacht werden kann, läßt eine Anwendung des erfindungsgemäßen Verfahrens zur Wortlängenbegrenzung sinnvoll erscheinen. Mit der Darstellung der Carry-Save-Zahl Y

ergibt sich für den Fehler E: E = Y - Y′

und mit der Darstellung der Größe V als V =

ergibt sich der Fehler E zu:

E = V + (S_n-k + S_n-k-1 + C_n-k + C_n-k-1) 2^n-k.

Zu jedem der 16 möglichen Wertequadrupel, bestehend aus C_n-k, C_n-k-1, S_n-k und S_n-k-1 kann nun mit der Kenntnis des zugehörigen V der Fehler E bestimmt werden.

In der Fig. 2 sind alle möglichen Wertequadrupel für k größer 1 zusammengestellt. Neben den Angaben von C_n-k, C_n-k-1, S_n-k und S_n-k-1 enthält die Fig. 2 auch die normierten und quantisierten Größen U/2^n-k-1 und V/2^n-k+1 sowie den auf 2^n-k bezogenen Fehler E/2^n-k. Schließlich sind auch noch die korrigierten bzw. nichtkorrigierten Carry- und Summenbits der Wertigkeit 2^n-k-1 aufgeführt. Aus der Fig. 1 war zu entnehmen, daß die Größe V je nach dem Wert von U nur einen der folgenden Werte V = (-2^n-k+2, -2^n-k+1 oder 0) annehmen konnte, für die normierte Größe V/2^n-k+1 bedeutet dies somit einen Wertebereich von -2, -1 und 0. Wie aus Fig. 2 offensichtlich ist treten nur Fehler bei E=-2^n-k bzw. E=2^n-k auf, die jeweils durch Ersetzen der Bits C_n-k-1 und S_n-k-1 durch C_n-k-1 und S_n-k-1 korrigiert werden können. Dabei wird lediglich ausgenutzt, daß der Wert E = 2^n-k durch 2 * (2^n-k-1) in den beiden Bits der Wertigkeit 2^n-k-1 ausgedrückt werden kann. Für die Größe U/2^n-k-1 = 1 bzw. U/2^n-k-1 = 5 existiert wie bereits angegeben kein Wert für V, aus diesem Grunde können die korrigierten Vorzeichenbits C′_n-k-1 und S′_n-k-1 bei der Optimierung einer Korrekturschaltung als beliebig (don't care, "X") angenommen werden. Weiter kann bei einer solchen Optimierung ausgenützt werden, daß die Werte von C′_n-k-1 und S′_n-k-1 ohne Änderung des Resultats (gleiche Wertigkeit) beliebig vertauscht werden dürfen. Vergleicht man die korrigierten Carry- und Summenbits C′_n-k-1 und S′_n-k-1 mit den Carry- und Summenbits C_n-k-1 und S_n-k-1 an den Stellen wo E = -2^n-k und E = 2^n-k ist, so erkennt man wiederum das bereits beschriebene erfindungsgemäße Verfahren zur Wortlängenbegrenzung.

Soll die Carry-Save-Zahl um eine Stelle reduziert werden (k = 1) so ist die Größe V = 0, das heißt es existieren keine vorderen redundanten Bits im Carry- und Summen-Wort. Da in diesem Falle die Überlaufbits die Vorzeichenfunktion übernehmen, ist die Größe U gegeben durch:

U = (-S_n-k 2¹ + S_n-k-1 - C_n-k 2¹ + C_n-k-1) 2^n-k-1

Der normierte Wertebereich für U lautet daher:

-4 kleiner, gleich U/(2^n-k-1) kleiner, gleich 2

Analog wie im Fall k größer 1, läßt sich auch hier der Fehler E aus der Differenz zwischen der Carry-Save-Zahl Y und der wortbreitenreduzierten Zahl Y′ bilden. Der Fehler E ergibt sich zu:

E = Y - Y′ = (-S_n-k + S_n-k-1 - C_n-k + C_n-k-1) 2^n-k

Fig. 3 zeigt eine Zusammenstellung aller möglichen Wertequadrupel (C_n-k, C_n-k-1, S_n-k und S_n-k-1) für k = 1. Weiterhin in der Aufstellung Fig. 3 enthalten ist die bezogene Größe U/2^n-k-1, der bezogene Fehler E/2^n-k sowie die korrigierten bzw nicht korrigierten Summen- und Carry-Bits C′_n-k-1 und S′_n-k-1 bzw. C_n-k-1 und S_n-k-1.

Die Quadrupel:

10 und 01
10 und 01

führen dazu, daß die dargestellten Zahlen selbst ohne Verkürzung nicht mit einer konventionellen Zweier-Komplement-Zahl der Wortbreite n+m-k nicht darstellbar sind, sie können ebenfalls, genauso wie die Quadrupel:

1  1    0  0
1  0    0  1

und

0  1    1  0
0  0    1  1

vorab ausgeschlossen werden.

Ansonsten sind die Abbildungen und Korrekturen für die Fälle k = 1 und k größer 1 identisch, wie durch ein gemeinsames Betrachten der beiden Fig. 2 und 3 zu entnehmen ist. Ein Vergleich der korrigierten Carry- und Summenbits D′_n-k-1 und S′_n-k-1 mit den Carry- und Summenbits C_n-k-1 und S_n-k-1 an den Stellen wo E = -2^n-k und E = 2^n-k ist, zeigt wiederum das bereits beschriebene erfindungsgemäße Verfahren zur Wortlängenbegrenzung.

Die verkürzte und korrigierte Zahl Y′ ergibt sich damit zu:

Fig. 4 zeigt die benötigte Anzahl von Ein- und Ausgängen eines Wortlängenbegrenzers WLB, der nach dem erfindungsgemäßen Verfahren arbeitet. Die Anzahl der Eingänge beträgt 2 × (n+ m)-1, die der Ausgänge 2 * (n + m - k)-1, mit n, m, k als natürliche Zahl und n + m größer als k. Da der Wortlängenbegrenzer WLB die Carry-Save-Zahl getrennt nach Summen- und Carry-Wort verarbeitet werden dem Wortlängenbegrenzer WLB Summen- und Carry-Bits der Wertigkeit 2^n-1 bis 2^-m zugeführt, und korrigierte bzw. nicht korrigierte Summen- und Carry-Bits der Wertigkeit 2^n-k-1 bis 2^-m sind an den Ausgängen des Wortlängenbegrenzers WLB abgreifbar. Im einzelnen zugeführt werden die Summenbits S_n-1 . . . S_n-k, S_n-k-1 bis S_-m und die Carrybits C_n-1 . . . C_n-k, C_n-k-1 . . . bis C_-m+1, während an den Ausgängen des Wortlängenbegrenzers WLB die korrigierten bzw. nichtkorrigierten Summen- und Carrybits S′_n-k-1 . . . S_-m′ und C′_n-k-1 . . . bis C′_-m+1 anliegen.

Fig. 5 zeigt den Aufbau eines Wortlängenbegrenzers nach Fig. 4 und mit m = 0 Nachkommastellen zur Reduktion von k-Bits, der beispielsweise einer Carry-Save-Addierstufe nachgeschaltet werden kann. Die beiden Carrybits C₀ und C₀′ sind nur aus formalen Gründen vorhanden, da ein Carry im LSB nicht vorkommt. Analog zugeführt werden die Summen- und Carrybits S_n-1 . . . S_n-k+1, S_n-k, S_n-k-1, S_n-k-2 . . . S₀ und C_n-1 . . . C_n-k+1, C_n-k, C_n-k-1, C_n-k-2 . . . C₀, während die Ausgänge des Wortlängenbegrenzers mit den korrigierten bzw. nicht korrigierten Summen- und Carrybits S′_n-k-1, S′_n-k-2 . . . S₀, und C′_n-k-1, C′_n-k-2 . . . C′₀ beschaltet sind.

Da der Wortlängenbegrenzer die Carry-Save-Zahl um die vordersten k-Bits reduzieren soll, werden die zugeführten Summenbits S_n-1 . . . S_n-k+1 und die zugeführten Carrybits C_n-1 . . . C_n-k+1 für die Schaltung des Wortlängenbegrenzers nicht mehr benötigt, sie können daher entfallen. Die niedrigsten n-k-1 Bits des Summen- und Carry-Wortes S_n-k-2 . . . S₀ und C_n-k-2 . . . C₀ werden hingegen durchgeschleift und stehen an den Ausgängen wieder als nicht korrigiertes Summen- bzw. nicht korrigiertes Carry-Bit S′_n-k-2 . . . S′₀ und C′_n-k-2 . . . C′₀ zur Verfügung. Die Schaltung selbst enthält drei EXOR-Gatter E1, E2 und E3. Die Eingänge des ersten EXOR-Gatters sind dabei mit dem Summenbit S_n-k und dem Carry-Bit C_n-k, also mit den beiden Überlaufbits Y′üb verschaltet. Der Ausgang des ersten EXOR-Gatters E1 dient zur Ansteuerung der übrigen EXOR-Gatter E2 und E3. Im einzelnen ist daher der Ausgang von E1 mit einem Eingang von E2 und E3 verbunden, während auf den anderen Eingang von E2 das MSB-Summenbit S_n-k-1 und auf den anderen Eingang von E3 das MSB-Carry-Bit C_n-k-1 aufgeschaltet ist. Der Ausgang von E2 schließlich liefert das korrigierte Summenbit S′_n-k-1 und der Ausgang von E3 das korrigerte Carry-Bit C′_n-k-1.

Werden vom ersten EXOR-Gatter E1 zwei ungleiche Überlaufbits S_n-k und C_n-k erkannt, so liegt im "High"-Signal an dessen Ausgang und die MSB-Bits S_n-k-1 und C_n-k-1 werden invertiert. Bei Gleichheit der beiden Überlaufbits werden die MSB-Bits unverfälscht durch die EXOR-Gatter E2 und E3 durchgelassen.

Claims (5)

1. Verfahren zur Wortlängenbegrenzung einer durch ein Summen-Wort (S=S_n-1, S_n-2, . . . S₁, S₀); und ein Carry-Wort (C=C_n-1, C_n-2, . . . C₁, C₀) bestehenden Binärzahl mit jeweils n Bit Wortlänge (n = ganze Zahl und größer 0) unter Beibehaltung einer Zweier-Komplementdarstellung beider Binärworte, wobei die Wertigkeit der Binärworte jeweils von einem nullten Bit bis zu einem n-1-ten Bit ansteigt, dadurch gekennzeichnet, daß unter der Voraussetzung, daß die genannte Binärzahl als Summenwert aus beiden Binärworten mit einer einzelnen Zweierkomplementzahl der Länge n-k Bit darstellbar ist, bei einer Reduktion beider Binärworte um die k ersten Bits (k = ganze Zahl und größer 0) diese jeweils entfallen, das Bit mit der Wertigkeit n-k-1 beider Binärworte genau dann invertiert wird, wenn das Bit mit der Wertigkeit n-k beider Binärworte zueinander ungleich ist und daß im anderen Fall das Bit mit der Wertigkeit n-k-1 beider Binärworte unverändert bleibt.

2. Verfahren zur Wortlängenbegrenzung einer durch ein Summen-Wort (S = S_n-1, S_n-2, . . . S₁, S₀) und ein Carry-Wort (C = C_n-1, C_n-2, . . . C₁, C₀) bestehenden Binärzahl mit jeweils n Bit Wortlänge (n = ganze Zahl und größer 0) unter Beibehaltung einer Zweier-Komplementdarstellung beider Binärworte, wobei die Wertigkeit der Binärworte jeweils von einem 0-ten Bit bis zu einem n-1-ten Bit ansteigt, dadurch gekennzeichnet, daß

• a) die genannte Binärzahl als Summenwert aus beiden Binärworten mit einer einzelnen Zweierkomplementzahl der Länge n-k Bit dargestellt wird, wobei einer Reduktion beider Binärworte um die k ersten Bits (k = ganze Zahl und größer 0) diese jeweils entfallen,
• b) das Bit mit der Wertigkeit n-k-1 beider Binärworte genau dann invertiert wird, wenn das Bit mit der Wertigkeit n-k beider Binärworte zueinander ungleich ist und das Bit mit der Wertigkeit n-k-1 beider Binärworte einander entspricht,
• c) das Bit mit der Wertigkeit n-k-1 beider Binärworten entweder gemeinsam invertiert oder gemeinsam nicht invertiert wird, wenn das Bit mit der Wertigkeit n-k beider Binärworte zueinander ungleich ist und das Bit mit der Wertigkeit n-k-1 beider Binärworte einander nicht entspricht und
• d) in den übrigen Fällen das Bit mit der Wertigkeit n-k-1 beider Binärworte unverändert bleibt.

3. Vorrichtung zur Wortlängenbegrenzung nach Anspruch 1, dadurch gekennzeichnet, daß

• a) die Vorrichtung erste n Eingänge für ein erstes Binärwort (S = S_n-1, S_n-2, . . . S_n-k-1 . . . S₁, S₀) mit n Bitlänge und zweite n Eingänge für ein zweites Binärwort (C = C_n-1, C_n-2 . . . C_n-k-1, . . . C₁, C₀) mit n Bitlänge und erste und zweite n-k Ausgänge für jeweils ein um k Bits reduzieres erstes und zweites Binärwort (S′_n-k-1, S′_n-k-2, . . . S′₁, S′₀; C′_n-k-1, C′_n-k-2, . . . C′₁, C′₀) aufweist, wobei jedem der Ein- und Ausgänge ein Bit des zugehörigen Binärwortes in aufsteigender Wertigkeit zugeordnet ist,
• b) ein digitales Signal (S′_n-k-1) am n-k-1-ten Ausgang des ersten um k Bits reduzierten Binärwortes (S′_n-k-1, S′_n-k-2, . . . S′₁, S′₀) gegenüber einem digitalen Signal (S_n-k-1) am n-k-1-ten Eingang des ersten Binärwortes (S_n-1, S_n-2, . . . S_n-k-1 . . ., S₁, S₀) und ein digitales Signal (C′_n-k-1) am n-k-1-ten Ausgang des zweiten um k Bits reduzierten Binärwortes (C′_n-k-1, C′_n-k-2, . . . C′₁, C′₀) gegenüber einem digitalen Signal (C_n-k-1) am n-k-1-ten Eingang des zweiten Binärwortes C_n-1, C_n-2, . . . C_n-k-1 . . ., C₁, C₀) genau dann invertiert wird, wenn das eine digitale Signal (S_n-k) am n-k-ten Eingang des ersten Binärwortes sich von einem digitalen Signal (C_n-k) am n-k-ten Eingang des zweiten Binärwortes unterscheidet,
• c) im anderen Fall ein digitales Signal (S_n-k-1) am n-k-1-ten Ausgang des ersten um k Bits reduzierten Binärwortes gegenüber einem digitalen Signal (C_n-k-1) am n-k-1-ten Eingang des ersten Binärwortes und ein digitales Signal (C_n-k-1) am n-k-1-ten Ausgang des zweiten um k Bits reduzierten Binärwortes gegenüber einem digitalen Signal (C_n-k-1) am n-k-1-ten Eingang des zweiten Binärwortes nicht verändert wird und
• d) digitale Signale (S′_n-k-2, S′_n-k-3, . . . S′₁, S′₀) an den n-k-1 Ausgängen des ersten um k Bits reduzierten Binärwortes digitalen Signalen (S_n-k-2, S_n-k-3 . . . S₁, S₀) an den n-k-1 Eingängen des ersten Binärwortes bitweise entsprechen und digitale Signale (C′_n-k-2, C′_n-k-3 . . . C′₁, C′₀) an den n-k-1 Ausgängen des zweiten um k Bits reduzierten Binärwortes digitalen Signalen (C_n-k-2, C_n-k-3 . . . C₁, C₀) an den n-k-1 Eingängen des zweiten Binärwortes ebenfalls bitweise entsprechen.

4. Vorrichtung zur Wortlängenbegrenzung nach Anspruch 2, dadurch gekennzeichnet, daß

• a) die Vorrichtung erste n-Eingänge für ein erstes Binärwort (S = S_n-1, S_n-2, . . . S_n-k-1 . . . S₁, S₀) mit n Bitlänge und zweite n Eingänge für ein zweites Binärwort (C = C_n-1, C_n-2, . . . C_n-k-1, . . . C₁, C₀) mit n Bitlänge und erste und zweite n-k Ausgänge für jeweils ein um k Bits reduzierte erstes und zweites Binärwort (S′_n-k-1, S′_n-k-2, . . . S′₁, S′₀; C′_n-k-1, C′_n-k-2, . . . C′₁, C′₀) aufweist, wobei jedem der Ein- und Ausgänge ein Bit des zugehörigen Binärwortes mit aufsteigender Wertigkeit zugeordnet ist,
• b) ein digitales Signal (S′_n-k-1) am n-k-1-ten Ausgang des ersten um k Bits reduzierten Binärwortes (S′_n-k-1, S′_n-k-2, . . . S′₁, S′₀) gegenüber einem digitalen Signal (S_n-k-1) am n-k-1-ten Eingang des ersten Binärwortes (S_n-1, S_n-2, . . . , S₁, S₀) und ein digitales Signal (C′_n-k-1) am n-k-1-ten Ausgang des zweiten um k Bits reduzierten Binärwortes (C′_n-k-1, C′_n-k-2, . . . C′₁, C′₀) gegenüber einem digitalen Signal (C_n-k-1) am n-k-1-ten Eingang des zweiten Binärwortes (C_n-1, C_n-2, . . . C₁, C₀) dann invertiert wird, wenn das digitale Signal (S_n-k) am n-k-ten Eingang des ersten Binärwortes sich von den digitalen Signal (C_n-k) am n-k-ten Eingang des zweiten Binärwortes unterscheidet und gleichzeitig das digitale Signal (S_n-k-1) am n-k-1-ten Eingang des ersten Binärwortes dem digitalen Signal (C_n-k-1) am n-k-1-ten Eingang des zweiten Binärwortes entspricht,
• c) das digitale Signal (S′_n-k-1) am n-k-1-ten Ausgang des ersten um k Bits reduzierten Binärwortes gegenüber dem digitalen Signal (S_n-k-1) am n-k-1-ten Eingang des ersten Binärwortes und das digitale Signal (C_n-k-1) am n-k-1-ten Ausgang des zweiten um k Bits reduzierten Binärwortes gegenüber dem digitalen Signal (C_n-k-1) am n-k-1-ten Eingang des zweiten Binärwortes entweder gemeinsam invertiert oder gemeinsam nicht invertiert wird, wenn das digitale Signal (S_n-k) am n-k-ten Eingang des ersten Binärwortes sich von dem anderen digitalen Signal (C_n-k) am n-k-ten Eingang des zweiten Binärwortes unterscheidet und gleichzeitig das digitale Signal (S_n-k-1) am n-k-1-ten Eingang des ersten Binärwortes nicht dem digitalen Signal (C_n-k-1) am n-k-1-ten Eingang des zweiten Binärwortes entspricht,
• d) in den übrigen Fällen das digitale Signal (S′_n-k-1) am n-k-1-ten Ausgang des ersten um k Bits reduzierten Binärwortes gegenüber dem digitalen Signal (S_n-k-1) am n-k-1-ten Eingang des ersten Binärwortes und das digitale Signal (C′_n-k-1) am n-k-1-ten Ausgang des zweiten um k Bits reduzierten Binärwortes gegenüber dem digitalen Signal (C_n-k-1) am n-k-1-ten Eingang des zweiten Binärwortes nicht verändert wird und
• e) die digitalen Signale (S′_n-k-2, S′_n-k-3, . . ., S′₁, S′₀) an den n-k-1 Ausgängen des ersten um k Bits reduzierten Binärwortes den digitalen Signalen (S_n-k-2, B_n-k-3, . . . S₁, S₀) an den n-k-1 Eingängen des ersten Binärwortes bitweise entsprechen und die digitalen Signale (C′_n-k-2 C′_n-k-3, . . . C′₁, C′₀) an den n-k-1 Ausgängen des zweiten um k Bits reduzierten Binärwortes den digitalen Signalen (C_n-k-2, C_n-k-3, . . . C₁, C₀) an den n-k-1 Eingängen des zweiten Binärwortes ebenfalls bitweise entsprechen.

5. Vorrichtung zur Wortlängenbegrenzung nach Anspruch 3, dadurch gekennzeichnet, daß die n-k-1 Ausgänge des ersten um k Bits reduzierten Binärwortes (S′_n-k-2, S′_n-k-3, . . . S′₁, S′₀) jeweils mit den n-k-1 Eingängen des ersten Binärwortes (S_n-k-2, S_n-k-3, . . . S₁, S₀) und die n-k-1 Ausgänge des zweiten um k Bits reduzierten Binärwortes (C′_n-k-2, C′_n-k-3, . . . C′₁, C′₀) jeweils mit den n-k-1 Eingängen des zweiten Binärwortes (C_n-k-2, C_n-k-3, . . . C₁, C₀) verbunden sind, daß die Vorrichtung ein erstes, zweites und drittes EXOR-Gatter (E1, E2, E3) enthält, daß der n-k-te Eingang jeweils des ersten und zweiten Binärwortes auf das erste EXOR-Gatters (E1) geschaltet ist, daß ein Ausgang des ersten EXOR-Gatter (E1) mit einem ersten Eingang des zweiten EXOR-Gatters (E2) und gleichzeitig mit einem ersten Eingang des dritten EXOR-Gatters (E3) verbunden ist, daß ein zweiter Eingang des zweiten EXOR-Gatters (E2) an den n-k-1-ten Eingang des ersten Binärwortes und ein zweiter Eingang des dritten EXOR-Gatters (E3) an den n-k-1-ten Eingang des zweiten Binärwortes angeschlossen ist, daß ein Ausgang des zweiten EXOR-Gatters (E2) auf den n-k-1-ten Ausgang des ersten um k Bits reduzierten Binärwortes und ein Ausgang des zweiten EXOR-Gatters (E2) auf den n-k-1-ten Ausgang des zweiten um k Bits reduzierten Binärwortes geschaltet ist.