DE3941349C2 - Anordnung zum Zusammenwirken eines Mikroprozessors mit einer Schnittstelleneinrichtung - Google Patents
Anordnung zum Zusammenwirken eines Mikroprozessors mit einer SchnittstelleneinrichtungInfo
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Description
Die Erfindung betrifft eine Anordnung zum Zusammenwirken eines
Mikroprozessors mit einer gegebenenfalls unterschiedliche
Schnittstelleneinheiten aufweisenden peripheren Schnittstellen
einrichtung über einen Adreß-/Datenleitungsbus mit Zugriffs
möglichkeit zu mindestens einer Speichereinheit und wobei für
den bidirektionalen Informationstransfer über wenigstens eine
Schnittstelleneinheit ein, den direkten Speicherzugriff ermög
lichender anderer Betriebszustand eingenommen wird (DMA-Be
triebszustand), in dem durch eine dem Mikroprozessor zugehörige
Steuereinheit in einem durch sie gesteuerten Buszugriffszyklus
unter zumindest teilweiser Ausschaltung der den Buszugriff
steuernden Mikroprozessorfunktionen Daten an die Schnittstel
leneinrichtung byteweise auf Grund eines an einem ersten Steu
erausgang anstehenden Signals übermittelt oder von dieser auf
Grund eines an einen zweiten Steuerausgang entstehenden Signals
abgefragt werden, und die Schnittstelleneinrichtung einen in
nerhalb des genannten Buszugriffzyklus während der Lesephase
bzw. während der Schreibphase aktiv geschalteten Leseeingang
bzw. Schreibeingang und einen bei Anliegen eines Signals die
selektive Freigabe auslösenden Freigabeeingang aufweist und der
Mikroprozessor zur Steuerung der Schnittstelleneinrichtung u. a.
einen innerhalb des Buszugriffszyklus während der Lesephase
bzw. während der Schreibphase aktiv geschalteten Leseausgang
bzw. Schreibausgang und einen das Vorliegen des genannten Be
triebszustandes anzeigenden Zustandssteuerausgang aufweist und
wobei der Mikroprozessor mit einem Verzögerungseingang versehen
ist, mit dem beim Anliegen entsprechender Signale innerhalb
eines Buszugriffszyklus dieser um mindestens einen Mikro
prozessorsystemtakt verlängert werden kann.
Eine derart definierte Konstellation kann beispielsweise für
eine in einem digitalen Kommunikationssystem eingesetzte Steu
ereinheit vorliegen. Sie kann beispielsweise eine zentrale
Steuereinheit darstellen, die die Steuerung sämtlicher im Kom
munikationssystem vorhandener Einrichtungen über entsprechende
Busverbindungen koordiniert. Eine derartige Konstellation kann
auch für eine periphere Steuereinheit, die beispielsweise der
zentralen Steuereinheit hierarchisch untergeordnet ist, in
gleicher Weise realisiert sein. Derartige periphere Steuerein
heiten bedienen periphere Einheiten, die jeweils einer be
stimmten Anzahl von Teilnehmern und/oder einer bestimmten An
zahl von Amtsleitungen zugeordnet sind. Für den Meldungsver
kehr zwischen den einzelnen Steuereinheiten sind die in ihnen
jeweils enthaltenen Schnittstelleneinrichtungen mit einer Stan
dardschnittstelle ausgerüstet, über die sie untereinander, z. B.
vermittels des HDLC-Protokolls über entsprechende Leitungsver
bindungen kommunizieren. Damit der Informationsaustausch über
eine derartige HLDC-Strecke für Dateninformationen mit unbe
grenzter Länge durchgeführt werden kann, ist u. a. auch zur
Anpassung der Transferraten bei einem solchen Meldungsverkehr
der sogenannte DMA-Modus, mit dem ein Direktzugriffsverfahren
steuerbar ist, möglich. Bei der Bearbeitung der Meldungen durch
den im Mikroprozessor integrierten DMA-Controller kann der Fall
eintreten, daß eine störungsbehaftete Bearbeitung der über die
genannte HDLC-Meldungsschnittstelle empfangenen oder weiterge
gebenen Daten erfolgt und beispielsweise Fehler durch Über
schreiben der zu verarbeitenden Daten entstehen. Dies kann bei
spielsweise dadurch geschehen, daß die auf Grund des gewählten
Systemtaktes z. B. für die Übernahme eines Datenbytes bei der
Bearbeitung durch den DMA-Controller notwendigen Zeitbedingun
gen nicht eingehalten werden können.
Es ist die Aufgabe der Erfindung, eine derartige fehlerhafte
Übertragung von Daten zu vermeiden, ohne dabei einen zusätzli
chen externen, entsprechend angepaßten Controller aufzuwenden.
Erfindungsgemäß wird dies dadurch erreicht, daß eine Verknüp
fungsschaltung vorgesehen ist, durch die bei gleichzeitigem
Auftreten des am ersten Steuerausgang der Schnittstellenein
richtung entstehenden Signals und des Lesesignals am Leseaus
gang des Mikroprozessors sowie weiterhin des dem besonderen Be
triebszustand anzeigenden Signals ein Steuersignal abgeleitet
wird, das sowohl dem Schreibeingang als auch dem Freigabeein
gang der Schnittstelleneinrichtung zugeführt wird und/oder daß
bei gleichzeitigem Vorliegen des den besonderen Betriebszustand
anzeigenden Signals und des Signals am Schreibausgang des Mikro
prozessors durch eine entsprechende Verknüpfung ein seinem Ver
zögerungseingang zugeführtes Signal erzeugt wird, daß mit jedem
Auftreten eines Signals am ersten Steuerausgang und/oder am
zweiten Steuerausgang der Schnittstelleneinrichtung das erzeug
te Signal zurückgenommen bzw. unwirksam geschaltet ist.
Soll der Schnittstelleneinrichtung eine Dateninformation aus
dem Datenspeicher übermittelt werden, so wird in diesem beson
ders zeitkritischen Fall erfindungsgemäß mit dem Entstehen des
Lesesignals über die Verknüpfungslogik gleichzeitig ein Schreib
signal für die Schnittstelleneinrichtung generiert, so daß ein
ausgelesenes Datenbyte während dieser Lesephase gleichzeitig in
das entsprechende Register der Schnittstelleneinrichtung einge
schrieben wird. Weiterhin werden während des sich anschließen
den Schreibzyklus für den DMA-Controller Wartezyklen erzeugt.
Durch diese erfindungsgemäße Verknüpfung wird also unter Aus
nutzung dieser Wartezyklen der Datentransfer in dem genannten
besonderen Betriebszustand verlangsamt. Auch für den Fall, daß
eine Dateninformation von der Schnittstelleneinrichtung aus dem
entsprechenden Empfangsregister im DMA-Modus abgefragt wird,
ist die ordnungsgemäße Übertragung gewährleistet. Auf Grund des
entsprechenden Anforderungssignales wird in gleicher Weise wie
im erstgenannten Fall, ein Signal für den Verzögerungseingang
des Mikroprozessors erzeugt. Es wird damit in vorteilhafter
Weise erreicht, daß sich der interne DMA-Controller nach der
Bearbeitung eines jeden Datenbytes nicht an- bzw. abschaltet,
sondern er verbleibt nach jedem Datenbyte in dem DMA-Modus. In
diesem Modus wird also für die beiden genannten Fälle der Schreib
zyklus innerhalb eines jeden Buszugriffszyklus bis zur Gene
rierung der jeweils nächsten DMA-Anforderung beibehalten. Durch
die erfindungsgemäße Lösung ergibt sich in vorteilhafter Weise
keine Einschränkung im Befehlssatz für den Mikroprozessor, da
auch Befehlsausführungen, die sehr viele Taktzyklen benötigen,
zugelassen werden können.
Gemäß einer Weiterbildung der Erfindung ist der besondere Be
triebszustand des DMA-Modus grundsätzlich automatisch bei einem
über die HDLC-Schnittstelle erfolgenden Informationstransfer
eingestellt.
Die Unwirksamschaltung des den Verzögerungseingang zugeführten
Signals erfolgt entweder unmittelbar durch das an dem ersten
oder zweiten Steuerausgang
der Schnittstelleneinrichtung ent
stehenden Signals oder diese Unwirksamschaltung wird nach Ablauf
einer die Byte-Taktzeit übersteigenden Zeitspanne eines mit
diesen Signalen jeweils zurückgestellten Zeitgliedes ausgelöst.
Durch die erfindungsgemäße Zeitüberwachung ist sichergestellt,
daß nach dem letzten Byte einer insgesamt zu bearbeitenden Da
teninformation die Generierung dieser Wartezyklen unterbleibt.
Gemäß einer Weiterbildung der Erfindung kann zur Erhöhung der
Aussagesicherheit das den besonderen DMA-Betriebszustand anzei
gende Signal aus einer Verknüpfung des genannten Statussignals
und eines das Vorliegen von Adresseninformationen auf dem Bus
während eines Buszugriffszyklus anzeigenden Signals in Ver
bindung mit den Systemtaktsignalen abgeleitet werden.
Weitere vorteilhafte Ausgestaltungen sind den restlichen Unter
ansprüchen zu entnehmen.
Die Erfindung wird durch ein figürlich dargestelltes Ausfüh
rungsbeispiel in drei Figuren näher erläutert, wobei in der
Fig. 1 in einer stark vereinfachten Darstellung der grundsätzli
che Aufbau der in einem DMA-Modus zusammenwirkenden Einheiten
dargestellt ist, während die Fig. 2 und Fig. 3 die zeitliche Zu
ordnung der wesentlichsten Signale eines Buszugriffszyklus
zeigen.
Anhand der Fig. 1 wird das Zusammenwirken eines Mikroprozessors
MP mit einer Schnittstelleneinrichtung PBC gezeigt, die Teil
einheiten einer zentralen Steuereinheit CCU eines digitalen
Kommunikationssystems sind. Diese zentrale Steuereinheit CCU
kommuniziert über unterschiedliche Leitungsverbindungen mit im
wesentlichen gleichartig aufgebauten peripheren Steuereinheiten,
von denen die periphere Steuereinheit PCU stellvertretend für
die übrigen schematisch dargestellt ist. Eine solche periphere
Steuereinheit ist teilnehmerspezifischen bzw. amtsleitungsspezi
fischen Leitungsbausteinen TE bzw. AE zugeordnet. Sie können
über entsprechende Leitungen eine bestimmte Anzahl solcher Bau
steine bedienen und von diesen Bausteinen teilnehmerbezogene
bzw. amtsleitungsbezogene Informationen erhalten. Mit TL ist
das Vorhandensein von Teilnehmerleitungen und mit AL das Vor
handensein einer oder mehrerer Amtsleitungen angedeutet. Die
für das Verständnis der erfindungsgemäßen Anordnung nicht er
forderlichen weiteren Einheiten eines solchen Kommunikations
systems sind nicht dargestellt.
Die zentrale Steuereinheit CCU weist in gleicher Weise wie eine
jede periphere Steuereinheit PCU neben dem Mikroprozessor MP
und der Schnittstelleneinrichtung PBC eine für ihr Zusammenwir
ken im sogenannten DMA-Modus eingesetzte Verknüpfungsschaltung
DMA-L auf. Durch diese Verknüpfungsschaltung werden über ent
sprechende Steuerleitungen aus den an bestimmten Ausgängen des
Mikroprozessors MP während bestimmter taktgesteuerter Arbeits
abschnitte eines Lese- bzw. Schreibzyklus anstehenden Signa
len bestimmte Eingangssteuersignale für die zugeordnete Schnitt
stelleneinrichtung PBC erzeugt. Zur Übermittlung von Adreß-
bzw. Dateninformationen ist der Mikroprozessor MP und die
Schnittstelleneinrichtung PBC mit einem Adreß-/Datenbus AD ver
bunden. Dieser kann beispielsweise ein gemultiplexter n-stel
liger Bus sein, über den für den Mikroprozessor MP auch der Zu
griff zu einem Programmspeicher P und zu einem Datenspeicher
RAM ermöglicht ist. Die über die SIP-Leitungen einer jeden pe
ripheren Steuereinheit PCU von den teilnehmerspezifischen Bau
steinen TE bzw. von dem amtsleitungsspezifischen Bausteinen AE
übermittelten Informationen werden über die Schnittstellenein
heit SIU (Subscriber Interface Unit) von der Schnittstellenein
richtung PBC aufgenommen. Die Sprachinformationen erscheinen
als pulscodemodulierte PCM-Signale über die in der Schnittstel
leneinrichtung weiterhin enthaltenen Schnittstelleneinheit
PCM-IU an den sogenannten Highway-Leitungen HW. Über diese
Leitungen werden diese Sprachinformationen allen übrigen Steuer
einheiten über gehende und kommende Leitungen zur Verfügung ge
stellt. Über eine entsprechende Taktleitung wird einer periphe
ren Steuereinheit PCU eine Taktinformation TI übermittelt. Ei
ne jede Schnittstelleneinrichtung PBC weist neben den genannten
Schnittstelleneinheiten eine weitere Schnittstelleneinheit
HDLC-C auf. Über diesen HDLC-Controller erfolgt in einem ge
normten Standard-HDLC-Protokoll der Austausch von Meldungsin
formationen zwischen den einzelnen Steuereinheiten. Damit bei
diesem Meldungsverkehr der Austausch von Datenpaketen mit un
begrenzter Länge durchgeführt werden kann, erfolgt mit dem
Zugriff auf diese HDLC-Strecke automatisch die Verarbeitung
dieser Informationen im sogenannten DMA-Modus. Dieser Modus
beinhaltet ein Verfahren für den direkten Speicherzugriff. In
einem solchen Fall ist für das Auslesen und das Einschreiben
von Informationen aus dem Datenspeicher RAM der im Mikropro
zessor MP integrierte DMA-Controller DMA-C zuständig.
Die Abwicklung des seriellen Meldungsaustausches zwischen der
zentralen Steuereinheit CCU und den peripheren Steuereinheiten
PCU übernimmt der HDLC-Controller HDLC-C in der Schnittstellen
einrichtung PBC. Für diesen Transfer wird der DMA-Modus be
nutzt, da dieser die Übertragung einer beliebig langen Meldung
gestattet. Soweit das erste Byte einer Dateninformation als
HDLC-Meldung von der Schnittstelleneinrichtung PBC über die
hierfür zuständige Schnittstelleneinheit HDLC-C erhalten ist,
wird es in das Empfangsregister RHR eingeschrieben und es wird
ein Anforderungssignal DMOR generiert, da diese empfangene Mel
dung im DMA-Modus bearbeitet wird. Durch das Anforderungssi
gnal wird der im Mikroprozessor MP enthaltene DMA-Controller
DMA-C aktiviert und stellt somit die Forderung nach dem Zugriff
zu dem Adressen- und Datenbus AD. In der Regel erfolgt der Über
gang des Mikroprozessors in den Haltezustand nach einer gewissen
Verzögerungszeit, da er erst einen zu diesem Zeitpunkt auf dem
Bus stattfindenden Verarbeitungszyklus beendet. Der DMA-Zyklus
beginnt gemäß dem in der Fig. 2 dargestellten Zeitablaufdiagramm
z. B. 8-Taktzeiten nach dem Auftreten des DMOR-Signals verzögert
zum Zeitpunkt t1. Es wird während des vier Taktzeiten umfassen
den ersten Zyklusabschnittes des in der Zeile 1 dargestellten
Systemtaktes von z. B. 8 MHz das erste empfangene Byte aus dem
Empfangsregister RHR ausgelesen. In Verbindung mit dem sogenann
ten Chipselect-Signal CS erfolgt dies aufgrund des an der Schnitt
stelleneinrichtung anliegenden Lesesignals RDS. Dieses im low-Zu
stand aktive Lesesignal ist in der Zeile 6 und das gleichfalls
im low-Zustand aktive Chipselect-Signal CS in der Zeile 10
des Zeitablaufdiagrammes nach der Fig. 2 dargestellt, das einen
normalen Ablauf betrifft. In einem solchen normalen Ablauf wird
der DMA-Modus verlassen, wenn im zweiten Zyklusabschnitt das emp
fangene Byte in dem entsprechenden Speicher RAM aufgrund des in
der Zeile 7 dargestellten Schreibsignals eingeschrieben wurde.
Die Adressierung übernimmt dabei der DMA-Controller
des Mikro
prozessors. Nach dem Zeitpunkt t2 verläßt der DMA-Controller den
DMA-Modus. Es wird somit die entsprechende Statusanzeige am Aus
gang S6 zurückgenommen, wie aus der Zeile 3 der Fig. 2 ersichtlich
ist. Der DMA-Controller schaltet sich also ab und gibt damit den
Bus für den Mikroprozessor wieder frei. Er wird jedoch in der
beschriebenen Weise erneut aktiviert, wenn das nächste Anforde
rungssignal DMDR durch die Schnittstelleneinrichtung PBC ge
neriert wird. Dies erfolgt im Bytetakt so lange, bis alle HDLC-
Daten übertragen worden sind, d. h. bis die Schnittstellenein
richtung in der HDLC-Meldung das Ende-Flag erkennt. Es ist nun
wesentlich, daß ein Byte nach der Generierung des Anforderungs
signals DMOR innerhalb einer Zeit aus dem Empfangsregister RHR
abgeholt worden sein muß, die kleiner als die Bytetaktzeit ist,
also beispielsweise 3,4 Mikrosekunden beträgt. Wird die HDLC-
Strecke z. B. mit 2,948 MHz getaktet, so wird nämlich alle 3,9
Mikrosekunden ein neues Datenbyte bereitgestellt. Da der ge
schilderte normale Funktionsablauf für das jeweilige An- bzw.
Abschalten des DMA-Controllers im Mikroprozessor eine bestimmte
Zeit beansprucht, kann der Fall eintreten, daß die genannte Zeit
bedingung nicht eingehalten wird. Es wird also dann ein nicht
rechtzeitig abgeholtes Byte durch das nachfolgende Byte der HDLC-
Meldung überschrieben. Die Schnittstelleneinrichtung PBC würde
in einem solchen Fall eine Fehlermeldung genieren. Um dies zu
vermeiden, besteht nun erfindungsgemäß die Möglichkeit, durch
eine Steuersignale verarbeitende Logikeinheit DMA-L bestimmte
Verknüpfungen vorzunehmen. Damit kann erreicht werden, daß der
DMA-Controller den DMA-Modus erst dann verläßt, wenn das letzte
Datenbyte übertragen wurde. Dies erfolgt durch das Einfügen von
Wartezyklen, die durch das am ODER-Glied O4 entstehende Signal
RDY, das den Verzögerungseingang SRDY des Mikroprozessors MP
zugeführt wird, bewirkt werden. Damit wird der zweite Zyklus
abschnitt eines DMA-Zyklus, also der Schreibzyklus so lange
verlängert, bis ein neues Anforderungssignal DMOR geniert wird.
Das sogenannte Ready-Signal RDY wird entweder beim Eintreffen
des nächsten Anforderungssignals DMOR oder nach Ablauf einer
durch ein Zeitglied ZG bestimmten Zeit wieder abgeschaltet.
Der DMA-Controller schaltet sich also erst nach der Übernahme
des letzten HDLC-Meldungsbytes ab.
Die geschilderte Verlängerung des Schreibzyklus durch die Ge
nerierung des RDY-Signals wird im Zusammenhang mit dem Fall be
schrieben, daß ein Datentransfer aus dem Speicher RAM in das
Senderegister XHR der Schnittstelleneinrichtung PBC erfolgt. Be
nötigt diese Einrichtung ein Datenbyte, so wird eine entsprechen
de Anforderung DMIR generiert und dem DMA-Controller des Mikro
prozessors mitgeteilt. Aufgrund dieses Signals erfolgt dann wei
terhin in gleicher Weise wie dies für das Anforderungssignal
DMOR bereits geschildert wurde, eine Verlängerung des Schreib
zyklus bis zum Auftreten des jeweils nachfolgenden Anforde
rungssignals.
Das Anforderungssignal DMOR und das Anforderungssignal DMIR
werden nicht nur dem DMA-Controller des Mikroprozessors zuge
führt, sondern sie liegen auch jeweils an einem der Eingänge
eines ODER-Gliedes O1 der Logikeinheit DMA-L. Sie werden jeweils
in gleicher Weise mit dem Schreibsignal WR und einem weiteren
Signal verknüpft, das das Vorliegen des DMA-Modus anzeigt.
Die Beschreibung der Funktionsabläufe erfolgt im Zusammenhang
mit den in der Fig. 3 dargestellten Zeitablaufdiagrammen. Die in
den Zeilen 1 bis 10 dieser Figur dargestellten Diagramme betref
fen den Fall, daß aus dem Speicher RAM Daten in das Senderegi
ster XHR der Schnittstelleneinrichtung PBC übertragen werden
sollen, die dann über die HDLC-Strecke zu einer anderen Steuer
einheit PCU weitergeleitet werden. Soll eine solche Übertragung
vorgenommen werden, dann wird das Anforderungssignal DMIR (Di
rect Memory Input Request) generiert und damit der DMA-Control
ler im Mikroprozessor MP aufgefordert, Daten in das Senderegi
ster über den Daten-Adreßbus AD einzuschreiben. Die Zeitbedin
gungen sind identisch mit denjenigen, die für das Einschreiben
von Daten in den Speicher RAM geschildert wurden. Da jedoch bei
der Übertragung von Daten aus diesem Speicher in das Senderegi
ster der Schnittstelleneinrichtung diese vom DMA-Controller erst
im zweiten DMA-Zyklus (Schreibzyklus) behandelt wird, sind die
zeitlichen Verhältnisse in diesem Fall noch kritischer. Aus die
sem Grund wird durch die Logikeinheit dafür gesorgt, daß mit dem
Auslesen des Datenbytes aus dem Speicher RAM gleichzeitig der
Datentransfer zu der Schnittstelleneinrichtung PBC stattfindet.
Mit dem Auftreten des Anforderungssignals DMIR zum Zeitpunkt t1
gemäß Zeile 4 der Fig. 3 erfolgt nicht schlagartig die Umschaltung
in den DMA-Modus, sondern der Mikroprozessor wird erst einen
ablaufenden normalen Arbeitsprozeß abschließen. Zum Zeitpunkt t2
soll dann der Übergang in den DMA-Modus stattfinden, so daß zu
diesem Zeitpunkt der Mikroprozessor in den Haltezustand überge
führt ist und nur noch der DMA-Controller Zugriff zum Bus AD
hat. Gemäß der Fig. 1 wird das aufgrund des Anforderungssignals
DMIR durch den DMA-Controller erzeugte Lesesignal RD dem einen
Eingang eines UND-Gliedes U1 zugeführt, an dessen anderen Ein
gang auch dieses Anforderungssignal DMIR liegt. Das Ausgangs
signal der UND-Verknüpfung liegt an dem einen Eingang eines
weiteren UND-Gliedes U2. An dessen anderen Eingang liegt das am
Ausgang A2 der Verknüpfungsschaltung VS entstehende Signal an.
Durch ein solches Signal wird angezeigt, daß der DMA-Modus vor
liegt, während durch ein am Ausgang A1 dieser Verknüpfungs
schaltung VS entstehendes Signal angezeigt wird, daß ein solcher
DMA-Modus nicht vorliegt. Um eine gesicherte Aussage zu erhalten,
wird eine Verknüpfung der in den Zeilen 1 bis 3 der Fig. 3 dar
gestellten Signale, nämlich des Systemtaktes CLK, des das Vor
handensein von gültigen Adresseninformationen auf dem Bus an
zeigenden ALE-Signals (Adress Latch Enable) und des Statussi
gnals S6. Die Taktinformation CLK ist für eine einwandfreie
Synchronisation der ablaufenden Vorgänge erforderlich. Das bei
Vorliegen des DMA-Modus am Ausgang des UND-Gliedes U2 entstehen
de Signal wird dem Eingang Dack und gleichzeitig über das ODER-
Glied O3 dem Schreibeingang WRS der Schnittstelleneinrichtung
PBC zugeführt. Durch das Signal Dack wird das Register XHR der
Schnittstelleneinrichtung freigegeben. Mit dem Auftreten eines
Lesesignals RD wird also gleichzeitig das Freigabesignal Dack
und ein Schreibsignal WRS aktiviert. Das Einschreiben in das
Register erfolgt also nicht während des zweiten Zyklusabschnit
tes, wie es ohne der beschriebenen logischen Verknüpfung der
Fall wäre, sondern bereits im ersten zwischen t2 und t5 lie
genden Zyklusabschnitt gleichzeitig mit dem Auslesen. Der zweite
Zyklusabschnitt ist als Pseudo-Schreibzyklus nicht mehr von Be
deutung. Das
gleichzeitige Entstehen des Lese- und Schreibsi
gnals sowie des Freigabesignals Dack ist in den Zeilen 6, 8 und
10 des Zeitablaufdiagramms der Fig. 3 dargestellt. Da mit dem
Entstehen des Lesesignals RD (aktiv low) auch das angeforderte
Einschreiben in das Register erfolgt, die Schnittstellenein
richtung somit bedient wurde, wird auch das Anforderungssignal
DMIR zurückgenommen. Ohne Logikeinheit wäre dies erst während
des im zweiten Zyklusabschnittes zum Zeitpunkt t6 auftretenden
Schreibsignals der Fall. Dadurch, daß mit dem Auftreten des im
Ausführungsbeispiel Aktiv-low-Lesesignals gleichzeitig das Ak
tiv-low-Schreibsignal für die Schnittstelleneinrichtung PBC
erzeugt wird, ergibt sich also ein Zeitgewinn von 4 Taktzyklen
des Systemtaktes CLK.
Das Anforderungssignal DMIR, mit dem also der DMA-Controller im
Mikroprozessor aufgefordert wird, aus dem Speicher RAM Daten in
das PBC-Senderegister XHR zu schreiben, liegt auch an dem einen
Eingang des ODER-Gliedes O1 an, dessen Ausgang das Eingangssi
gnal für das nachgeordnete ODER-Glied O2 liefert. Der Ausgang
dieses ODER-Gliedes O2 ist mit dem Rückstelleingang R des Flip-
Flops FF verbunden. Dem Setzeingang S dieses Flip-Flops FF wird
das Ausgangssignal des UND-Gliedes U3 zugeführt, mit dem ein
auftretendes Schreibsignal WR mit dem am Ausgang A2 der Ver
knüpfungsschaltung VS auftretendes Signal verknüpft wird. Durch
dieses Signal wird, wie bereits erwähnt, angezeigt, daß der
DMA-Modus vorliegt. Wird die Kippstufe über das Ausgangssignal
des UND-Gliedes U3 gesetzt, so erscheint über das ODER-Glied O4
das Signal RDY, das dem Verzögerungseingang SRDY des Mikropro
zessors MP zugeführt wird. Dieses Signal, das also dann aktiv
sein soll, wenn es den Zustand log0 (low) einnimmt, ist in der
Zeile 9 der Fig. 3 dargestellt. Damit wird nun bewirkt, daß der
zweite Zyklusabschnitt eines DMA-Zyklus nicht, wie normaler
weise üblich, verlassen wird. Dieser Zyklusabschnitt wird um
weitere Takte tw so lange verlängert, bis ein neues Anforderungs
signal DMIR generiert wird. Erst wenn dieses Signal auftritt,
wird das entsprechend verlängerte Schreibsignal WRS zurückge
nommen. Mit dem nachfolgenden Auftreten des Anforderungssignals
DMIR entfällt dann das Signal RDY, da das Flip Flop FF durch das
über die ODER-Glieder O1 und O2 an den Eingang R gelangende Si
gnal zurückgestellt wird. Da mit dem nächsten Takt nach dem er
neuten Auftreten des DMIR-Signals das Schreibsignal entfällt,
entsteht auch wieder das Signal ALE. Es beginnt zum Zeitpunkt t7
ein weiterer DMA-Zyklus in dem im ersten Zyklusabschnitt mit dem
Lesesignal RD gleichzeitig das Schreibsignal WRS wie geschildert
generiert wird. Der DMA-Modus wird bis zum letzte Byte, das im
Rahmen der angeforderten Information aus dem Speicher RAM in das
Senderegister übertragen wird, nicht verlassen. Nach der Übertra
gung dieses letzten Bytes würde das Signal RDY nicht abgeschal
tet werden, da kein weiteres Anforderungssignal DMIR auftritt.
Damit diese Abschaltung erfolgen kann, wird durch das Zeitglied
ZG über das ODER-Glied O2 mit seinem Hochlaufen ein Signal auf
den Rückstelleingang R des Flip Flops FF gegeben. Damit wird die
Kippstufe zurückgestellt, und es entfällt damit das Signal RDY.
Die Verlängerung des zweiten Zyklusabschnittes, d. h. des Schreib
zyklus, erfolgt nicht nur wie geschildert mit dem Anforderungs
signal DMIR, sondern auch mit dem Anforderungssignal DMOR, da
dieses Signal über den anderen Eingang des ODER-Gliedes O1 zu
geführt wird. Falls man es zulassen will, daß der DMA-Modus ver
lassen wird, kann auch das Einfügen der zusätzlichen Takte tw
unterbunden werden.
Die Sperrung bzw. die Freigabe des betreffenden Logikteils in
der Logikeinheit DMA-L erfolgt über den zweiten Eingang EDMA des
exklusiv ODER-Gliedes O4. Liegt dieser zweite Eingang - wie in
der Zeichnung schematisch angedeutet - durch eine entsprechende
Schaltstellung des Schalters SC auf OV, so ist dieser Logikteil
freigegeben. Liegt dieser Eingang in der anderen Schalterstel
lung über einen Widerstand W auf, beispielsweise +5 V, so ist
dieser Logikteil gesperrt. Sobald nämlich eine logische 1 an
diesem Eingang liegt, ist der Ausgang dieses ODER-Gliedes un
abhängig von der Information an dem anderen Eingang immer auf
Log 1.
Claims (7)
1. Anordnung zum Zusammenwirken eines Mikroprozessors (MP) mit
einer gegebenenfalls unterschiedliche Schnittstelleneinheiten
aufweisenden peripheren Schnittstelleneinrichtung (PBC) über
einen Adreß/Datenleitungsbus (AD) mit Zugriffmöglichkeit zu
mindestens einer Speichereinheit (RAM) und wobei für den bidi
rektionalen Informationstransfer über wenigstens eine Schnitt
stelleneinheit (HDLC-C) ein den direkten Speicherzugriff ermög
lichender besonderer Betriebszustand eingenommen wird (DMA-Be
triebszustand) in dem durch eine dem Mikroprozessor (MP) zuge
hörige Steuereinheit (DMA-C) in einem durch sie gesteuerten
Buszugriffszyklus und zumindest teilweiser Ausschaltung der dem
Buszugriff steuernden Mikroprozessorfunktionen Daten an die
Schnittstelleneinrichtung (PBC) byteweise aufgrund eines an
einem ersten Steuerausgang (DMIR) anstehenden Signals übermit
telt oder von dieser aufgrund eines an einem zweiten Steueraus
gang (DMOR) entstehenden Signals abgefragt werden und die Schnitt
stelleneinrichtung (PBC) einen innerhalb des genannten Buszugriff
zyklus während der Lesephase bzw. während der Schreibphase
aktiv geschalteten Leseeingang (RDS) bzw. Schreibeingang (WRS)
und einem bei Anlegen eines Signals die selektive Freigabe aus
lösenden Freigabeeingang (Dack) aufweist und der Mikroprozessor
(MP) zur Steuerung der Schnittstelleneinrichtung (PBC) unter
anderem einen innerhalb des Buszugriffszyklus während der
Lesephase bzw. der Schreibphase aktiv geschalteten Leseausgang
(RD) bzw. Schreibausgang (WR) und einen das Vorliegen des ge
nannten Betriebszustandes anzeigenden Statussteuerausgang (S6)
aufweist und wobei der Mikroprozessor (MP) mit einem Verzöge
rungseingang (SRDY) versehen ist, mit dem beim Anlegen ent
sprechender Signale innerhalb eines Buszugriffszyklus dieser
um mindestens einen Mikroprozessorsystemtakt verlängert werden
kann,
dadurch gekennzeichnet,
daß eine Verknüpfungsschaltung (DMA-L) vorgesehen ist, durch
die bei gleichzeitigem Auftreten des am ersten Steuerausgang
(DMIR) der Schnittstelleneinrichtung (PBC) entstehenden Signals
und des Lesesignals (RD) am Leseausgang des Mikroprozessors (MP)
sowie weiterhin des den besonderen Betriebszustand anzeigenden
Signals (S6) in der Lesephase ein Steuersignal abgeleitet wird,
das sowohl dem Schreibeingang (WRS) als auch dem Freigabeeingang
(Dack) der
Schnittstelleneinrichtung (PBC) zugeführt wird und
daß bei gleichzeitigem Vorliegen des den besonderen Be
triebszustand anzeigenden Signals (S6) und des Signals am
Schreibausgang (WR) des Mikroprozessors (MP) durch eine ent
sprechende Verknüpfung ein seinem Verzögerungseingang (SRDY)
zugeführtes Signal (RDY) erzeugt wird, daß mit jedem Auftreten
eines Signals am ersten Steuerausgang (DMIR) und/oder am zweiten
Steuerausgang (DMOR) der Schnittstelleneinrichtung das erzeugte
Signal (RDY) zurückgenommen bzw. unwirksam geschaltet ist.
2. Anordnung nach Anspruch 1,
dadurch gekennzeichnet,
daß der besondere Betriebszustand (DMA-Modus) bei dem über die
Schnittstelleneinheit (HDLC-C) der Schnittstelleneinrichtung
(PBC) erfolgenden (HDLC) Meldungstransfer eingenommen wird.
3. Anordnung nach Anspruch 1,
dadurch gekennzeichnet,
daß die Unwirksamschaltung des dem Verzögerungseingang (SRDY)
zugeführten Signals (RDY) unmittelbar durch das an dem ersten
(DMIR) oder an dem zweiten Steuerausgang (DMOR) entstehenden
Signal oder durch ein mit diesen Signalen zurückgestellten
Zeitgliedes (ZG) nach Ablauf einer die Byte-Taktzeit überstei
genden Zeitspanne ausgelöst wird.
4. Anordnung nach Anspruch 1,
dadurch gekennzeichnet,
daß das den besonderen Betriebszustand anzeigende Signal das
Ergebnissignal einer Verknüpfung (VS) des am Statussteueraus
gang (S6) entstehenden Statussignals mit dem an einem weiteren
Steuerausgang (ALE) das Vorliegen von Adreßinformationen auf
dem Bus während eines Buszugriffszyklus anzeigenden Signals
und des die internen Mikroprozessorsystemtaktsignale anzeigenden
Signals (CLK) eines Taktsteuerausgangs darstellt.
5. Anordnung nach Anspruch 1,
dadurch gekennzeichnet,
daß das dem Schreibeingang (WRS) und dem Freigabeeingang (Dack)
zugeführte Signal durch eine UND-Verknüpfung (U2) des dem beson
deren Betriebszustand anzeigenden Signals mit dem Ergebnissignal
der UND-Verknüpfung (U1) aus dem am Leseausgang (RD) des Mikro
prozessors (MP) und dem am ersten Steuerausgang (DMIR) der
Schnittstelleneinrichtung (PBC) entstehenden Signals erzeugt
wird.
6. Anordnung nach Anspruch 1 bis 4,
dadurch gekennzeichnet,
daß das am Leseausgang (WR) des Mikroprozessors (MP) entstehende
Signal mit dem das Vorliegen des besonderen Betriebsfalles an
zeigenden Signals in einer UND-Verknüpfung (U2) verknüpft ist
und mit dem Ergebnissignal ein Flip-Flop (FF) gesetzt wird,
dessen Ausgangssignal gegenfalls über ein ODER-Glied (O4) dem
Verzögerungseingang (SRDY) zugeführt wird, daß das Flip-Flop (FF)
mit jedem der am ersten und am zweiten Steuerausgang (DMIR bzw.
DMOR) auftretenden Signale oder durch das Ausgangssignal eines
abgelaufenen Zeitgliedes (ZG) über den Rücksitzeingang (R)
zurückgesetzt wird.
7. Anordnung nach den Ansprüchen 5 und 6,
dadurch gekennzeichnet,
daß die genannten Verknüpfungen in einem integrierten Baustein
(DMA-L) realisiert sind und daß zumindest die Bildung des dem
Verzögerungseingang (SRDY) zugeführten Signals durch ein über
einen zweiten Eingang des ODER-Gliedes (O4) anliegenden Sperr
signals unterbindbar ist.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
EP89100278 | 1989-01-09 |
Publications (2)
Publication Number | Publication Date |
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DE3941349A1 DE3941349A1 (de) | 1990-07-12 |
DE3941349C2 true DE3941349C2 (de) | 1994-11-03 |
Family
ID=8200851
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19893941349 Expired - Fee Related DE3941349C2 (de) | 1989-01-09 | 1989-12-14 | Anordnung zum Zusammenwirken eines Mikroprozessors mit einer Schnittstelleneinrichtung |
Country Status (1)
Country | Link |
---|---|
DE (1) | DE3941349C2 (de) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE59107895D1 (de) * | 1991-06-20 | 1996-07-11 | Siemens Ag | Steuerung einer Busverbindung |
-
1989
- 1989-12-14 DE DE19893941349 patent/DE3941349C2/de not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
DE3941349A1 (de) | 1990-07-12 |
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