DE3938458C2 - - Google Patents

Description

Die Erfindung betrifft einen Flash-Analog/Digital-Umsetzer gemäß dem Oberbegriff des Patentanspruches und findet Anwendung in integrierten Schaltungen zur schnellen Analog/digital-Umsetzung von Signalen, insbesondere in der Videotechnik.

Mit den heutigen Möglichkeiten der schnellen digitalen Datenverarbeitung entsteht ein großer Bedarf an Analog/Digital-Umsetzern, die mit extrem hoher Geschwindigkeit arbeiten.

Flash-Analog-Umsetzer sind in der Literatur mehrfach beschrieben worden. Für sehr hohe Umsetzraten wurden bisher Schaltungen mit ausschließlich Bipolartransistoren verwendet, die aber den Nachteil der sehr großen Verlustleistung und des hohen Flächenbedarfes aufweisen. Dies führt zu niedrigen Ausbeuten und damit zu hohen Herstellungskosten. Ein Beispiel eines solchen Wandlers ist in DE 30 09 434 A1 beschrieben.

CMOS-Umsetzer für diesen Zweck, die mit höherer Ausbeute hergestellt werden können, vermeiden die obengenannten Nachteile, erreichen aber nicht die Umsetzraten wie Bipolar-Flash-Umsetzer. Ein Grund für die niedrigeren Umsetzraten sind die durch die Dekodierung bedingten Verzö­ gerungszeiten. Diese nehmen bei MOS-Schaltungen durch die verwendeten N- Kanal-NOR-Matrizen relativ große Werte an. Die ohnehin schon große Kapa­ zität der Bitleitungen wird durch die parasitären Kapazitäten der notwen­ digerweise großen N-Kanal-Transistoren noch weiter vergrößert. Dies führt bei hohen Umsetzraten zu zusätzlicher dynamischer Verlustleistung. Durch die großen N-Kanal-Transistoren wird für die Dekodierlogik der Vorteil der platzsparenden MOS-Technik eingeschränkt. Flash-Umsetzer dieser Art sind in der Literatur IEEE JSSC Nr. 3 1986 S. 436-440 sowie Nr. 6 1986, S. 976-982 beschrieben.

In letzter Zeit sind technologische Entwicklungen bekanntgeworden, die die Möglichkeit bieten, bipolare und unipolare Strukturen monolithisch zu integrieren und damit die Vorteile von beiden Strukturen zu vereinigen. Jedoch sind für Flash-Umsetzer in BICMOS-Technologie noch keine Schal­ tungen entwickelt worden, die die Vorteile effizient gegenüber herkömm­ lichen CMOS-Schaltungen zur Verminderung der dynamischen Verlustleistung und gleichzeitger Erhöhung der Umsetzrate nutzen. Auf diese Problematik wird in IEEE JSSC Nr. 1 1988 S. 5-11 auch hingewiesen.

Der Erfindung liegt die Aufgabe zugrunde, eine Schaltungsanordnung für einen Flash-Analog/Digital-Umsetzer zu schaffen, die sehr hohe Umsetz­ raten bei gleichzeitig verringerter dynamischer Verlustleistung er­ reicht und dabei einen geringen Flächenbedarf hat.

Erfindungsgemäß wird die Aufgabe durch die Merkmale des Patentanspruches gelöst, nämlich dadurch, daß nach der UND-Verknüpfung von Komparator-Signalen und eines Taktsignals mittels eines CMOS-Inverters zwei N-Kanal-Transistoren mit unterschiedlicher Phase an­ gesteuert werden. Diese Transistoren steuern die Basis eines NPN-Tran­ sitors, der mit seinem Kollektor an die stark kapazitätsbehaftete Bit­ leitung angeschlossen ist. Weiterhin steuert das Taktsignal über einen verzögerungsbehafteten Inverter die Basis eines weiteren NPN-Transistors, der mit seinem Emitter an der Bitleitung und mit seinem Kollektor an der Betriebsspannung angeschlossen ist.

Die Auflösung des Flash-Umsetzers bestimmt die Anzahl der beschriebenen Elemente, wobei der verzögerungsbehaftete Inverter und der von ihm an­ gesteuerte NPN-Transistor nur einmal pro Matrixspalte vorhanden ist. Die Taktversorgungsschaltung ist nur einmalig vorhanden. Durch die erfindungs­ gemäße Anordnung wird erreicht, daß während der Dekodierphase der Kompa­ ratorsignale die parasitäre Lastkapazität der Bitleitung sehr schnell ent­ laden wird. Durch die hohe Stromverstärkung des NPN-Transistors müssen die N-Kanal-Transistoren nur geringe Steuerströme bereitstellen und können dadurch flächenmäßig minimiert werden. Gleichzeitig kann dabei die parasitäre Kapazität durch die Verwendung von relativ kleinen NPN-Tran­ sistoren zur Entladung der Bitleitung verringert werden, was zur Re­ duzierung der dynamischen Verlustleitung führt. Der geringe Flächen­ bedarf der NPN-Transistoren wird durch die höheren flächenbezogenen Steilheiten gegenüber MOS-Transistoren möglich. Zusätzlich wird durch die erfindungsgemäße Anordnung der Steuerstrom zur Entladung der Bit­ leitungskapazität aus dieser Kapazität selbst bereitgestellt und er­ fordert keine zusätzliche Basisstromerzeugung. Dies verringert weiter­ hin die statische und dynamische Verlustleistung.

Ein weiterer Vorteil der erfindungsgemäßen Lösung besteht darin, daß durch die Verwendung eines verzögerungsbehafteten Inverters, der wiederum einen NPN-Transistor ansteuert, eine optimale getaktete Arbeitsweise zur Verringerung der statischen Verlustleistung bei gleichzeitiger sehr kurzer Aufladezeit der Bitleitungskapazität und verringertem Flächen­ bedarf möglich wird. Diese Maßnahmen erhöhen die Umsetzgeschwindigkeit.

Die Erfindung wird nachstehend anhand eines Ausführungsbeispiels näher erläutert. Es zeigt

Fig. 1 Schaltungsteil eines Flash-Analog-Digital-Umsetzers.

Die Komparatoren K sind aufeinanderfolgende Vergleicherschaltungen, die in einem Schritt die Eingangsspannung am Eingang IN mit Referenzwerten, die durch Referenzspannungsteiler R erzeugt werden, vergleichen. Die Anzahl der Komparatoren K ist abhängig von der Auflösung des Umsetzers. Der durch die Komparatoren erzeugte Thermometercode ist für die digi­ tale Signalverarbeitung ungeeignet und muß deshalb in eine andere Code­ form umgewandelt werden. Die Umwandlung erfolgt in der gezeigten Aus­ führung mit einer Matrixschaltung. In Fig. 1 ist eine Zeile und eine Spalte der gesamten Matrix dargestellt. Die Verknüpfung von drei auf­ einanderfolgenden Komparatoren und des Taktsignales erfolgt durch die UND-Verknüpfungsschaltung 1. Diese steuert den CMOS-Inverter 2, der ein negiertes Signal bereitstellt. Der Ausgang des CMOS-Inverters 2 steuert den N-Kanal-Transistor 3 an, während der N-Kanal-Transistor 4 von der UND-Verknüpfungsschaltung 1 angesteuert wird. Während der Dekodierungs­ phase wird durch das Taktsignal aus der Taktversorgung 8 über den verzö­ gerungsbehafteten Inverter 6 der NPN-Transistor 7 abgeschaltet. Der NPN- Transistor 5 erhält in dieser Phase über den N-Kanal-Transistor 3 Basis­ strom, der nur der Lastkapazität C entnommen wird, und entlädt mit seinem Kollektorstrom die Lastkapazität C. Durch die hohe Stromverstärkung des Transistors 5 ist die Entladung sehr schnell möglich und es wird eine ge­ ringe Dekodierzeit erreicht. Ein statischer Stromfluß entsteht nicht, da der Transistor 7 abgeschaltet ist.

Mit der Umschaltung des Taktsignales wird die Dekodierung eines neuen Ab­ tastwertes vorbereitet. Dabei wird über den verzögerungsbehafteten Inver­ ter 6 der NPN-Transistor 7 eingeschaltet und lädt sehr schnell die Last­ kapazität C auf. Der N-Kanal-Transistor 4 sperrt zu dieser Zeit den NPN- Transistor 5, so daß wiederum kein statischer Stromfluß auftritt. Die Ver­ zögerungszeit des Inverters 6 ist so abgestimmt, daß die Abschaltung des Transistors 5 vor dem Einschalten von Transistor 7 erfolgt, so daß die dynamische Verlustleistung minimiert wird.

Claims (1)

1. Flash-Analog/Digital-Umsetzer bestehend aus Komparatoren, die die analoge Eingangsspannung mit Referenzspannungen eines Referenzspannungsteilers vergleichen und die ausgangsseitig mit einer Dekodierlogik verbunden sind, und einer Taktversorgung für die Dekodierlogik, dadurch gekennzeichnet, daß am Eingang der Decodierlogik eine an sich bekannte UND-Verknüpfungsschaltung (1) angeordnet ist, welche die Ausgangssignale von aufeinanderfolgenden Komparatoren verknüpft und mit ihrem Ausgang am Eingang eines CMOS-Inverters (2) sowie am Gate eines N-Kanal-Transistors (4) angeschlossen ist, dessen Source gegen Massepotential und dessen Drain sowohl mit der Basis eines NPN-Transistors (5) als auch mit dem Sourceanschluß eines weiteren N- Kanal-Transistors (3) verbunden ist, daß weiterhin das Gate des weiteren N- Kanal-Transistors (3) mit dem Ausgang des CMOS-Inverters (2) und das Drain des weiteren N-Kanal-Transistors (3) mit dem Kollektor des NPN-Transistors (5), dessen Emitter an Masse angeschlossen ist, und dem Emitter eines weiteren NPN-Transistors (7), dessen Kollektor an Betriebsspannung angeschlos­ sen ist, verbunden ist, wobei die Taktversorgung (8) mit einem extra Eingang der UND-Verknüpfungsschaltung (1) und dem Eingang eines verzö­ gerungsbehafteten Inverters (6) verbunden ist, dessen Ausgang wiederum mit der Basis des weiteren NPN-Transistors (7) verbunden ist.