DE3911155A1

DE3911155A1 - Schaltungsanordnung zur messung der kreuzkorrelation zwischen zwei vorgegebenen signalen

Info

Publication number: DE3911155A1
Application number: DE19893911155
Authority: DE
Inventors: Wolfgang Dipl Ing Bitzer; Joachim Dipl Ing Opfer
Original assignee: BUNDESREPUBLIK DEUTSCHLAND VERTRETEN DURCH DIE ZENTRALSTELLE fur DAS CHIFFRIERWESEN 5300 BONN DE; ANT Nachrichtentechnik GmbH; Bundesrepublik Deutschland
Current assignee: Rohde and Schwarz SIT GmbH
Priority date: 1989-04-06
Filing date: 1989-04-06
Publication date: 1990-10-11
Anticipated expiration: 2009-04-07
Also published as: DE3911155C2

Description

Die Erfindung betrifft Schaltungsanordnungen zur Messung der Kreuzkorrelation zwischen zwei vorgegebenen Signalen.

Um festzustellen ob, und wenn, mit welcher Phasenlage bzw. Zeitverschiebung ein Signalanteil mit bekanntem zeitlichem Verlauf in einen vorgegebenen Signalgemisch enthalten ist, eignet sich in hervorragender Weise die sog. Kreuzkorrelationsfunktion K(τ).

Diese ist dabei aus dem zu untersuchenden vorgegebenen Signalgemisch X(t) und dem Signal mit bekanntem vorgegebenen Zeitverlauf (Monitorsignal) M(t) nach folgender Formel zu berechnen:

In der Praxis wird t₂-t₁ endliche Werte annehmen, die durch die zur Verfügung stehende Meßzeit begrenzt sind.

Die Kreuzkorrelationsfunktion K(τ) ist also eine Funktion der zeitlichen Verzögerung τ des Monitorsignales M(t-τ) gegenüber dem zu untersuchenden Signalgemisch X(t). Die berechnete Funktion K( τ) wird üblicherweise graphisch als Kurve mit τ als Abszisse und K( τ) als Ordinate dargestellt.

Ist nun in X(t) ein mit M(t-τ) für eine bestimmte Verschiebung τ übereinstimmender (additiver) Anteil erhalten so zeigt diese Kurve für diesen Wert von t eine Spitze, deren Höhe proportional zur Amplitude dieses Anteils ist. Sind mehrere Anteile mit dem zeitlichen Verlauf von M(t-τ) mit unterschiedlichen Zeitverzögerungen τ vorhanden, so weist die Kurve für jede dieser Verzögerungen eine Spitze auf.

Daraus folgt auch: ist M(t-τ) periodisch in t, so ist auch K( τ) periodisch mit derselben Periode in τ.

Wenn die Funktionen X(t) und M(t) bandbegrenzt sind, so genügt es nach dem Abtasttheorem, die beiden Signale mit einer Abtastfrequenz, die mindestens gleich ist dem doppelten der Bandbreite dieser Signale abzutasten und nur noch die dabei enthaltenen "zeitdiskreten" Abtastwerte weiterzuverarbeiten.

Aus dem Integral in Gleichung (1) wird jetzt eine Summe mit zwar vielen, aber endlich vielen Summanden X(n) _*M(n-τ), wobei n und (jetzt gegenüber G1.1 auch) τ ganze Zahlen sind.

Das heißt, daß die graphische Darstellung von K( τ) jetzt keine geschlossene Kurve, sondern nur noch eine Folge von Punkten ist, die aber, wenn die Abtastfrequenz genügend hoch gewählt wurde, so eng liegen, daß sie praktisch wieder eine geschlossene Kurve darstellen bzw. zu einer solchen ergänzt werden können.

Falls die Abtastfrequenzen niedriger gewählt wurden, sind übrigens die dann berechneten Werte von K( τ) trotzdem richtig, sie liegen dann aber so weit auseinander, daß u.U. wichtige Details von K( τ) (z.B. die erwähnten Spitzen) verloren gegangen sind. Eine Schaltungsanordnung zum Messen der Korrelation zwischen zwei Signalen ist bekannt aus John Eldon: "Correlation... a powerful technique for digital signal processing", TRW Inc. 1981.

Der Korrelator besteht aus zwei Parallel-Serien- Schieberegistern und soviel Multiplizierern, wie die Schieberegister Speicherzellen aufweisen. Die ersten Eingänge der Multiplizierer werden an die Parallelausgänge des ersten Schieberegisters, die zweiten Eingänge der Multiplizierer an die Parallelausgänge des zweiten Schieberegisters angeschlossen. In einem Addierer wird die Summe der Ausgänge aller Multiplizierer berechnet. Eines der beiden zu korrelierenden Signale wird vor der Messung in einem Analog-Digitalwandler in eine Binärzahlenfolge umgewandelt. Ein Ausschnitt dieser Folge wird in das erste Serien-Parallel-Schieberegister eingeschrieben und dort gespeichert. Während der Messung wird das zweite der beiden Signale ebenfalls in einem A/D-Wandler in eine Binärzahlenfolge umgewandelt und mit dem Takt, der auch den A/D-Wandler in eine Binärzahlenfolge umgewandelt und mit dem Takt, der auch den A/D-Wandler taktet, in das zweite Serien-Parallel-Schieberegister eingeschrieben. Am Ausgang des Addierers kann zu jedem Abtastzeitpunkt ein Wert der Kreuzkorrelationsfunktion entnommen werden. Ein Nachteil dieses Verfahrens besteht darin, daß das erste der beiden Signale bereits vor der Messung bekannt sein muß. Für Anwendungen, in denen die beiden Signale gleichzeitig auftreten und keines der beiden Signale vor der Messung bekannt ist, läßt sich das beschriebene Verfahren nicht einsetzen.

Ein weiterer Nachteil des Verfahrens besteht darin, daß man nur soviele Abtastwerte (Elemente der beiden Binärzahlenfolgen) miteinander korrelieren kann, wie die Schieberegister Speicherzellen aufweisen. Möchte man mehr Abtastwerte miteinander korrelieren, muß man die Anzahl der Speicherzellen und demzufolge auch die Anzahl der Multiplizierer erhöhen. Die Anzahl der Eingänge des Addierers muß ebenfalls erhöht werden. Diese Maßnahmen sind mit einem erheblichen Realisierungsaufwand verbunden, insbesondere ist der Aufbau eines Addierers mit sehr vielen Eingängen problematisch. Ein nach diesem Prinzip aufgebauter Korrelator der Firma TRW bietet die Möglichkeit, 64 Abtastwerte miteinander zu korrelieren. In vielen Fällen ist es jedoch erforderlich, erheblich mehr (z.B. mehrere Millionen) Abtastwerte miteinander zu korrelieren. Das beschriebene Verfahren ist dann nicht mehr praktikabel.

Aufgabe der Erfindung ist es, Schaltungsanordnungen der eingangs genannten Art anzugeben, die es ermöglichen, auf schnelle und einfache Art die Ergebnisse der Kreuzkorrelationsmessung von zwei Signalen beliebiger Funktion anzuzeigen und die Zahl der korrelierten Abtastwerte ohne problematischen Aufbau zu erhöhen.

Die Erfindung basiert auf dem Grundgedanken, daß es, wie dargestellt, ausreicht, zeitdiskrete Abtastwerte weiterzuverarbeiten, und daher diese auch mittels Analog- Digital-Wandlern in ihrer Größe entsprechende Digitalzahlen, insbesondere Binärzahlen, umgesetzt und digital weiterverarbeitet werden können.

Die vorstehende Aufgabe wird gelöst, wie in den Ansprüchen angegeben.

Die Erfindung wird im folgenden anhand der Figuren erläutert und zwar zeigen:

Fig. 1 Das Grundprinzip der Schaltungsanordnung nach der Erfindung.

Fig. 2 Eine erfindungsgemäße Weiterbildung der Schaltungsanordnung nach Fig. 1.

Fig. 3 Eine erste Realisierungsmöglichkeit für den in Fig. 1 und 2 enthaltenen Multiplizierer 3.

Fig. 4 Eine weitere Realisierungsmöglichkeit für den Multiplizierer 3.

Fig. 5 Eine Realisierungsmöglichkeit für den in Fig. 1 und Fig. 2 enthaltenen Akkumulator 5 mit Ausgaberegister 6.

Fig. 6 Eine erste Realisierungsmöglichkeit für das Übertragsregister 28 in Fig. 5.

Fig. 7 Eine zweite Realisierungsmöglichkeit für den Akkumulator 5 mit Ausgaberegister 6.

Fig. 8 Eine zweite Realisierungsmöglichkeit für das Übertragsregister 28 in Fig. 5.

Fig. 9 Eine dritte Realisierungsmöglichkeit für das Übertragsregister 28 in Fig. 5.

Fig. 10 Eine Schaltungsanordnung zur Erhöhung der Abtastrate der zu korrelierenden Signale durch Parallelisierung der Datenverarbeitung.

Fig. 11 Weitere Schaltungsergänzungen, wie sie im Text beschrieben sind.

Fig. 1 zeigt die grundsätzliche Schaltungsanordnung nach der Erfindung zur Messung der Kreuzkorrelationsfunktion zweier vorgegebener Signale M(t) und X(t).

Die beiden Signale M(t) und X(t) werden je einem Analog/Digitalwandler 1 bzw. 2 zugeführt, wo sie jeweils in eine Folge digitaler Abtastwerte (M(n) bzw. X(n)) umgewandelt werden. Hierbei sind relativ kleine Anzahlen von Quantisierungsstufen entsprechend einer Digitalisierung auf 4-6 Bit/Abtastwert ausreichend. Bei einigen typischen Anwendungen ist das Signal M(t) z.B. als binäres oder ternäres Signal vorgegeben, hier reichen dann sogar 1 bzw. 2 Bit/Abtastwert aus.

Die digitalen Signale M(n) und X(n) werden nun einer Anzahl von gleich aufgebauten Schaltungsstufen, bestehend aus einem Multiplizierer 3 einem Akkumulator bzw. Summierwerk 5 und einem Ausgaberegister 6 zur Ausgabe des Endergebnisses zugeführt. An dem ersten Eingang der Multiplizierer 5 aller Stufen wird das Signal X(n) parallel angelegt, während an deren zweiten Eingang das Signal M(n) nur bei der ersten Stufe direkt angelegt wird, während es vor der Weitergabe an die nächste Stufe durch einen Zwischenspeicher D, der z.B. aus einer der Anzahl der Bits des Signals M(n) entsprechenden Anzahl von D-Flip-Flops bestehen kann, um jeweils eine Abtastperiode verzögert wird.

Die Anzahl der Stufen ist L+1.

Somit steht am Ausgang des Multiplizierers 3/0 der Stufe 0 das Digitalsignal

M(n) · X(n) an,

am Ausgang des Multiplizierers 3/1 der Stufe 1:

M(n 1) · X(n) usw.,

schließlich am Ausgang des Multiplizierers 3/L der Stufe L :

M(n-L) · X(n).

Diese Produkte werden dem Eingang des Akkumulators 5 der jeweiligen Stufe zugeführt, wo sie aufsummiert werden. Nachdem die Abtastwerte (N ₂-N₁) so verarbeitet worden sind, steht also im Akkumulator 5/0 der Stufe 0:

im Akkumulator 5/1 der Stufe 1:

und schließlich im Akkumulator 5/L der Stufe L :

Diese Werte werden nach Ende der Messung parallel in die Ausgaberegister 6 übernommen und dann seriell über den Ausgang 10 ausgegeben. Sie brauchen anschließend nur noch durch (N₂-N₁) dividiert werden um die einzelnen Funktionswerte der Kreuzkorrelationsfunktion gemäß Gleichung (2) zu liefern.

Diese Division kann z.B. in einem Computer (z.B. PC) ausgeführt werden, der an den Ausgang 10 der letzten Stufe angeschlossen ist und der die Auswertung und (z.B. graphische) Darstellung der Meßergebnisse übernimmt.

Aus Fig. 1 ist klar zu erkennen, daß die Schaltungsanordnung aus so vielen, wie man Meßpunkte der Kreuzkorrelationsfunktion wünscht, identisch gleichen Stufen aufgebaut ist, die in Kette geschaltet sind, d.h. jeder der Ausgänge der Stufen ist mit den entsprechenden Eingängen der jeweils nächsten Stufe verbunden.

Dies hat, wenn hohe Abtastfrequenzen, z.B. 20 MHz und mehr, der A/D-Wandler 1, 2 und damit entsprechend hohe Verarbeitungegeschwindigkeiten der anfallenden Daten gefordert sind, bei der Ausführungsform gem. Fig. 1 die Schwierigkeit bei der Realisierung zur Folge, daß das Ausgangssignal X(n) des A/D-Wandlers 2 an viele Eingänge von Multiplizierern 3 parallel und gleichzeitig angelegt werden muß. Dies führt wegen der dabei auftretenden Belastungen, Kapazitäten, Leitungslängen und damit schwer zu kontrollierenden Signallaufzeiten bei hohen Taktfrequenzen zu Problemen.

Besser ist es, wenn auch das Ausgangssignal des Wandlers 2 jeweils vor Weitergabe an die nächste Stufe durch ein Verzögerungsregister abgetaktet und somit taktsynchron regeneriert wird. Zum Ausgleich der dabei auftretenden Signalverzögerung muß dann aber auch das Ausgangssignal M(n) pro Schaltungsstufe um dieselbe Zeit (eine zusätzliche Abtastperiode) verzögert werden. Dies führt zu der in Fig. 2 dargestellten Variante, bei der gleiche Elemente wie in Fig. 1 auch mit den gleichen Ziffern bezeichnet sind.

Es sind die beiden Verzögerungsregister 8 und 9 je Schaltungsstufe hinzugekommen. Am Ausgang des jeweiligen Akkumulators 5 entsteht jetzt die Summe:

in der Stufe 0

in der Stufe 1

usw. und in der Stufe L

also dieselben Ergebnisse wie bei der Variante entsprechend Fig. 1, wobei jetzt aber vorausgesetzt werden muß, daß vor und nach der eigentlichen Messung mindestens so viele Abtastwerte X(n), wie Schaltungsstufen vorhanden sind, mit X(n) = 0 dem Eingang der 1. Stufe zugeführt werden müssen, was bei der Variante nach Fig. 1 nicht erforderlich war.

Die Amplitudenverläufe von X(t) und M(t) liegen bei den meisten Applikationen symmetrisch zur Nulllinie, d.h. sie sind meist gleichstromfrei (Ausnahmen bereiten keine Probleme). Daraus folgt, daß die Abtastwerte X(n) und M(n) sowohl positiv als auch negativ sein können. Es bietet sich hierbei an, für die negativen Zahlen die Zweierkomplementdarstellung zu verwenden. Eine Binärzahl wird dabei in ihren negativen Wert umgewandelt, indem man sie bitweise invertiert und auf die niederwertigste Stelle 1 (mit Übertrag) aufaddiert.

Beispiel:\|00010100 (+20)
invertiert	11101011
1 addiert:	11101100 (-20)
invertiert	00010011
1 addiert:	0010100 (+20)
Addition:	00100000 (32)
	+11101100 +(-20)
	00001100 (12)

Negative Zahlen sind also daran zu erkennen, daß die höchstwertige Stelle eine "1" enthält. Bei der Realisierung ist streng zu beachten, daß genügend Überlaufstellen vorgesehen sind, so daß die höchstwertige (oder Vorzeichen-) Stelle nicht durch einen Überlauf bei der Addition zweier Zahlen mit gleichem Vorzeichen geändert werden kann.

In der Praxis tritt oft der Fall auf, daß eines der beiden Eingangssignale X(t) oder M(t) ein Binärsignal, also zweiwertig ist. Da die beiden Signale im Prinzip vertauschbar sind, wird nachfolgend angenommen, daß M(t) = M(n) zweiwertig ist. Dies ist auch sinnvoll, da M(n) über mehr Verzögerungsglieder geführt wird als X(n) und M(n) in diesem Falle nur aus einem Bit (0 oder 1) besteht. Der Multiplizierer 3 wird jetzt besonders einfach, wie in Fig. 3 dargestellt.

Die Bits, die das Signal X(n) darstellen, werden an je einen ersten Eingang 12 je eines UND-Gatters 13 mit je 2 Eingängen gelegt. An dem zweiten Eingang 14 jedes dieser UND-Gatter 13 liegt das binäre Signal M(n) an. Das Produkt M(n) _*X(n) wird jetzt an den Ausgängen 15 dieser UND- Gatter abgegriffen. Es besteht aus ebenso vielen Bits wie das Signal X(n).

In der Praxis ist des Weiteren noch der Fall interessant, daß das Signal M(t) dreiwertig ist, d.h. aus den Zahlenwerten +1, 0 und -1 besteht. In diesem Falle wird M(t) zweckmäßigerweise durch 2 Bit dargestellt, wobei das eine den Betrag und das andere das Vorzeichen von M(t) darstellt.

Hierbei möge folgende Zuordnung gewählt sein:

Die sich damit ergebende Realisierung für den Multiplizierer ist in Fig. 4 dargestellt.

Die Multiplikation mit dem Betragsbit erfolgt genau, wie in Fig. 3 dargestellt und oben beschrieben. Gleiche Teile sind deshalb auch mit gleichen Ziffern wie in Fig. 3 bezeichnet.

Neu hinzugekommen sind EXCLUSIV-ODER-Gatter 17, deren Anzahl gleich ist der Anzahl der Bits, durch die das Signal X(n) dargestellt ist. An dem einen Eingang 16 dieser EXCLUSIV-ODER-Gatter 17 liegt jeweils das Ausgangssignal 15 des jeweils zugehörigen UND-Gatters an, während an dem anderen Eingang das Vorzeichenbit von M(n) anliegt. Das Produkt M(n) _*X(n) wird auch hier wieder durch genauso viele Bits dargestellt, wie das Signal X(n). Falls X(n) im 2er-Komplement (wie weiter oben beschrieben) dargestellt ist, so ist anschließend noch das Vorzeichenbit von M(n) (vom Ausgang 19) auf das niederwertigste Bit von M(n) _*X(n) zu addieren, was zweckmäßigerweise der nachfolgend beschriebene Akkumulator mit erledigt. Falls aber X(n) im ler-Komplement (der negative Zahlenwert ist einfach das bitweise invertierte des entsprechenden positiven) dargestellt ist, so ist anschließend das höchstwertige Bit von M(n) _*X(n) noch auf die niederwertigste Stelle dieses Produkts zu addieren (ebenfalls im Akkumulator).

Im Falle eines zweiwertigen (Binär-) Signales M(n) ist es vorteilhaft, die zwei Zustände des Signals durch die Werte -1 und +1 darzustellen, da dann das Übertragsregister der Akkumulatorstufe wesentlich weniger Bitstellen aufweisen muß. Der Grund hierfür liegt darin, daß bei einer Darstellung durch 0 und +1 der Inhalt des Akkumulators nur vergrößert wird oder gleich bleibt, bei einer Darstellung durch -1 und +1 dagegen der Akkumulatorinhalt verringert oder vergrößert wird.

Bei gleicher Größe des Übertragsregisters können somit wesentlich mehr Abtastwerte des Produkts M(n) _*X(n) akkumuliert werden.

Die Realisation eines solchen Multiplizierers entspricht weitgehend der Fig. 4, da das Signal M(n) jedoch nur aus dem Vorzeichenbit besteht (das Betragsbit ist = 1), können die UND-Gatter 13 entfallen. Die Bits, die das Signal X(n) darstellen, werden direkt an je einen Eingang 16 der EXCLUSIV-ODER-Gatter angelegt.

Die Ausgangssignale dieser Multiplizierer, die positiv oder negativ sein können, werden anschließend in einem Akkumulator 5 (Fig. 1, Fig. 2) aufsummiert.

Fig. 5 zeigt eine erste Realisierungsmöglichkeit für diesen Akkumulator samt dem zugeordneten Ausgaberegister.

Der Akkumulator besteht aus ebensovielen Volladdierern 20 und Speicherstufen (D-Flip-Flops) 22, wie Bits zur Darstellung des Produkts M(n) _*X(n) verwendet werden. Jeweils ein Bit dieses Produkts wird einem ersten Summandeneingang 25 eines jeden Volladdierers 20 zugeführt, dessen Ausgang 21 mit dem Dateneingang einer Speicherstufe 22 verbunden ist, dessen Ausgang 23 wiederum auf den zweiten Summandeneingang 24 des Volladdierers 20 zurückgeführt ist. Die Übertragsausgänge 27 jedes Volladdierers sind außerdem mit dem Übertragseingang 26 des jeweils folgenden Volladdierers verbunden. Davon ausgenommen ist der Übertragseingang 31 des niederwertigsten Volladdierers, dem das Vorzeichenbit M(n) (vom Ausgang 19 in Fig. 4) zugeführt wird, falls X(n) im Zweierkomplement dargestellt ist, bzw. das höchstwertige Bit von M(n) _*X(n) (von Ausgang 32), falls X(n) im Einerkomplement dargestellt ist.

Ausgenommen ist ferner der Übertragsausgang des höchstwertigen Volladdierers, der mit einem Eingang 29 des Übertragsregisters 28 verbunden ist. Einem zweiten Eingang 30 dieses Übertragsregisters wird ferner das höchstwertige Bit (Vorzeichenbit) des Produkts M(n) _*X(n) zugeführt.

Die Ausgänge 23 der Speicherstufen 22 und des Übertragsregisters 28 sind außerdem mit den Paralleleingängen 33 eines Parallel-Serien-Schieberegisters verbunden, das als Ausgaberegister 6 zur seriellen Ausgabe der Ergebnisse fungiert.

Das Übertragsregister 28 ist erforderlich, weil im allgemeinen die in dem Akkumulator 5 erzeugte Summe eine weit größere Binärstellenzahl hat als die einzelnen Summanden M(n) _*X(n). Fig. 6 zeigt eine mögliche Realisierung dieses Übertragsregisters. Es ist praktisch genau so aufgebaut wie der übrige Teil des Akkumulators in Fig. 5. Es besteht ebenfalls aus Volladdierern 34, deren Ausgang mit Speicherstufen 35 verbunden sind, deren Ausgänge wiederum auf einen Summiereingang der Volladdierer zurückgeführt und andererseits mit den Paralleleingängen 33 des Ausgaberegisters verbunden sind. An die noch freien Summiereingänge der Volladdierer wird parallel das höchstwertige (Vorzeichen-) Bit 30 des Produktes M(n) _*X(n) angelegt, während der Übertragseingang des niederwertigsten Volladdierers des Übertragsregisters mit dem Übertragsausgang 29 des höchstwertigen Volladdierers in Fig. 5 verbunden ist. In beiden Fällen kann dabei noch je eine Speicherstufe 36 bzw. 37 zwischengeschaltet werden, um die Laufzeiten der Signale zu korrigieren und somit eine höhere Arbeitsgeschwindigkeit (Taktrate) der gesamten Schaltung zu ermöglichen.

Die Verbindung des Übertragsausgangs eines Volladdierers mit dem Übertragseingang des folgenden Volladdierers führt im ungünstigsten Fall zu Überträgen, die von dem niedrigstwertigen bis zum höchstwertigen Volladdierer durchlaufen (serielle Übertragslogik). Ein gültiges Additionsergebnis steht somit erst nach dem Durchlauf des Übertrags durch die gesamte Volladdiererkette zur Verfügung. Erst dann darf die nächste Flanke des Systemtaktes die Übernahme des Ergebnisses in die Speicherstufen auslösen. Die maximal mögliche Taktrate wird durch dieses Verfahren stark eingeschränkt. Günstiger ist die Verwendung eines Addierers mit paralleler Übertragslogik, bei der der Übertrag der höchstwertigen Bitstelle der an das Übertragsregister 28 gegeben wird, parallel aus den Eingangsgrößen aller Volladdierer berechnet wird. Aus diesem Grunde ist es vorteilhaft, anstelle der einzelnen Volladdierer ein Addierwerk mit paralleler Übertragslogik, das genausoviele Bitstellen hat, wie zur Darstellung des Produktes M(n) _*X(n) benötigt werden, einzusetzen (Fig. 7).

Die Ausführung eines solchen Addierwerkes wird nicht näher beschrieben. Dasselbe gilt auch für die Realisierung des Übertragsregisters (Fig. 8).

Eine andere Möglichkeit zur Realisierung des Übertragsregisters zeigt Fig. 9. Hier wird ein Vor- Rückwärts-Binärzähler 36 verwendet, der in jeder Taktperiode um eine Einheit vorwärts zählt, wenn das Vorzeichenbit 30 "0" und gleichzeitig das Übertragsbit 29 "1" ist und der in jeder Taktperiode um eine Einheit rückwärts zählt, wenn das Vorzeichenbit 30 "1" und das Übertragsbit 29 "0" ist. In den anderen beiden Fällen (beide Eingangsbits 29 und 30 gleichzeitig "0" oder beide gleichzeitig "1") bleibt der Zählerstand unverändert. Die Ausgänge 33 der Binärzählerstufen sind wieder mit den Paralleleingängen des Ausgaberegisters 6 verbunden.

Auch hier können wieder die oben beschriebenen Speicherstufen 36 und 37 eingesetzt werden. Die in Fig. 7 dargestellte Schaltung aus dem NAND-Gatter 39 und den beiden UND-Gattern 40 und 41 könnte mit Vorteil auch in Fig. 6 bereits eingefügt werden, um den Fall, daß beide Eingangsbits 29 und 30 gleichzeitig "1" sind in den Fall überzuführen, daß diese gleichzeitig "0" sind und so ein unnötiges "Durchrippeln" der Überträge zu vermeiden.

Ein weiteres Problem, das bei der Realisierung des hier beschriebenen Korrelators auftritt ist, daß für einige Anwendungen sehr hohe Arbeitsgeschwindigkeiten (d.h. Abtastraten von 100 MHz und mehr) gefordert werden, daß aber die bisher beschriebene Schaltungsanordnung (z.B. bei einer Realisierung in CMOS-Technologie, wo größenordnungsmäßig 20 MHz Taktfrequenz erreicht werden) dies so nicht leisten kann.

Hier gibt es dann die Möglichkeit, die von den A/D-Wandlern 1 und 2 gelieferten Binärzahlenfolgen auf mehrere parallele Zweige mit entsprechend reduzierter Datenrate aufzuteilen, wobei jedem dieser Zweige eine Kette von Korrelatorstufen der in Fig. 1 bzw. 2 dargestellten Art zugeordnet wird.

In Fig. 10 ist dies näher dargestellt, wobei der Übersichtlichkeit halber ein Parallelisierungsgrad von 3 (d.h. eine mögliche Verdreifachung der Abtastrate der A/D- Wandler 1 und 2) unterstellt wurde. Natürlich läßt sich das dargestellte Prinzip aber auch auf andere (insbesondere auch höhere) Parallelisierungsgrade entsprechend übertragen.

Die beiden Signale, die miteinander kreuzkorreliert werden sollen, werden wiederum, wie in Fig. 1 oder 2 bereits dargestellt, durch je einen A/D Wandler 1 bzw. 2 in eine Folge von Binärzahlen umgesetzt. Diese Binärzahlen werden (beim Parallelisierungsgrad 3) 3_*3=9 Ketten 43 bis 51 von Kreuzkorrelationsstufen, wie in Fig. 1 und 2 dargestellt, zugeführt. Die Ketten haben jetzt aber nur je 1/3 der ursprünglichen Länge, sodaß dreimal soviele Kreuzkorrelationsstufen benötigt werden wie vorher. Dafür darf jetzt die Bandbreite der Signale X(t) und M(t) dreimal so groß sein wie vorher.

Die einzelnen Ketten übernehmen dabei folgende Abtastwerte:

Kette 43 M (3_* μ), X (3_* μ)
Kette 44 M (3_* μ +1), X (3_* μ + 1)
Kette 45 M (3_* μ +2), X (3_* μ + 2)
Kette 46 M (3_* μ -1), X (3_* μ)
Kette 47 M (3_* μ +1-1), X (3_* μ +1 )
Kette 48 M (3_* μ + 2-1), X (3_* μ + 2)
Kette 49 M (3_* μ-2), X (3_* μ)
Kette 50 M (3_* μ + 1-2), X (3_* μ + 1)
Kette 51 M (3_* μ + 2-2), X (3_* μ + 2)+

jeweils für μ = 1, 2, 3 . . .

Die Ketten 43, 44 und 45 liefern am Schluß die Kreuzkorrelationswerte für

τ = 3μ

Die Ketten 46, 47 und 48 für

τ = 3μ + 1

und die Ketten 49, 50 und 51 für

τ = 3μ + 2.

Jeweils für τ = 0, 1, 2, 3 . . . und μ = 1, 2, 3 . . .

Grundsätzlich wäre es auch möglich von jeder der in Fig. 8 dargestellten Dreiergruppen nur jeweils eine Kette zu nehmen, also z.B. 43, 46 und 49. Dann wird aber nur jeder dritte von dem A/D-Wandler 1 gelieferte Abtastwert X(n) ausgewertet, was aber durch Verdreifachen der Meßzeit ausgeglichen werden könnte. Die in Fig. 8 dargestellten Verzögerungsglieder 52 und 53 verzögern alle Bits des Signals M(n) um jeweils ein Abtastintervall der A/D-Wandler 1 und 2.

Der Wertebereich für die Abszissenwerte der Korrelationsfunktion K( τ) erstreckt sich von τ=0 bis t=L, wobei L + 1 die Anzahl der Korrelationsstufen ist. Falls bei einer Korrelationsmessung Verzögerungszeiten außerhalb dieses Bereiches benötigt werden (t <0 oder t<L), kann dies durch Einfügen von einer oder mehrerer in Ketten geschalteten Verzögerungsstufen V, die aus einer der Anzahl der Bits der Signale M(n) bzw. X(n) entsprechenden Anzahl von Schieberegistern der Länge L bestehen, hinter den A/D- Wandler 1 (für τ<L) oder hinter den A/D-Wandler 2 (für τ<0) erfolgen (Fig. 11).

Über einen Datenmultiplexer 54 kann dann mittels der Steuerleitungen 58 wahlweise das Signal M(n) oder eines der verzögerten Signale M(n-L) oder M(n-2L) usw. zur Weiterverarbeitung ausgewählt werden, wobei das Signal X(n) nicht verzögert wird. Dies erlaubt die Messung der Korrelationsfunktion für die Abszissenwerte

τ = 0 . . . L oder
τ = L . . . 2L oder
τ = 2L . . . 3L usw.

Dies ist gleichbedeutend mit der Verschiebung des Meßbereiches in Richtung positiver Abszissenwerte.

Über einen zweiten Datenmultiplexer 55 kann mittels der Steuerleitungen 59 wahlweise das Signal X(n) oder eines der verzögerten Signale X(n-L), X(n-2L) usw. zur Weiterverarbeitung ausgewählt werden, wobei das Signal M(n) nicht verzögert wird. Dies erlaubt die Messung der Korrelationsfunktion für die Abszissenwerte

τ = 0 . . . L oder
τ = -L . . . 0 oder
τ = 2L . . . -L usw.

Dies ist gleichbedeutend mit einer Verschiebung des Meßbereiches in Richtung negativer Abszissenwerte.

Sind die Mittelwerte M(t) und X(t) nicht gleich Null, muß von der Korrelationsfunktion K( τ) das Produkt der Mittelwerte von M(t) und X(t) subtrahiert werden.

Für diese Mittelwerte gelten die Beziehungen:

Durch Vergleich dieser Gleichungen mit Gleichung (2) erkennt man, daß zur Berechnung der Mittelwerte die gleichen Komponenten eingesetzt werden können, die auch zur Berechnung von K( τ) benutzt werden, es ist lediglich zur Berechnung von Σ X(n) der Eingang M(n) des Multiplizierers 3 auf den Wert +1 zu setzen, entsprechend ist zur Berechnung von Σ M(n) der Eingang X(n) des Multiplizierers 3 auf den Wert +1 zu setzen. (Fig. 11)

Claims

1. Schaltungsanordnung zum Messen der Korrelationsfunktion zwischen zwei vorgegebenen Signalen, dadurch gekennzeichnet, daß hintereinandergeschaltete Korrelationsstufen mit zwei Signaleingängen und zwei zugeordneten Signalausgängen und einem Ergebnisausgang vorgesehen sind, wobei zwischen dem ersten Signaleingang und dem zugeordneten Signalausgang eine Verzögerungsstufe (4/0, 4/1, ..., 4/L) geschaltet und der zweite Signaleingang mit dem zweiten Signalausgang durchverbunden ist, daß am ersten Signaleingang der erste Eingang eines Multiplizierers (3/0, 3/1, ..., 3/L) anliegt, dessen zweiter Eingang mit dem zweiten Signaleingang verbunden ist, daß an den Ausgang des Multiplizierers ein Akkumulator (5/0, 5/1, ..., 5/L) und an den Ausgang des Akkumulators ein Ausgaberegister (6/0, 6/1, ..., 6/L) angeschlossen ist, dem ein Teilergebnis der Messung entnommen werden kann.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß sowohl vor den ersten als auch vor den zweiten Signaleingang jeder Korrelationsstufe je ein weiteres Verzögerungsglied (8/0, 8/1, ..., 8/L bzw. 9/0, 9/1, ... 9/L) geschaltet ist, deren Verzögerungszeiten einander gleich sind.

3. Schaltungsanordnung zum Messen der Korrelationsfunktion zwischen zwei vorgegebenen Signalen nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß für die beiden Signale am Eingang der Schaltung je ein Wandler (1 bzw. 2) vorgesehen ist, von denen jeder je eine Folge von Binärzahlen abgibt, daß der Ausgang des Wandlers für das erste Signal (1) an den ersten Signaleingang der ersten Korrelationsstufe und der Ausgang des Wandlers für das zweite Signal (2) an den zweiten Signaleingang der ersten Korrelationsstufe angeschlossen ist.

4. Schaltungsanordnung zum Messen der Korrelationsfunktion zwischen zwei vorgegebenen Signalen, dadurch gekennzeichnet, daß m ² Ketten von hintereinandergeschalteten Korrelationsstufen (43 ... 51) mit jeweils zwei Signaleingängen, zwei zugeordneten Signalausgängen und einem Ergebnisausgang vorgesehen sind, wobei m < 1 eine beliebige ganze Zahl ist, daß für die beiden Signale an den Eingängen dieser Ketten je ein Wandler (1 bzw. 2) vorgesehen ist, von denen jeder je eine Folge von Binärzahlen M(n) bzw. X(n) abgibt, daß der Ausgang des Wandlers für das erste Signal (1) an den ersten Signaleingang der ersten Korrelationsstufe jeder Kette, daß der Ausgang des Wandlers für das zweite Signal (2) an den zweiten Signaleingang der ersten Korrelationsstufe jeder Kette angeschlossen ist und daß die ersten Stufen dieser Ketten von hintereinandergeschalteten Korrelationsstufen so ausgebildet sind, daß sie jeweils die Abtastwerte M(m _* u+K ₁-K ₂) und X(m _* u+K ₁) für alle ganzzahligen Werte von K ₁ und K ₂ mit 0 = K ₁ = m-1 und 0 = K ₂ = m-1 sowie u = 1, 2, 3, ... zur Weiterverarbeitung übernehmen.

5. Schaltungsanordnung nach Anspruch 1, 2, 3 oder 4, dadurch gekennzeichnet, daß Wandler (1 bzw. 2) vorgesehen sind, die eines oder beide der vorgegebenen Signale (X(t) bzw. M(t)) im Zweierkomplement darstellen.

6. Schaltungsanordnung nach Anspruch 1, 2, 3 oder 4, wobei die Folge von Binärzahlen (M(n)) aus dem zweiten Wandler (2) zweiwertig (binär) ist, dadurch gekennzeichnet, daß als Multiplizierer (3/0 bis 3/L) soviel UND-Gatter (13) vorgesehen sind, wie ein Signal Bits aufweist, daß die Signale CX(n)) aus der ersten Kette von Verzögerungsgliedern (4/0 bis 4/L) an die ersten Eingänge (12) der UND-Gatter (13), die Signale aus dem zweiten Wandler (2) bzw. der zweiten Kette von Verzögerungsgliedern (5/0 bis 5/ L) an die zweiten Eingänge (14) der UND-Gatter (13) gelegt sind und das Produkt der beiden Folgen von Binärzahlen den Ausgängen der UND-Gatter (13) entnehmbar ist.

7. Schaltungsanordnung nach Anspruch 1, 2, 3, 4 oder 5, wobei die Folge von Binärzahlen (m(n)) aus dem zweiten Wandler (2) dreiwertig ist, d.h. aus den Zahlenwerten +1, 0 und -1 besteht, und durch 2 Bits dargestellt ist, deren eines den Betrag und deren zweites das Vorzeichen abgibt, dadurch gekennzeichnet, daß als Multiplizierer so viele Reihenschaltungen von UND-Schaltungen (14) und EXKLUSIV-ODER-Gattern (15) vorgesehen sind, wie ein Signal Bits aufweist, daß die Signale (X(n)) aus der ersten Kette von Verzögerungsgliedern (4/0 bis 4/ L) an die ersten Eingänge der UND-Schaltungen (14), die den Betrag angebenden Bits des Signals aus dem zweiten Wandler (2) auf die zweiten Eingänge der UND-Schaltungen, die das Vorzeichen angebenden Bits auf die noch freien Eingänge der EXKLUSIV-ODER-Gatter gelegt sind und das Produkt der beiden Folgen von Binärzahlen an den Ausgängen der EXKLUSIV-ODER-Gatter (15) entnehmbar ist.

8. Schaltungsanordnung nach den Ansprüchen 1, 2, 3 oder 4, wobei die Folge von Binärzahlen (M(n)) aus dem zweiten Wandler (2) zweiwertig ist und der erste Zustand durch den Zahlenwert -1, der zweite Zustand durch den Zahlenwert +1 dargestellt ist, dadurch gekennzeichnet, daß als Multiplizierer soviele EXKLUSIV-ODER-Gatter (15) vorgesehen sind, wie ein Signal Bits aufweist, daß die Signale (X(n)) aus der ersten Kette von Verzögerungsgliedern (4/0 bis 4/ L) an die ersten Eingänge der EXKLUSIV-ODER-Gatter und die Bits des Signals aus dem zweiten Wandler (2) auf die noch freien Eingänge der EXKLUSIV-ODER-Gatter gelegt sind und das Produkt der beiden Folgen von Binärzahlen an den Ausgängen der EXKLUSIV-ODER-Gatter (15) entnehmbar ist.

9. Schaltungsanordnung nach Anspruch 1, 2, 3, 4 oder 5, dadurch gekennzeichnet, daß jeder Akkumulator (5/0 bis 5/ L) aus sovielen Volladdierern (20) und Speicherstufen (22) besteht, wie Bits zur Darstellung des Produktes M(n) _*X(n) verwendet werden, daß jeweils ein Bit dieses Produktes einem ersten Summandeneingang (25) eines jeden Volladdierers (20) zugeführt ist, daß dessen Ausgang (21) mit dem Dateneingang einer Speicherstufe (22) verbunden ist, dessen Ausgang (23) auf den zweiten Summandeneingang (24) desselben Volladdierers zurückgeführt ist, daß die Übertragsausgänge (27) jedes Volladdierers mit dem Übertragseingang (26) des jeweils folgenden Volladdierers verbunden sind, und der Übertragsausgang des höchstwertigen Volladdierers an den Eingang (29) eines Übertragsregisters (28) angelegt und einem zweiten Eingang (30) dieses Übertragsregisters das höchstwertige Bit des Produktes M(n) _*X(n) zugeführt ist.

10. Schaltungsanordnung nach Anspruch 9, wobei das Signal aus dem zweiten Wandler (X(n)) im Zweierkomplement dargestellt ist, dadurch gekennzeichnet, daß dem Übertragseingang (31) des niederwertigsten Volladdierers das Vorzeichenbit des ersten Signals (M) zugeführt ist.

11. Schaltungsanordnung nach Anspruch 9, wobei das Signal aus dem zweiten Wandler (X(n)) im Einerkomplement dargestellt ist, dadurch gekennzeichnet, daß das höchstwertige Bit des Produktes M(n) _*X(n) dem Übertragseingang (31) des niederwertigsten Volladdierers zugeführt ist.

12. Schaltungsanordnung nach Anspruch 1, 2, 3 oder 4, dadurch gekennzeichnet, daß jeder der Akkumulatoren (5/0 bis 5/ L) aus einem Addierwerk (20), dessen Summandeneingänge ebensoviele Binärstellen aufweisen, wie zur Darstellung des Produktes (M(n) _*X(n) benötigt werden, wobei der Übertrag (27) der Summe mit Hilfe einer parallelen Übertragungslogik berechnet wird, und einer Speicherstufe, bestehend aus ebensovielen parallel angeordneten D-Flip-Flops, wie Binärstellen zur Darstellung des Produktes M(n) _*X(n) benötigt werden, besteht, daß das Produkt M(n) _*X(n) dem ersten Summandeneingang (25) des Addierwerkes zugeführt ist, daß der Ausgang des Addierwerkes mit dem Dateneingang der Speicherstufe (22) verbunden ist, deren Ausgang wiederum auf den zweiten Summandeneingang (24) des Addierwerks (20) zurückgeführt ist, daß der Übertragsausgang (27) des Addierwerks (20) mit einem Eingang (29) des Übertragsregisters (28) verbunden ist und daß ferner einem zweiten Eingang (30) des Übertragsregisters das höchstwertige Bit (Vorzeichenbit) des Produkts M(n) _*X(n) zugeführt ist.

13. Schaltungsanordnung nach Anspruch 12, wobei das Signal aus dem zweiten Wandler im Zweierkomplement dargestellt ist, dadurch gekennzeichnet, daß dem Übertragseingang (31) des Addierwerks (20) das Vorzeichenbit des Signals aus dem ersten Wandler zugeführt ist.

14. Schaltungsanordnung nach Anspruch 12, wobei das Signal aus dem zweiten Wandler im Einerkomplement dargestellt ist, dadurch gekennzeichnet, daß dem Übertragseingang (31) des Addierwerks (20) das höchstwertige Bit des Produktes M(n) _*X(n) zugeführt ist.

15. Schaltungsanordnung nach Anspruch 12 oder 9, dadurch gekennzeichnet, daß die Ausgänge (23) der Speicherstufe (22) und des Übertragsregisters (28) zusätzlich mit den Paralleleingängen (33) eines Parallel-Serien-Schieberegisters (6) verbunden sind, an dessen Ausgang die Ergebnisse seriell abgenommen werden können.

16. Schaltungsanordnung nach Anspruch 9 oder 12, dadurch gekennzeichnet, daß das Übertragsregister (28) aus Volladdierern (34) besteht, deren Ausgänge mit Speicherstufen (35) verbunden sind, deren Ausgänge wiederum auf einen Summiereingang der Volladdierer zurückgeführt und andererseits mit den Paralleleingängen (33) des Ausgaberegisters verbunden sind und daß an die noch freien Summiereingänge der Volladdierer parallel das höchstwertige Vorzeichen-Bit (30) des Produktes M(n) _*X(n) angelegt wird, während der Übertragseingang des niederwertigsten Volladdiers des Übertragsregisters mit dem Übertragsausgang (29) des höchstwertigen Volladdierers des Addierers bzw. Addierwerkes verbunden ist.

17. Schaltungsanordnung nach Anspruch 9 oder 12, dadurch gekennzeichnet, daß das Übertragsregister (28) aus einem Addierwerk (34) mit paralleler Übertragslogik besteht, dessen Ausgänge mit den Dateneingängen der Speicherstufe (35) verbunden sind, deren Ausgänge wiederum auf den ersten Summandeneingang des Addierwerkes zurückgeführt und andererseits mit den Paralleleingängen (33) des Ausgaberegisters (6) verbunden sind und daß an den zweiten Summandeneingang des Addierwerkes parallel an allen Binärstellen das höchstwertige Vorzeichen-Bit (30) des Produktes M(n) _*X(n) angelegt wird, während der Übertragseingang (29) des Addierwerkes mit dem Übertragsausgang (27) des Akkumulators verbunden ist.

18. Schaltungsanordnung nach Anspruch 9 oder 12, dadurch gekennzeichnet, daß als Übertragsregister (28) ein Vor-Rückwärts-Binärzähler (36) vorgesehen ist, der um eine Einheit vorwärts zählt, wenn das Vorzeichenbit (30) "0" und gleichzeitig das Übertragsbit (29) "1" ist und der um eine Einheit rückwärts zählt, wenn das Vorzeichenbit (30) "1" und das Übertragsbit (29) "0" ist und daß in den anderen beiden Fällen, d.h. beide Eingangsbits (29, 30) und gleichzeitig "0" oder beide gleichzeitig "1", der Zählerstand unverändert bleibt.

19. Schaltungsanordnung nach Anspruch 16, 17 oder 18, dadurch gekennzeichnet, daß den beiden Eingängen des Übertragsregisters (28) je eine Speicherstufe (36, 37) vorgeschaltet ist.

20. Schaltungsanordnung nach Anspruch 3 oder 4, dadurch gekennzeichnet, daß jedem Wandler ein Verzögerungsglied mit einstellbarer Verzögerungszeit, bestehend jeweils aus einem oder mehreren in Kette geschalteten Schieberegistern, deren Breite der Anzahl der Bitstellen des zugehörigen Wandlers entspricht, deren Länge jeweils gleich der Anzahl der Korrelationsstufen ist und die mit dem gleichen Takt wie die Wandler getaktet werden, sowie ein Datenmultiplexer, dessen erster Eingang mit dem Eingang des ersten Schieberegisters verbunden ist, dessen weitere Eingänge mit den Ausgängen der Schieberegister verbunden sind und an dessen Ausgang - wählbar über einen Steuereingang - eines der Eingangssignale erscheint, nachgeschaltet ist, wobei die Verzögerungszeiten mittels der Steuereingänge der Datenmultiplexer dergestalt gewählt werden, daß entweder die Signale X(n) und eines der Signale (M(n), M(n-L), M(n)-2L) usw. oder das Signal M(n) und eines der Signale X(n), X(n-L), X(n-2L) usw. der Korrelatorkette zugeführt werden.

21. Schaltungsanordnung nach Anspruch 1, 2, 3 oder 4, dadurch gekennzeichnet, daß die parallel von den Wandlern gelieferten Binärzahlenfolgen zusätzlich jeweils dem einen Eingang einer weiteren Korrelationsstufe zugeführt werden, daß dem zweiten Eingang der Korrelationsstufe der feste Wert +1 zugeführt wird, und daß den Ausgaberegistern dieser Korrelationsstufen am Ende der Messung die Summe von X(n) und die Summe von M(n) entnommen werden.