DE3886182T2

DE3886182T2 - Mehrcachedatenspeicheranordnung.

Info

Publication number: DE3886182T2
Application number: DE88309704T
Authority: DE
Inventors: Terence Michael Cole; David Paul Crane; Geoffrey Poskitt
Original assignee: Fujitsu Services Ltd
Current assignee: Fujitsu Services Ltd
Priority date: 1987-12-05
Filing date: 1988-10-17
Publication date: 1994-05-05
Anticipated expiration: 2008-10-18
Also published as: AU609228B2; GB8728494D0; EP0320099A2; ZA888032B; AU2654188A; US5008813A; DE3886182D1; EP0320099B1; EP0320099A3

Description

Die Erfindung bezieht sich auf Mehrcachedatenspeichereinrichtungen. Insbesondere bezieht sich die Erfindung auf eine Datenspeichereinrichtung mit einem Hauptspeicher und einer Mehrzahl von kleineren, schnelleren Cachespeichern. Die Erfindung betrifft vorzugsweise, jedoch nicht ausschließlich eine Speichereinerichtung dieser Art zur Verwendung in einem Multiprozessor-Datenverarbeitungssystem, bei dem jeder der Cachespeicher einem entsprechenden der Prozessoren zugeordnet ist, und der Hauptspeicher unter den Prozessoren geteilt wird.
Bei einer derartigen Einrichtung ist, wenn einer der Cachespeicher fortgeschaltet wird, in der Regel notwendig, die entsprechenden Daten im Hauptspeicher fortzuschalten. Wenn die gleichen Daten ferner in einem beliebigen der anderen Cachespeicher gehalten werden, sind sid nunmehr unvereinbar mit den Daten im Hauptspeicher. Dies wird als das Problem der Cachekohärenz bezeichnet.
Eine Möglichkeit, diese schwierigkeit zu überwinden, besteht darin, jeden Cachespeicher so auszulegen, daß er kontinuierlich alle Fortschaltungen in den Hauptspeicher aus allen anderen Cachespeichern überwacht. Wenn sich irgendwelche dieser Fortschaltungen auf einen Datenausdruck im Cachespeicher beziehen, wird er fortgeschaltet oder unwirksam gemacht.
Bei einer Datenspeichereinrichtung, die eine virtuelle Adressierung verwendet, gibt es zwei Möglichkeiten, den Cachespeicher zu adressieren, entweder mit der virtuellen Adresse oder mit der entsprechenden physichen (echten) Adresse. Das Benutzen der virtuellen Adresse hat den Vorteil, daß sie nicht in die physiche Adresse übersetzt werden muß, bevor der Cachespeicher zugegriffen werden kann; somit ist der Cachezugriff schneller.
Um eine Cachekohärenz in einer Mehrcacheeinrichtung mit virtuell adressierten Cachespeichern sicher zu stellen, wurde vorgeschlagen, daß ein Cachespeicher, wenn er einen Datenausdruck fortschaltet, die virtuelle Adresse dieses Datenausdruckes an alle anderen Cachespeicher überträgt, wie auch die physische Adresse in den Hauptspeicher sendet. Jeder Cachespeicher kann deshalb die virtuellen Adressen aus den anderen Cachespeichern überwachen und sie verwenden, um die entsprechenden Datenausdrücke unwirksam zu machen, damit eine Cachekohärenz sichergestellt ist. Diese Lösung erhöht jedoch die Anzahl von Verbindungen, die zwischen den Cachespeichern erforderlich ist.
Aufgabe der Erfindung ist es, die Notwendigkeit zu vermeiden, sowohl die virtuelle Adresse als auch die physische Adresse zu senden, indem eine Einrichtung zur Übersetzung physischer Adressen in virtuelle Adressen in einem virtuell adressierten Cachespeicher vorgesehen wird.

Kurzbeschreibung der Erfindung

Gemäß der Erfindung wird eine Cachespeicherdateneinrichtung nach Anspruch 1 vorgeschlagen.
Die Merkmale des Oberbegriffes des Anspruches 1 ergeben sich aus der EP-A- 0 232 526.

Kurzbeschreibung der Zeichnungen

Eine Mehrprozessoreinrichtung mit einer Mehrcachespeichereinrichtung nach der Erfindung wird nachstehend anhand eines Ausführungsbeispieles in Verbindung mit den Zeichnungen beschrieben.
Fig. 1 ist ein Gesamtblockschaltbild der Mehrprozessoreinrichtung, die eine Mehrzahl von Cachespeichereinheiten enthält.
Fig. 2 zeigt eine Cachespeichereinheit im einzelnen.
Fig. 3 zeigt eine physisiche Adressenmarkiereinheit, die einen Teil einer Cachespeichereinheit bildet.

Beschreibung einer Ausführungsform der Erfindung

Nach Fig. 1 weist die Mehrprozessoreinrichtung eine Mehrzahl von Verarbeitungseinheiten 10 und einen Hauptspeicher 11, der anteilig benutzt wird, auf. Jede Verarbeitungseinheit 10 besitzt ihre eigene Cacheeinheit 12. Die Cacheeinheiten 12 sind alle mit dem Hauptspeicher 11 über eine getrennte Hochgeschwindigkeits-Speichersammelleitung 13 verbunden.
Wenn im Betrieb eine Verarbeitungseinheit 10 das Auslesen oder Einschreiben eines Datenausdruckes erforderlich macht, sendet sie die virtuelle Adresse VA dieses Ausdrucks in seine Cacheeinheit 12. Ist der gewünschte Datenausdruck im Cachespeicher vorhanden, kann er unmittelbar durch die Verarbeitungseinheit zum Lesen oder Schreiben zugegriffen werden. Wenn einer der Prozessoren 10 einen Datenausdruck in seiner Cacheeinheit 12 fortschaltet, erzeugt der Cachespeicher eine fortgeschaltete Nachricht über die Sammelleitung zum Hauptspeicher 11. Dies stellt sicher, daß der Hauptspeicher mit dem Cachespeicher übereinstimmt.
Jede Cacheeinheit überwacht fortlaufend die Sammelleitung 13 für jede der fortgeschalteten Nachrichten aus den anderen Cacheeinheiten. Wenn ein Cachespeicher eine solche Nachricht anzeigt, prüft er, ob der fortgeschaltete Datenausdruck in dem Cachespeicher vorhanden ist, und macht ihn unwirksam, wenn dies der Fall ist. Dies stellt die Cachekohärenz sicher. Die Art und Weise, in der dies geschieht, wird nachstehend beschrieben.
Fig. 2 zeigt eine der Cacheeinheiten 12 im Detail.
Der Cachespeicher weist einen Datenspeicher mit willkürlichem Zugriff (RAM) 20 auf, der eine Kapazität von 128 KBytes hat. Der RAM ist als 4 K individuell adressierbare Leitungen organisiert, jede Leitung hält 32 Bytes. Der Daten-KAM ist durch Bits VA 5-16 einer aus 32 Bits bestehenden virtuellen Adresse VA 0-31 adressiert, um einen Zugriff zu einer Zeile von Daten zum Lesen oder Schreiben zu haben. Bits VA 0-4 spezifizieren ein Byte innerhalb der Adressenzeile, werden jedoch nicht innerhalb des Cachespeichers verwendet.
Der Cachespeicher weist ferner einen VA-Markier-RAM 21 auf, der 4 K Markierungen hält, und zwar jeweils eine für jede Datenzeile im Daten-KAM. Jede Markierung repräsentiert Bits VA 17-31 der virtuellen Adresse der Daten, die in dieser Zeile gehalten werden. Der VA-Markier-KAM wird durch Bits VA 5-16 adressiert.
Der Cachespeicher besitzt des weiteren einen Status-Markier- RAM 22, der 4 K Status-Markierungen hält, und zwar jeweils eine für jede Zeile des Daten-KAM. Jede dieser Markierungen weist ein Gültigkeitsbit auf, das angibt, ob die entsprechende Zeile von Daten gültig ist oder nicht. Die Status-Markierung KAM wird ferner durch Bits VA 5- 16 adressiert.
Wenn die Verarbeitungseinheit 10 den Zugriff eines Datenausdruckes erforderlich macht, sendet er die virtuelle Adresse VA 5-31 in den Cachespeicher. Bits VA 5-16 haben Zugriff zu einer Zeile des Cachespeichers und der entsprechenden VA-Markierung sowie Status-Markierung. Die VA-Markierung aus dem KAM 21 wird dann mit Bits VA 17-31 der virtuellen Adresse aus dem Prozessor mittels einer Vergleichsvorrichtung 23 verglichen. Das Resultat wird dann in einem UND-Gatter 24 mit dem Gültigkeitsbit für den KAM 22 kombiniert, damit ein HIT-Signal erzeugt wird.
HIT ist somit nur dann echt, wenn die VA-Markierung der adressierten Zeile von Daten den entsprechenden Bits der virtuellen Adresse angepaßt ist, und diese Zeile gültig ist. Das HIT-Signal zeigt deshalb der Verarbeitungseinheit an, daß die gewünschten Daten in dem Cachespeicher vorhanden sind und je nach Erfordernis gelesen oder fortgeschaltet werden können.
Die Cachespeichereinheit weist ferner eine Speicher-Managementeinheit (MMU) 25 auf, die die Bits VA 5-31 der virtuellen Adresse in eine physische Adresse PA 5-31 umsetzt. Der Adressenraum wird in Seiten mit 8 K-Bytes geteilt. Die Bits VA 13-31 stellen eine virtuelle Seitenadresse dar, und werden von der MMU in eine entsprechende physische Seitenadresse PA 13-31 umgesetzt. Die Bits VA 5-12 spezifizieren eine Leitung von 12 Bytes innerhalb der Seite und werden direkt als die entsprechenden Bits PA 5-12 der physischen Adresse ohne jede Umsetzung verwendet.
Wenn der Prozessor eine Zeile von Daten im Cachespeicher fortschaltet, sendet der Cachespeicher eine Fortschalt-Nachricht über die Sammelleitung 13 in den Hauptspeicher. Diese Fortschalt-Nachricht weist die Bits PA 5-31 der physischen Adresse, und ferner den fortgeschalteten Wert der Datenzeile auf.
Die Cachespeichereinheit überwacht fortlaufend die Sammelleitung für Fortschalt-Nachrichten aus anderen Cacheeinheiten. Wenn sie eine solche Nachricht anzeigt, erfaßt sie die Bits PA 5-31 der physischen Adresse der Nachricht in einem Kegister 26.
Die physische Adresse (PA) aus dem Register 26 wird einer logischen Schaltung 27 der PA-Markierung aufgegeben. Wie noch im einzelnen ausgeführt wird, hält die Logik der PA-Markierung als Markierungen die physischen Adressen aller Leitungen von Daten, die gerade im Cachespeicher vorhanden sind. Die PA-Markierlogik führt effektiv eine parallele Nachforschung nach allen PA-Markierungen, die in ihr enthalten sind, durch und dies bestimmt, ob die entsprechende Leitung von Daten im Cachespeicher gehalten ist oder nicht. Wird eine Anpassung angezeigt gibt die PA-Markier-Logik die Bits VA 5-12 der virtuellen Adresse ab und zeigt die Position der Datenzeile im Daten-KAM 20 an. Diese VA-Bits werden dann verwendet, um den Status-Markier-KAM 22 zu adressieren, und das Gültigkeitsbit der Markierung des adressierten Zustandes wird gelöscht. Dies macht die entsprechende Datenzeile unwirksam und stellt somit die Cachespeicherkohärenz sicher.
Die PA-Markierungslogik 27 muß effektiv einen Vergleich zwischen der PA aus der Sammelleitung und den PA-Markierungen aller 4 K-Leitungen im Cachespeicher durchführen. Auf den ersten Blick macht dies einen größeren assoziativen Speicher erforderlich, der in der Lage ist, 4 K-Vergleiche parallel durchzuführen. Wie jedoch gezeigt wird, wird mit der Erfindung vermieden, daß eine solche große Anzahl von gleichzeitigen Vergleichen notwendig wird.
Fig. 3 zeigt die PA-Markierungslogik im Detail.
Diese Logik weist 16 PA-Markierungs-RAMs 30 auf, von denen jeder 256 Markierungen hält. Es sind somit insgesamt 256 x 16 = 4 K Markierungen vorhanden, und zwar eine für jede der Datenleitungen im Daten-RAM.
Alle RAMs 30 werden parallel durch die Ausgänge eines Multiplexers 31 adressiert, der entweder Bits PA 5-12 von der Sammelleitung (über das Register 26) oder Bits VA 5-12 von der Verarbeitungseinheit auswählt.
Jeder der RAMs 30 kann mit Hilfe von Bits VA 13-16 aus der Verarbeitungseinheit ausgewählt werden. Diese Bits werden durch einen Decodierer 32 decodiert, damit ein Schreib-Steuersignal für den ausgewählten RAM erzielt wird.
Alle Markier-RAMs 30 nehmen ein gemeinsames Eingangssignal aus einem Multiplexer 33 auf, der entweder Bits PA 13-31 aus dem MMU 25 oder Bits PA 13-31 von der Sammelleitung auswählt.
Wenn eine neue Datenzeile in den Cachespeicher eingeführt wird, werden die PA-Markier-KAMs durch VA 5-12 und VA 13-16 adressiert, so daß eine Markierung in einem der RAMs ausgewählt wird. Die Bits PA 13-31 der physischen Adresse aus dem MMU werden dann in die ausgewählte Markierung als eine PA-Markierung für die neue Datenzeile eingeschrieben. Auf diese Weise hält die PA-Markier-Logik, die die physische Adresse aller Datenzeilen im Cachespeicher anzeigen.
Wenn eine Fortschalt-Nachricht in der Sammelleitung angezeigt wird, werden die Markier-RAMs 30 alle durch PA 5-12 von der Sammelleitung adressiert. Die Bits PA 13-31 von der Sammelleitung werden dann parallel mit der adressierten Markierung in jedem der Markier-RAMs verglichen, d.h., daß 16 Vergleiche parallel durchgeführt werden, und zwar jeweils einer durch jeden der Markier-RAMs. Jeder der Markier-RAMs hat eine HIT-Ausgangsleitung, die eine Anpassung zwischen dem Eingang PA 13-31 und der gespeicherten Markierung anzeigt.
Aus Gründen, die noch ausgeführt werden, ist zu einem beliebigen Zeitpunkt nur einer (oder keiner) der HIT-Ausgänge echt. Die HIT-Ausgänge werden einem 16:4 Codierer 34 aufgegeben, der die Position des echten HIT-Signals codiert. Der Ausgang des Codierers 34 rekonstruiert somit Bits VA 13-16 der virtuellen Adresse der Datenzeile, wobei die physische Adresse gleich den Bits PA 5-21 aus der Sammelleitung ist. Die rekonstruierten Bits VA 13-16 aus dem Codierer werden mit Bits PA 5-12 aus der Sammelleitung kombiniert, damit die gewünschte virtuelle Adresse VA 5-16 zum Unwirksammachen des Status-Markier-RAM in der vorbeschriebenen Weise erzielt wird.
Wenn andererseits keine der HIT-Signale aus den Markier-RAMs 30 echt sind, erzeugt der Codierer 34 ein MISS-Signal, das angibt, daß die angefragte Datenzeile im Cachespeicher nicht vorhanden ist.
Damit kann die PA-Markier-Logik nach Fig. 3 prüfen, ob eine Datenleitung mit einer bestimmten PA-Markierung im Cachespeicher vorhanden ist, indem nur 16 Vergleiche parallel anstatt von 4 K-Vergleichen durchgeführt werden brauchen. Dies wird dadurch erreicht, daß die Tatsache ausgenutzt wird, daß von den Bits VA 5-16, die zum Adressieren der Cache-RAMs verwendet werden, die Bits VA 5-12 identisch mit den Bits PA 5-12 der physischen Adresse sind; nur die Bits VA 13-16 sind unterschiedlich von der physischen Adresse. Wenn somit eine physische Adresse von der Sammelleitung aufgenommen wird, gibt es nur 16 mögliche Zeilen im Cachespeicher, die Daten mit dieser PA halten müssen.
Die PA-Markier-RAMs 30 können beispielsweise mit Hilfe von vier Fujitsu MB 81 C50 CMOS-Markier-RAMs verwirklicht werden. Jede dieser Vorrichtungen ergibt einen Vierwege-Tag RAM einschließlich Vergleichsvorrichtungen zur Durchführung der Markiervergleiche, und kann deshalb verwendet werden, um eine Gruppe von vier der Markier-RAMs 30 auszuführen.
Bei einem Speichersystem mit virtueller Adresse können mehrere unterschiedliche virtuelle Adressen auf die gleiche physische Adresse abbilden; diese werden als Synonyme bezeichnet. Im allgemeinen bedeutet dies, daß mehr als eine Zeile im Cachespeicher entsprechend einer bestimmten physischen Adresse vorhanden ist. Bei der Einrichtung nach der Erfindung wird dies durch eine Software-Beschränkung vermieden, die erforderlich macht, daß Synonyme auf einem Mehrfachen von 128 K Byte-Begrenzungen (d.h. die Größe des Cachespeichers) ausgerichtet werden. Dies bedeutet, daß Synonyme alle auf der gleichen Leitung des Cachespeichers abbilden, und daß somit zu einem bestimmten Zeitpunkt nur einer von ihnen im Cachespeicher vorhanden sein kann. Dies ist der Grund dafür, warum nur einer der Markier-RAMs 30 ein HIT zu einem bestimmten Zeitpunkt erzeugen kann.
In vorstehender Beschreibung wurde davon ausgegangen, daß eine "Durchschreib-Strategie" für Fortschaltungen angenommen wird, d.h., daß der Hauptspeicher fortgeschaltet wird, wenn der Cachespeicher fortgeschaltet wird. Vorliegende Erfindung ist jedoch in gleicher Weise auf Speichersysteme anwendbar, die eine "Rückkopier"-Strategie verwenden, d.h., in denen Daten nur im Hauptspeicher fortgeschaltet werden, wenn sie in den Cachespeicher überschrieben werden und modifiziert worden sind, seit sie in den Cachespeicher eingefüllt wurden.
Des weiteren wird nach vorliegender Erfindung der entsprechende Datenausdruck dann, wenn ein HIT durch die PA-Markier- Logik angezeigt wird, im Cachespeicher unwirksam gemacht wird. Andererseits kann der Datenausdruck mit dem neuen Wert aus der Sammelleitung fortgeschaltet werden, was ebenfalls eine Cachekohärenz sicherstellt.
Es sei bemerkt, daß die virtuelle Adresse VA 0-31 in bekannter Weise durch eine Context-Zahl ausgeweitet werden kann, um eine vollständige virtuelle Adresse zu schaffen.

Claims

1. Cachespeicheranordnung, mit

a) einem Cachespeicher (20), der durch eine virtuelle Eingangsadresse VA adressiert ist,

b) einer Übersetzungseinrichtung (25) zum Übersetzen der Eingangs-VA in eine physische Ausgangsadresse PA, und

c) einer Übersetzungslogik (27) zum Aufnehmen einer Eingangs-PA und zum Übersetzen dieser PA in eine entsprechende VA zum Adressieren des Cachespeichers,

d) wobei jede VA erste, zweite und dritte Teile (VA5 -12, VA13 - 16, VA17 - 31) und jede PA erste und zweite Teile (PA5 - 12, PA13 - 31) aufweist,

dadurch gekennzeichnet, daß

i) die Überetzungslogik (27) eine Vielzahl von Markierspeichern (30) aufweist,

ii) wenn ein Datenausdruck mit einer bestimmten VA in den Cachespeicher (20) eingeschrieben wird, der zweite Teil (VA13 - 16) der Eingangs-VA zum Auswählen eines der Markierspeicher (30) verwendet wird, der erste Teil (VA5 - 12) der Eingangs-VA zum Adressieren der Markierspeicher verwendet wird, und der zweite Teil (PA13 - 31) der Ausgangs-PA aus der Übersetzungseinrichtung (25) als eine Markierung in den adressierten Speicherplatz des ausgewählten Markierspeichers eingeschrieben wird, und

iii) wenn eine Eingangs-PA zur Übersetzung aufgenommen wird, der erste Teil (PA5 - 12) der Eingangs-PA zum Adressieren aller Markierspeicher (30) im Parallelbetrieb verwendet wird, der zweite Teil (PA13 - 31) der Eingangs-PA im Parallelbetrieb mit den Markierungen in den adressierten Speicherplätzen aller Markierspeicher (30) verglichen wird, und die Resultate der Vergleichsvorgänge durch Codiervorrichtungen (34) codiert werden, um den zweiten Teil (VA13 - 16) der entsprechenden VA zu erzeugen.

2. Mehrcachedatenspeicheranordnung mit einer Vielzahl von Cachespeichereinrichtungen (12) nach Anspruch 1, wobei die Cachespeichereinrichtungen mit Hilfe einer Sammelleitung (13) an einen gemeinsam benutzten Hauptspeicher (11) angeschlossen sind.

3. Anordnung nach Anspruch 2, bei der der Ausgang PA aus jeder Cacheeinrichtung auf die Sammelleitung übertragen wird, und die Eingangs-PA für jede Cacheeinrichtung von der Sammelleitung aufgenommen wird.

4. Mehrfachprozessor-Datenverarbeitungssystem mit einer Vielzahl von Datenverarbeitungseinheiten (10) und einer Mehrcachedatenspeicheranordnung nach Anspruch 2 oder 3, bei dem eine Cacheeinrichtung (12) für jede Verarbeitungseinheit vorgesehen ist.