DE3880649T2 - System für Speicherzugriffsvorrangsteuerung und Anwendung davon. - Google Patents

System für Speicherzugriffsvorrangsteuerung und Anwendung davon.

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DE3880649T2
DE3880649T2 DE88202954T DE3880649T DE3880649T2 DE 3880649 T2 DE3880649 T2 DE 3880649T2 DE 88202954 T DE88202954 T DE 88202954T DE 3880649 T DE3880649 T DE 3880649T DE 3880649 T2 DE3880649 T2 DE 3880649T2
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Jean-Michel Callemyn
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Philips Gloeilampenfabrieken NV
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    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14Handling requests for interconnection or transfer
    • G06F13/16Handling requests for interconnection or transfer for access to memory bus
    • G06F13/18Handling requests for interconnection or transfer for access to memory bus based on priority control

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  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
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  • General Physics & Mathematics (AREA)
  • Bus Control (AREA)
  • Preparation Of Compounds By Using Micro-Organisms (AREA)
  • Debugging And Monitoring (AREA)
  • Memory System (AREA)

Description

  • Die Erfindung betrifft ein Bearbeitungssystem für Zugriffsvorrangssteuerung zu einem Speicher, wobei das System wenigstens einen Anfragemodul enthält mit Mitteln zum Ausgeben von Zugriffsanfragen, und einen Arbitermodul enthält zum Entscheiden zwischen den Zugriffsanfragen und so zum Wählen einer mit Vorrang durchzuführenden Zugriffsanfrage.
  • Ein derartiges System ist aus der Informationsindustrie bekannt, in der häufig der Speicher als Datenquelle unter mehreren Anfragern verteilt wird, wobei die Anfrager die Zugriffsanfragen formulieren, die gleichzeitig ankommen können, während ihre Durchführung nicht gleichzeitig erfolgen kann.
  • Ein derartiges System findet seine Anwendung insbesondere in einem graphischen System mit einem dynamischen Arbeitsspeicher DRAM zum Speichern von Bildelementen.
  • Ein bekanntes logisches Prioritätssystem ist in der französischen Patentanmeldung Nr. 2 593 304 beschrieben, und in einem derartigen System gibt jeder Anfragemodul aufeinanderfolgend Zugriffsanfragen aus, die je eine eindeutige Priorität haben, welche Priorität aber in der Zeit variabel ist, insbesondere abhängig von der Dauer der Anfrage, wie sie durch den Arbitermodul detektiert wird.
  • Der so beschriebene Arbitermodul ist sowohl komplex auf dem Gebiet seiner Herstellung und daher in dem Aufwand, als auch auf dem Gebiet des Gebrauchs, denn von einer gleichen Anfrage mit einer änderbaren Priorität ist nicht einfach erkennbar, welchen Einfluß sie auf die Leistungen des Systems hat.
  • Ebenfalls ist die Patentschrift GB-1 269 301 bekannt, in der ein digitales Datenverarbeitungssystem beschrieben ist, das mit einer Bearbeitung von Zugriffsprioritäten zu einem Speicher über verschiedene Antragseinheiten arbeitet. Eine derartige Einheit eignet sich zum Ausgeben einer Zugriffsanforderung niedriger Priorität und einer Zugriffsanforderung hoher Priorität an verschiedene Verbindungen. Ein Zugriffsprioritätsdecoder bestimmt die Anforderung, die zu erfüllen ist. Jedoch wird in dieser Patentschrift der Inhalt der zu übertragenden Information nicht berücksichtigt.
  • Der Erfindung liegt die Aufgabe zugrunde, diesen Nachteil zu beseitigen; die Erfindung ist in Anspruch 1 definiert.
  • Auf diese Weise wird jeder Anfragetyp getrennt formuliert und jedem Typ kann eine Priorität gegeben werden, die sich auf einen Typ für ein einziges Wort oder auf einen Typ für mehrere Wörter bezieht. Der Arbitermodul ist einfacher verwirklichbar, da er keinen Blockdetektor mehr enthält, wie er in der bereits erwähnten Patentanmeldung beschrieben wird.
  • Die Erfindung läßt sich auf vorteilhafte Weise mit programmierten, d.h. im Betrieb des Systems änderbaren Prioritäten oder mit vorprogrammierten oder auch festverdrahteten, d.h. im Betrieb des Systems nicht änderbaren Prioritäten durchführen.
  • Wenn die Prioritäten festverdrahtet sind, ist es auch möglich, zum Automatisieren der Bearbeitung der Prioritäten ein externes Taktsignal eingreifen zu lassen.
  • In einer Vorzugsbetriebsart enthält der Arbitermodul einerseits einen ersten Modul zum Entscheiden über die Anfragen für Zugriff zu einem einzigen Wort und zum Vorwählen einer derartigen Anfrage, und andererseits einen zweiten Modul zum Entscheiden zwischen der vorgewählten Anfrage und den Anfragen für Zugriff zu mehreren Wörtern und zum Auswählen einer durchzuführenden Zugriffsanfrage.
  • Auf diese Weise erfolgt eine Vorentscheidung und der zweite Arbitermodul kann viel schneller arbeiten, was beim zeitlich geballten Lesen von wiederzugebenden Bildelementen vorteilhaft ist.
  • Bei einem genannten DRAM-Speicher können die Anfragen zum Auffrischen durch den zweiten Modul vorteilhaft beurteilt werden.
  • Die Erfindung wird nachstehend anhand der Zeichnung näher erläutert, und zwar in bezug auf verschiedene Ausführungsbeispiele. Es zeigen:
  • Fig. 1a und 1b zwei Implementierungsmöglichkeiten,
  • Fig. 2 die Aufteilung des Arbitermoduls,
  • Fig. 3 die Anwendung der Erfindung in einem graphischen System.
  • In Fig. 1 ist ein logisches Prioritätssystem entsprechend dem nach der bereits erwähnten Patentanmeldung dargestellt, das bezugshalber aufgenommen ist, um die Beschreibung nicht zu weitschweifig zu machen.
  • Der wesentliche Unterschied liegt darin, daß zum Formulieren einerseits der Anforderungen für Zugriff zu einem einzigen Wort (DP.REQ1, GP.REQ-1, usw.) und andererseits der Anforderungen für Zugriff zu mehreren Wörtern oder Blöcken (DP.REQ-N, GP.REQN, usw.) jeder Anfragemodul zwei Anforderungsverbindungen enthält. Wenn ein Modul nur einen Anforderungstyp ausgibt, reicht nur eine Verbindung (CPU-REQ-1) aus. Die logische Prioritätsschaltung (CLP) enthält genau soviel Register (REGA, REGB...REGI) wie es Anforderungseingänge gibt; diese Register arbeiten wie in der bereits genannten Patentanmeldung, aber sie werden offensichtlich nicht aufgeteilt und jeder Verbindung wird beim Empfang ein einziger Prioritätswert gegeben; dieser Wert kann, wie oben, durch eine Instruktion (VAL-REG) sogar während des Betriebs des Systems geändert werden; bezüglich der Prioritäten wählt das System eine durchzuführende Anforderung (REQ.EX).
  • In Fig. 1 b ist ein ähnliches Bearbeitungssystem dargestellt. Die Anfragemoduln enthalten weitere zwei Verbindungen zum getrennten Formulieren jedes Anforderungstyps. Dagegen besteht das logische Prioritätssystem (SL) aus einem durch die Festverdrahtung nicht änderbaren Gattersystem. Die Prioritäten sind also ein für allemal festgesetzt, aber es ist möglich, mit einem Zeitsignal, beispielsweise einem Taktsignal (CLK), oder in einer Vorzugsimplementierung, mit einem Signal (TS), dessen Dauer geeignet gewählt ist, die Gatter zu beeinflussen. Das Signal TS kann beispielweise die Anzeigedauer und/oder die Zeilenrücklaufdauer des Schirms eines graphischen Systems repräsentieren. In diesem Fall ist es dem Fachmann klar, daß in der laufenden Zeit die verschiedenen Zugriffsanfragemoduln auf vorteilhafte Weise mit verschiedenen Prioritäten versehen werden können; es steht also dem Fachmann zu, die logischen Gatter entsprechend seiner Wahl des Aufbaus und der Wirkung des Systems anzuordnen. Das Signal TS kann auch repräsentativ sein für das Vertikalrücklaufsignal oder damit kombiniert sein. Diese Zeitdauerbeispiele (TS) sind offensichtlich unbegrenzt.
  • In Fig. 2 ist der Arbitermodul in zwei Teile zerlegt.
  • Ein erster Modul (SL-PRE) empfängt und beurteilt ausschließlich die Anfragen für Zugriff zu einem einzigen Wort, um aus ihnen eine (REQ-S) vorzuwählen, die nach dem zweiten Arbitermodul weitergeleitet wird. Der zweite Modul (SL.EX) empfängt und beurteilt die vorgewählte Anfrage und die Anfrage(n) für Zugriff zu mehreren Wörtern zum Auswählen einer einzigen auszuführenden Anfrage; jeder der beiden Arbitermoduln kann unterschiedslos programmierbar oder festverdrähtet sein, wie oben angegeben.
  • Diese besondere Anordnung ist speziell für ein graphisches System nach Fig. 3 ausgeführt.
  • Das graphische System enthält in gegenseitiger Verbindung mittels eines Datenbusses, eines Steuerbusses und eines Adreßbusses einen Steuermikrocomputer, der aus einem Mikroprozessor (P) mit seinem Programmspeicher (MP) zum Steuern des Systems, einen Schirm zur graphischen Darstellung (CRT), einen dynamischen Arbeitsspeicher (DRAM) zum Speichern der Anzeigeinformationswörter für die Zeilenfenster des Schirms, wobei der DRAM periodisch aufgefrischt wird, und eine graphische Kontrollstufe (CT-GRAPH) mit einer Mikrocomputerschnittstelle (INT), einem graphischen Prozessor (MCLP) und einem Schirmprozessor (DCLP).
  • Der vorgenannte erste Arbitermodul ist hier mit Arbiterbus (BUSAR) bezeichnet; er beurteilt die Anforderungen für Zugriff zu einem einzigen Wort (REQ1, REQ2, REQ3) aus dem Mikrocomputer (P), aus dem graphischen Prozessor (MCLP) und aus dem Schirmprozessor (DCLP), und er trifft die Vorwahl für eine Anforderung (REQ.S).
  • Der vorgenannte zweite Arbitermodul ist hier in der DRAM-Kontrollstufe (CT.DRAM) integriert. Er beurteilt die Anforderung (REQ.S) und die zeitlich geballten Anfragen (RAF) für Zugriff zu mehreren Wörtern sowie die Anfragen zum Auffrischen (REQ-FR) aus dem Schirmprozessor (DCLP), und er wählt eine auszuführende Anfrage (REQ.EX) aus.
  • Die auf diese Weise aufgebaute Anordnung ist besonders geeignet für das Verfahren zum Anzeigen der vom DCLP gesteuerten Bildelemente. Dieses Verfahren umfaßt einerseits das vorbereitende Lesen eines Anweisungsworts (REQ.3), das die erforderlichen Informationen zum Lesen der eigentliche Bildelemente (RAF) enthält. Es ist also wichtig, dem REQ.3 in der Anzeigezeit eine große Priorität zu geben, und dies ist mit der beschriebenen Anordnung unter Einsatz des Schiedsrichterbusses (BUSAR) entsprechend der Beschreibung anhand der Fig. 1 möglich.
  • Das graphische System wird auf diese Weise optimiert. Das Ausführungsbeispiel ist nicht einschränkend und dem Fachmann werden andere Implementierungsmöglichkeiten der Erfindung, die sich dabei ergeben, entsprechend den besonderen Bearbeitungen der Zugriffspriorität bekannt sein.

Claims (6)

1. Bearbeitungssystem für Zugriffsvorrangssteuerung zu einem Speicher, wobei das System wenigstens einen Anfragemodul enthält mit einem Mittel zum Ausgeben von Zugriffsanfragen, und einen Arbitermodul enthält zum Entscheiden zwischen den Zugriffsanfragen und so zum Wählen einer mit Vorrang durchzuführenden Zugriffsanfrage, dadurch gekennzeichnet, daß jeder Anfragemodul mit Mitteln mit zwei Signalverbindungen zum getrennten Ausgeben einerseits der Anfragen für Zugriff zu einem einzigen Wort des Speichers und andererseits der Anfragen für Zugriff zu mehreren aufeinanderfolgenden Wörtern des Speichers versehen ist, und daß der Arbitermodul mit Mitteln zum Empfangen und Beurteilen der Zugriffsanfragen mit den unterschiedenen Prioritäten versehen ist, sogar wenn sie demselben Anfragemodul entstammen, wobei jede Anfrage für Zugriff zu einem einzigen Wort benutzt wird zum Lesen eines (vorbestimmten) Wortes, das die erforderlichen Informationen enthält zum Vorbereiten eines folgenden entsprechenden Datenlesevorgangs, welcher folgende Datenlesevorgang das Ziel einer Anfrage für Zugriff zu mehreren aufeinanderfolgenden Wörtern ist.
2. Bearbeitungssystem nach Anspruch 1, dadurch gekennzeichnet, daß die unterschiedenen Prioritäten programmierbar sind, d.h. änderbar im Betrieb des Systems.
3. Bearbeitungssystem nach Anspruch 1, dadurch gekennzeichnet, daß die unterschiedenen Prioritäten vorprogrammiert oder festverdrahtet sind, d.h. nicht änderbar im Betrieb des Systems.
4. Bearbeitungssystem nach den Ansprüchen1l, 2 oder 3, dadurch gekennzeichnet, daß der Arbitermodul einerseits einen ersten Modul zum Entscheiden über die Anfragen für Zugriff zu einem einzigen Wort und zum Vorwählen einer derartigen Anfrage, und andererseits einen zweiten Modul zum Entscheiden zwischen der vorgewählten Anfrage und den Anfragen für Zugriff zu mehreren Wörtern und so zum Auswählen einer durchzuführenden Zugriffsanfrage enthält.
5. Bearbeitungssystem nach den Ansprüchen 1, 2, 3 oder 4, wobei der Speicher ein DRAM-Speicher ist, der periodisch aufgefrischt werden muß, dadurch gekennzeichnet, daß der Arbitermodul weiter mit Mitteln zum Empfangen und Beurteilen einer Auffrischanfrage versehen ist, wobei diese Anfrage als eine Anfrage für Zugriff zu mehreren Wörtern bewertet wird.
6. Anwendung des Bearbeitungssystems nach Anspruch 5 in einem graphischen System mit einem Anzeigeverfähren zum Ausgeben einerseits von Anfragen für Zugriff zu einem einzigen Wort und andererseits von Anfragen für Zugriff zu mehreren aufeinanderfolgenden Bildelementwörtern.
DE88202954T 1987-12-23 1988-12-19 System für Speicherzugriffsvorrangsteuerung und Anwendung davon. Expired - Fee Related DE3880649T2 (de)

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2056894A1 (de) * 1969-07-31 1971-05-07 Cii
GB1473581A (en) * 1973-05-21 1977-05-18 Siemens Ag Data processing systems
JPS5834836B2 (ja) * 1975-12-29 1983-07-29 株式会社日立製作所 デ−タヒヨウジセイギヨホウシキ
JPS5451427A (en) * 1977-09-30 1979-04-23 Toshiba Corp Memory unit
JPS60246471A (ja) * 1984-05-22 1985-12-06 Yokogawa Hokushin Electric Corp メモリ制御装置
US4788640A (en) * 1986-01-17 1988-11-29 Intel Corporation Priority logic system

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EP0322066A1 (de) 1989-06-28
FR2625341A1 (fr) 1989-06-30
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