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Die vorliegende Erfindung bezieht sich auf ein Rechner-System,
bei dem eine Daten-/Bild-Erfassung erforderlich ist. Eine
Anwendung eines derartigen Systems ergibt sich bei Abbildungssystemen
zur Verwendung in industriellen Überprüfungs- und
Erkennungssystemen.
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Bei Systemen der vorstehend genannten Art werden Daten über eine
Kamera vom Fernsehtyp erfaßt und in einen Speicher überführt, um
zur Durchführung von Messungen, zur Identifikation von Teilen
oder zur Erkennung fehlender Bauteile verarbeitet zu werden. Ein
System dieser Art ist in der UK-B-2 187 004 beschrieben.
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Derartige Abbildungssysterne erfassen Bilder von dem
Fernsehsystem typischerweise in einem Helligkeitsbereich von 256
Pegeln und Auflösungen von 512 Zeilen mit jeweils 512 Pixeln
(Bildelementen). Hierbei ist eine Pixel-Digitalisierungs-Rate
von 15 MByte/s erforderlich. Flash-Analog-/Digital-(A/D)-
Wandler können diesen Durchsatz verarbeiten, doch waren die
bisher verfügbaren Prozessoren nicht in der Lage, Daten mit
dieser Rate anzunehmen. Es wurden zwei Lösungen verwendet,
nämlich Bildrahmenspeicher und direkter Speicherzugriff (DMA).
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Ein Bildrahmenspeicher ist eine Gruppe von
Hochgeschwindigkeitsspeichern, denen die Rechner- und Bildpixel-Adressen im
Multiplexverfahren zugeführt werden. Während der Bilderfassung
sind die Speicheradressen diejenigen jeder Pixelposition, und
die Daten von dem A/D Wandler werden in den Speicher
eingeschrieben. Nach Abschluß dieses Vorganges adressiert der
Rechner den Budrahmenspeicher mit seiner eigenen Rate, entweder
als Teil eines Speicherabbildes oder über einen
Eingangs-/Ausgangs-Anschluß. Ein derartiges Bildrahmenspeicher-Konzept
ist in der Veröffentlichung 'Proceedings of the 9th World
Computer Congress 19A (23. September 1983)', S. 169 bis 172
'Automated Label Inspection', J. Yamamura, Fuji Electric Co.
beschrieben. Hierbei sind komplizierte
Speichersteuereinrichtungen erforderlich. Der direkte Speicherzugriff (DMA)
vereinfacht das Multiplexen durch Stoppen des Prozessors. Die
Pixeladressen werden auf den Adressenbus gelegt und die Daten
werden erfaßt. Der Prozessor startet das Bild dann in seinem
Hauptspeicher neu. Auch hier muß der Prozessor warten, bis
das gesamte Bild eingeführt wurde, bevor er irgendeine
Verarbeitung ausführen kann.
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Ein Ziel der Erfindung besteht darin, ein
Daten-/Bild-Erfassungsverfahren zu schaffen, bei dem die Nachteile der
vorstehend angegebenen Verfahren zu einem Minimum gemacht
oder sogar beseitigt sind.
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Gemäß der Erfindung wird eine Daten-/Bilderfassungsanordnung
für ein Abbildungssystem geschaffen, bei dem ankommende Video-
Daten überprüft werden, um festzustellen, welche Teile des
ankommenden Datenstroms gültige Daten enthalten, wobei eine
Zähleinrichtung unter der Steuerung des ankommenden Datenstroms
Adressen-Offset-Werte bestimmt, die die Zeilenposition für
diese gültigen Daten festlegen, wobei diese Offset-Werte einem
Prozessor zugeführt werden, und wobei die Anordnung dadurch
gekennzeichnet ist, daß der Prozessor Adressen erzeugt, an
denen die gültigen Daten in Speichereinrichtungen zu speichern
sind, daß diese Adressen einer Speicher-Verwaltungseinheit
(MMU) zugeführt werden, die den Speicher steuert, daß die
gültigen Daten über einen Puffer der MMU zugeführt werden,
und daß die MMU die ihr von dem Puffer zugeführten Daten
in Speicherplätze in den Speichereinrichtungen lenkt, die
durch diese Adressen definiert sind, während das Bild, dem
die ankommenden Daten entsprechen, in dem Speicher neu
geschaffen wird.
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Dies nutzt die Verfügbarkeit von
Hochleistungs-32-Bit-Prozessoren und insbesondere von RISC- (Rechner mit eingeschränktem
Befehlsvorrat) Maschinen aus. Der im Handel erhältliche
ARM(Acorn RISC Maschinen-) Chip-Satz ermöglicht Datenübertragungen
zwischen seinen Coprozessor-Modulen und dem Speicher mit
Geschwindigkeiten von mehr als 30 MBytes/s. Daher wird diese
Fähigkeit ausgenutzt, um die direkte Erfassung von Bilddaten
durch den ARM-Chip-Satz zu ermöglichen. Weiterhin wird eine die
derzeit digitalisierte Zeile anzeigende Logik als Adressierungs-
Offset-Wert verwendet, wodurch die Notwendigkeit entfällt, auf
den Beginn eines neuen Bildrahmens zu warten, um ein
vollständiges statisches Bild zu erfassen.
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Ein Vorteil besteht in der geringen Bauteilanzahl, weil kein
Bildrahmenspeicher oder externer schneller Speicher vorhanden
ist. Ein weiterer Vorteil besteht in den wiederholt hohen
Erfassungsgeschwindigkeiten, weil sich kein eine
veränderliche Länge aufweisender Rahmen-Wartevorgang für die Zeile
0 und das Feld 0 ergibt. Weiterhin werden die Bilder in einen
virtuellen Speicher gebracht, weil die Erfassung unter der
Prozessor-/Speicherverwaltungseinheit-Steuerung erfolgt.
Zusätzlich ist eine flexible, ein variables Format
aufweisende Datenerfassung unter Einschluß einer Puffer-Logik (siehe
weiter unten) möglich, wobei die Bildeingänge und
Speichereingänge asynchron sind, was alternative Datenformate und
Digitalisierungsraten ermöglicht, beispielsweise 256 x 256
oder 50/60 Perioden.
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Ein Ausführungsbeispiel der Erfindung wird nunmehr unter
Bezugnahme auf das beigefügte, sehr stark schematisierte
Blockschaltbild beschrieben.
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Die dargestellte Anordnung verwendet einen im Handel
erhältlichen Hybrid-Video-Digitalisierer, der ein Kamerasignal
puffert, die Synchronisierimpulse ableitet, Pixel-Taktimpulse
erzeugt und die Schwingungsform in Pixel abtastet und
digitalisiert. Ein derartiges Bauelement ist bei 1 gezeigt, wobei
die Synchronisationsabtrennschaltung Horizontal- und Vertikal-
Synchronisationssignale an eine Pixel-Erfassungslogik 2 liefert.
Die letztere empfängt weiterhin die Pixel-Zeitsteuersignale von
dem Block 1. Nicht alle Zeilen eines Videosignals führen gültige
Bilddaten, so daß zusätzliche Logikeinrichtungen verwendet
werden, um ein gültiges Fenster zu identifizieren, in dem Daten
auftreten. Signale, die derartige Zeilen anzeigen und weiterhin
gültige Pixel identifizieren, erscheinen jeweils an den
Ausgängen von dem Block 2.
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Der gültige Zeilen anzeigende Ausgang gelangt zu einem
Zeilenwandler 3, von dem aus die Zeilenidentität zu einem Prozessor 4
übertragen wird. Der Ausgang für gültige Pixel wird einem FIFO-
Puffer 5 (Puffer bei dem zuerst eingespeicherte Daten auch
zuerst ausgelesen werden). Dies ermöglicht es zusammen mit einem
Dateneingang von dem Block 1, daß der FIFO 5 lediglich gültige
Daten empfängt.
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Der Prozessor 4 liest den Inhalt des Pixel-Zeilen-Zählers 3,
um zu identifizieren, welche Zeile von Daten sich in dem FIFO
5 befindet, und er verwendet diese Zeilenzahl als Adressen-
Offset-Wert, so daß das Bild korrekt im Speicher 6 neu
geschaffen wird. Somit leitet der Prozessor 4 die Adressen,
die mit Hilfe des gerade erwähnten Adressen-Offset-Wertes
bestimmt wurden, an einen Speicheradressen-Verwaltungsblock 7.
Dieser Block empfängt weiterhin die Daten von dem FIFO 5 und
führt die auf diese Weise erfaßten Daten und Adressen dem
Speicher 6 zu.
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Der verwendete ARM-Prozessor weist eine Pipeline-Verarbeitung
auf, so daß eine Logik erforderlich ist, um die ausgeführten
Befehle zu verfolgen. Hierzu wird der Block 8 verwendet, der
seine Befehle von dem Prozessor 4 empfängt. Der Ausgang des
Blockes 8 wird an den FIFO 5 geliefert. Damit 'sagen' die
Befehle für eine Coprozessor-Datenübertragung dem ARM, daß
er Adressen erzeugen soll, die von der
Speicherverwaltungseinheit 7 interpretiert werden, während die die Befehle des
Prozessors verfolgende Logik 8 den Ausgang des FIFO 5 so
steuert, daß Pixeldaten auf den Datenbus an den Block 7 und
von diesem in den virtuellen Speicher gebracht werden.
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Das auf diese Weise erneut in dem Speicher 6 geschaffene
Bild steht dann in der erforderlichen Weise zur Verarbeitung
und Anzeige zur Verfügung.