DE3832563A1 - Speicheranordnung fuer eine schmalband-bilduebertragungseinrichtung - Google Patents

Description

Die Erfindung geht aus von einer Speicheranordnung nach der Gattung des Hauptanspruchs.

Bei der datenreduzierenden Codierung von Videosigna­ len fallen die zu übertragenden Daten ungleichförmig an. So werden beispielsweise zur Übertragung eines detailreichen Bildausschnitts wesentlich mehr Daten benötigt, als für einen großflächigen Bildaus­ schnitt. Bei der sogenannten Interframe-Codierung ist die Datenmenge, welche je Zeiteinheit anfällt, außerdem vom Vorliegen von Bewegung abhängig.

Zur höchstmöglichen Ausnutzung des Übertragungs­ kanals ist jedoch bei der Übertragung eine Datenrate erforderlich, die der Kanalkapazität entspricht - also konstant ist.

Bei bekannten Schmalband-Bildübertragungseinrich­ tungen ist daher ein Pufferspeicher vorgesehen, mit dessen Hilfe ein ungleichförmiger Datenstrom in einen gleichförmigen Datenstrom umgewandelt wird.

Aufgabe der vorliegenden Erfindung ist es, eine Speicheranordnung vorzuschlagen, welche als Puffer­ speicher für eine Schmalband-Bildübertragungseinrich­ tung geeignet ist.

Die erfindungsgemäße Speicheranordnung mit den kenn­ zeichnenden Merkmalen des Hauptanspruchs hat den Vor­ teil, daß mit relativ geringem technischen Aufwand die Wandlung eines gleichförmigen Datenstroms aus einem ungleichförmigen Datenstrom durchgeführt wird.

Durch die in den Unteransprüchen aufgeführten Maßnah­ men sind vorteilhafte Weiterbildungen und Verbesse­ rungen der im Hauptanspruch angegebenen Erfindung möglich.

Insbesondere werden durch eine Weiterbildung der Erfindung Signale erzeugt, welche den Füllstand des Speichers kennzeichnen und zur Steuerung der vorge­ schalteten Codiereinrichtung im Sinne einer Anpas­ sung des mittleren Datenstroms an den zu übertragen­ den Datenstrom verwendet werden kann.

Ein Ausführungsbeispiel der Erfindung ist in der Zeichnung anhand mehrerer Figuren dargestellt und in der nachfolgenden Beschreibung näher erläutert. Es zeigt:

Fig. 1 ein Blockschaltbild einer Schmalband-Bild­ übertragungseinrichtung,

Fig. 2 ein Blockschaltbild des Ausführungsbeispiels,

Fig. 3 Zeitdiagramme von bei dem Ausführungsbeispiel auftretenden Signalen,

Fig. 4 Einzelheiten einer Schreib/Lese-Logik in der Schaltungsanordnung gemäß Fig. 2,

Fig. 5 Einzelheiten einer Logikschaltung in der Schaltungsanordnung gemäß Fig. 2 und

Fig. 6 Zeitdiagramme weiterer Signale.

Gleiche Teile sind in den Figuren mit gleichen Bezugszeichen versehen.

Die in Fig. 1 dargestellte Schaltungsanordnung stellt eine Sendeeinrichtung für ein Schmalband-Bild­ telefon dar, wobei die Ausgangssignale einer Video­ kamera 1 analog/digital-gewandelt und anschließend unter Anwendung datenreduzierender Verfahren derart codiert werden, daß sie über einen schmalbandigen Kanal 2 zu einem Empfänger übertragen werden können. Die im Zusammenhang mit der Schaltungsanordnung nach Fig. 1 genannten Zahlenangaben beziehen sich auf die sogenannte CIF-Auflösung von 360 × 288 Bildelementen für den Luminanzanteil und von jeweils 180 × 144 Bildelementen für die Chrominanzanteile U, V. Die Kapazität des Übertragungskanals 2 beträgt 64 000 Bit/s.

Zur Reduzierung des Datenstroms tragen im wesentli­ chen die folgenden bekannten Verfahren bei: Redu­ zierung der Bewegungsauflösung (es wird nur jedes dritte Bild übertragen), DPCM (Interframe), diskrete Cosinus-Transformation (DCT), adaptive Quantisierung und Entropie-Codierung. Ferner ist eine Umschaltung auf eine Intraframe-Codierung vorgesehen.

Die Codierung des Luminanzsignals wird im folgenden anhand einzelner Funktionseinheiten erläutert, wäh­ rend die Codierung der Chrominanzsignale U, V nur durch eine Funktionseinheit 3 dargestellt ist, da diese Codierung in ähnlicher Weise wie die Codierung des Luminanzsignals Y erfolgt.

Die Ausgangssignale des Analog/Digital-Umsetzers 4 werden über einen Umschalter 5 bildweise abwechselnd in einen von zwei Bildspeichern 6, 7 eingeschrieben. Durch entsprechende Steuerung eines weiteren Umschal­ ters 8 sowie im einzelnen nicht dargestellte Adres­ sierung beim Auslesen wird jedes dritte Bild aus den Speichern 6, 7 ausgelesen, so daß sich bereits eine Datenreduktion um den Faktor 3 ergibt.

Nach einer Zwischenspeicherung zur Zeitanpassung in einem FIFO-Speicher 9 gelangen die Signale zu einer Subtraktionsschaltung 10, welche Teil einer Prädik­ tionsschleife 11 ist. In einer Schaltung 12 zur dis­ kreten Cosinus-Transformation werden die Ausgangs­ signale der Subtraktionsschaltung - also die Diffe­ renzen zwischen dem jeweils von der Kamera erzeugten Signal und dem Signal eines gespeicherten Bildes - blockweise transformiert. Zu einem Block gehören jeweils n Bildelemente aus n aufeinanderfolgenden Zeilen, die eine Teilfläche des Bildes von n × n Bildelementen darstellen. Meistens werden Blöcke der Größe 8 × 8 Bildelemente vorgeschlagen. Bei der Realisierung der Erfindung haben sich für die Lumi­ nanz Blöcke von 16 × 16 Bildelementen und für die Chrominanz jeweils 8 × 8 Bildelemente große Blocke als günstig herausgestellt.

Da die diskrete Cosinus-Transformation an sich bekannt ist (siehe Ahmed N., Nataragan T. und Rao R.: Discrete Cosine Transform, IEEE Transactions C-23 (1974), Seiten 90 bis 93), sei im folgenden nur kurz erwähnt, daß durch die diskrete Cosinus-Trans­ formation jeweils für einen Block aus n × n Bildele­ menten Koeffizienten ermittelt werden, welche dem Gleichanteil des Signals (also der mittleren Hellig­ keit), der Amplitude einer Grundwelle, deren Periode der doppelten Blocklänge entspricht, und den Amplitu­ den der Oberwellen entsprechen. Je nach Bildinhalt nimmt die Amplitude der Oberwellen mit der Ordnungszahl der jeweiligen Oberwelle mehr oder weni­ ger stark ab, so daß für einen großen Anteil der Blöcke nur der Gleichanteil, die Grundwelle und/oder wenige Oberwellen zu übertragen sind.

Die Ausgangssignale der Schaltung 12 werden einem steuerbaren Quantisierer 13 zugeführt, der in Abhän­ gigkeit von einem zugeführten Steuersignal eine gröbere oder feinere Quantisierung vornehmen kann. Die quantisierten Signale werden dann innerhalb der Prädiktionsschleife 11 einer Schaltung 14 zur inver­ sen diskreten Cosinus-Transformation zugeleitet und über eine Addierschaltung 15 in weitere Bildspeicher 16, 17 eingelesen. Die Bildspeicher 16, 17 stellen einen Prädiktionsspeicher dar. Es werden zwei Bild­ speicher verwendet, um ein Lesen zu ermöglichen, wäh­ rend neue Signale eingeschrieben werden. Dazu werden die Umschalter 18, 19 entsprechend gesteuert. Die aus dem Prädiktionsspeicher 16, 17 ausgelesenen Sig­ nale gelangen zur Subtraktionsschaltung 10 und über einen zur Zeitanpassung dienenden FIFO-Speicher 20 zur Addierschaltung 15.

Um eine genauere Prädiktion auch bei bewegten Bil­ dern zu erhalten, ist ein Bewegungsschätzer 21 vorge­ sehen, der durch Vergleich aufeinanderfolgender Bilder jeweils für einen Block einen Bewegungsvektor erzeugt. Die Bewegungsvektoren werden einer Adres­ sierlogik 22 zugeführt, so daß beim blockweisen Lesen der Signale aus dem Prädiktionsspeicher 16, 17 bereits eine durch Bewegung verursachte Verschiebung des Inhalts des jeweiligen Blocks zwischen dem gespeicherten und dem jeweils aktuellen Bild berück­ sichtigt wird.

Die Ausgangssignale des Quantisierers 13, des Coders 3 für die Chrominanzsignale U, V sowie die Ausgangs­ signale des Bewegungsschätzers 21 werden einem Entro­ pie-Coder 23 zugeführt, bei welchem eingehende Daten entsprechend ihrer Auftrittshäufigkeit in kürzere bzw. längere ausgehende Codewörter umgesetzt werden, welche daraufhin parallel/seriell-umgesetzt werden.

Da die im Coder entstehenden Daten durch Änderungen (wie Bewegungen, neue Details) des Aufnahmegegenstan­ des unregelmäßig auftreten, entsteht ein unregelmä­ ßiger Bitstrom, für dessen Aufnahme ein Pufferspei­ cher 24 vor der Übertragungsstrecke 2 vorgesehen ist, der beispielsweise die Kapazität eines Bildes aufweist. Droht der Pufferspeicher 24 überzulaufen, so wird die dem Puffer zugeführte Datenmenge redu­ ziert, was insbesondere durch eine entsprechende Steuerung des Quantisierers 13 erfolgen kann.

Fig. 2 zeigt als Blockschaltbild ein Ausführungsbei­ spiel eines Pufferspeichers, bei welchem ein Schreib/Lese-Speicher 31 vorgesehen ist, dem bei 32 Daten zugeführt und bei 33 Daten entnommen werden können, während die zugehörigen Adressen an einen Eingang 34 angelegt werden. Die bei 32 vom Entropie- Coder 23 (Fig. 1) zugeführten seriellen Daten treten ungleichförmig auf, während vom Ausgang 33 des Spei­ chers ein gleichförmiger Datenstrom von 64 kBit/s entnehmbar ist. Mit Hilfe eines Multiplexers 35 kann wahlweise eine Schreibadresse von einem Schreibadres­ senzähler 36 oder eine Leseadresse von einem Lese­ adressenzähler 37 zugeführt werden. Sowohl der Multi- Plexer 35 als auch der Speicher 31 selbst und die beiden Adressenzähler 36, 37 werden von einer Schreib/Lese-Logik 38 gesteuert. Der Schreib/Lese- Logik wird über einen Eingang 39 ein Schreibtaktsig­ nal TS und über einen Eingang 40 ein Lesetaktsignal TL zugeführt. Ferner erhält die Schaltungsanordnung nach Fig. 2 über einen weiteren Eingang 54 ein invertiertes Lesetaktsignal TL. Die Schreib/Lese- Logik 38 wird später im Zusammenhang mit den Fig. 3 und 4 näher erläutert.

Die Schreibadressen und die Leseadressen werden außerdem einem Rechenwerk 41 zugeführt, das aus der Differenz der Adressen ein Maß für den Füllstand des Speichers 31 berechnet und am Ausgang 42 abgibt.

Vor einem Speicherzugriff zum Lesen bzw. zum Schrei­ ben wird zunächst die neue Adresse durch Inkrementie­ ren der vorangegangenen Adresse erzeugt und dann auf die somit adressierte Speicherstelle zugegriffen. Unter der Annahme, daß nach einem Start mit leerem Speicher zunächst mehr Daten eingeschrieben als aus­ gelesen werden, sind die Schreibadressen höher als die Leseadressen. Die Lesevorgänge folgen also den Schreibvorgängen. Nach einem Zugriff auf die größt­ mögliche Speicheradresse wird bei weiterem Inkremen­ tieren die Adresse 0 erzeugt, wodurch ein Ringspei­ cher entsteht.

Durch die Differenzbildung aus beiden Adressen kann jedoch im Rechenwerk 41 ein Fehler entstehen, wenn sich beispielsweise die Leseadresse noch im oberen Bereich eines Speicherdurchlaufs befindet, während die Schreibadresse bereits den Sprung von der größ­ ten Adresse zu der 0 vollzogen hat. Zur Differenzbil­ dung wird daher noch je eine weitere höherwertige Binärstelle der Adressenzähler zum Rechenwerk zuge­ führt.

Droht der Schreib/Lese-Speicher 31 überzulaufen, so wird über den Ausgang 42 der bei 32 zugeführte Daten­ strom verringert, beispielsweise durch eine entspre­ chende Steuerung der Kennlinie des Quantisierers 13 (Fig. 1).

Fig. 3 stellt schematisch die zeitlichen Vorgänge beim Schreiben und Lesen bei der Speicheranordnung nach Fig. 2 dar. Es zeigt Zeile a) das bei 39 zuge­ führte Schreibtaktsignal TS während der letzten drei Bittakte eines ersten Codewortes W 1 und während der ersten drei Bittakte eines zweiten Codewortes W 2.

Die dazwischenliegende Pause P hängt von der anfal­ lenden Datenmenge ab und beträgt in einem realisier­ ten Ausführungsbeispiel mindestens 500 ns, ist jedoch durchschnittlich so lang, daß so viele Lese­ zugriffe erfolgen können, wie zur Übertragung der zugeführten Datenwörter erforderlich sind.

Zeile b) zeigt den bei 40 zugeführten Takt TL, des­ sen Phasenlage nicht mit dem Takt TS gekoppelt ist. Bei dem dargestellten Beispiel liegt die positive Flanke des Taktes TL vor der Pause P.

Zeile c) zeigt das Nicht-Lese-Signal, das einen gleichzeitigen Schreib- und Lesezugriff auf den Speicher 31 verhindert.

Zeile d) stellt das Schreib/Lese-Signal dar, welches von der Schreib/Lese-Logik 38 dem Schreib/Lese-Spei­ cher 31 und dem Multiplexer 35 zugeführt wird. Der obere Pegel hat Schreiben zur Folge, während beim unteren Pegel ausgelesen wird.

Zum Zeitpunkt t 1 erfolgt ein Inkrementieren des Schreibadressenzählers 36. Bei t 2 wird die dann am Eingang 32 des Schreib/Lese-Speichers 31 anliegende Stelle des Datenwortes W 1 in den Speicher geschrie­ ben. Bei t 3 wird der Leseadressenzähler 37 inkremen­ tiert, worauf bei t 4 der Lesevorgang durchgeführt wird. Mit der positiven Flanke bei t 5 wird das aus­ gelesene Signal, das nur für die Dauer von etwa 200 ns am Ausgang 33 ansteht, in das Datenregister 44 (Fig. 2) zur Zwischenspeicherung bis zum folgen­ den Lesezugriff übernommen.

Die Schreib/Lese-Logik 38 kann in vorteilhafter Weise mit Hilfe von programmierbaren Logikbausteinen (beispielsweise PALs) realisiert werden. Ein Bei­ spiel dafür ist in Fig. 4 dargestellt. Jeweils eine Schreiblogik 60 und eine Leselogik 61 werden von einem entsprechend programmierbaren Logikbaustein ge­ bildet. Der Schreiblogik 60 werden bei 39 das Schreibtaktsignal TS und bei 68 die Länge des je­ weils abzuspeichernden Codeworts zugeführt. An den Ausgängen 64, 65 wird eine entsprechende Anzahl von Taktimpulsen erzeugt, die das Inkrementieren des Schreibadressenzählers 36 und eine entsprechende An­ zahl von Schreibzyklen des Schreib/Lese-Speichers 31 bewirken. Ferner wird von der Schreiblogik 60 über einen Ausgang 62 der Leselogik 61 ein Nicht-Lese-Si­ gnal zugeführt, das erst am Ende des Schreibvorgangs inaktiv wird und somit den Lesevorgang ermöglicht. Die Pause zwischen zwei Schreibvorgängen beträgt min­ destens 500 ns.

Durch eine entsprechende Programmierung der Leselo­ gik 61 wird ein Lesevorgang ausgeführt, wenn die fol­ genden drei Bedingungen erfüllt sind: 1. Ein Lesezu­ griff soll nach einem Low-High-Wechsel des Lesetakt­ signals TL so schnell wie möglich ausgeführt werden. 2. Der Lesevorgang verzögert sich um die Dauer, um die das Nicht-Lese-Signal durch den letzten Schreib­ vorgang fortgesetzt ist. Dieses kann maximal 1,7 µs (entsprechend der Maximallänge von 17 Bit für ein Codewort) dauern. 3. Bei aktivem Wartesignal W wird kein Lesevorgang durchgeführt, sondern ein Codewort ausgegeben, das im Zusammenhang mit den Fig. 5 und 6 noch genauer beschrieben wird.

Bei Ablauf eines Lesevorgangs wird zunächst der Lese­ adressenzähler 37 (Fig. 2) mit dem am Ausgang 63 an­ stehenden Signal inkrementiert. Das Signal am Aus­ gang 66 schaltet den Multiplexer 35 (Fig. 2) um und veranlaßt die Übernahme des gelesenen Datenwortes in das Register 44.

Dadurch, daß Lesezugriffe auf den Speicher nur in den Pausen zwischen den Schreibzugriffen erfolgen können, sind die Ausgangssignale mit geringen zeit­ lichen Schwankungen (Jitter) behaftet. Diese werden durch die zweifache Übernahme mit dem Signal TL in der Logikschaltung 50 und durch das Signal TL im Register 45 ausgeglichen.

Über einen weiteren Ausgang 43 des Rechenwerks 41 wird ein Signal EF ausgegeben, wenn der Füllstand des Speichers 0 ist. Dieses Signal EF gelangt über ein Register 51, das mit dem Takt TL getaktet wird, an einen Eingang 48 einer Logikschaltung 50, die in Fig. 5 näher dargestellt ist. Mit dem Signal EF wird innerhalb der Logikschaltung 50 eine Ablaufsteuerung 52 gestartet, die ein Wartesignal W über einen Aus­ gang 49 der Schreib/Lese-Logik 38 (Fig. 2) zuführt. Ferner wird von der Ablaufsteuerung 52 ein Multiple­ xer 53 umgeschaltet, so daß nicht mehr die Daten aus dem Schreib/Lese-Speicher 31, sondern ein spezielles Code-Wort, das den Leerzustand des Speichers an­ zeigt, von der Ablaufsteuerung 52 dem Ausgang 47 zu­ geführt wird. Aus diesem Code-Wort erkennt der Emp­ fänger, daß der Schreib/Lese-Speicher 31 leer ist. Mit dem Ende des Code-Wortes erfolgt das Rücksetzen des Wartesignals W (Ausgang 49) und das erneute Um­ schalten des Multiplexers 53. Die Logikschaltung 50 wird ferner mit dem Takt TL (64 kHz) getaktet.

Fig. 6 stellt den zeitlichen Ablauf im Zusammenhang mit einem Code-Wort dar, welches bei leerem Schreib/ Lese-Speicher 31 gesendet wird. Dabei zeigt Zeile a) das Signal TL, und Zeile b) das Signal TL, beide mit einer Frequenz von 64 KHz. Zeile c) enthält das letz­ te Datenwort W 1, das von der Logikschaltung 50 (Fig. 2) übernommen wurde und W 2, das auf den Leerzustand des Schreib/Lese-Speicher 31 folgende Datenwort. Zeile d) stellt das Signal EF dar, welches vom Re­ chenwerk 41 bei leerem Speicher abgegeben wird. Das in Zeile e) dargestellte Wartesignal W wird vom Aus­ gang 49 der Logikschaltung (Fig. 5) der Schreib/Lese- Logik 38 zugeführt. Ferner wird während dieses Sig­ nals der Multiplexer 53 auf den unteren Eingang ge­ schaltet, so daß das in Zeile f) dargestellte Code­ wort mit einer Länge von beispielsweise 3 Bit weiter­ geleitet wird, so daß einem Empfänger der Leerzu­ stand des Speichers angezeigt und gleichzeitig für einen kontinuierlichen Signalfluß zum Empfänger ge­ sorgt wird.

Das dargestellte Ausführungsbeispiel ist zwar für eine Schmalband-Übertragungseinrichtung mit einer Auslesefrequenz von 64 kHz vorgesehen, doch kann der Auslesetakt bis 256 kHz erhöht werden. Die Ober­ grenze ergibt sich dadurch, daß die High-Phase des Auslesetakts größer als die maximale Verzögerung eines Schreibvorgangs (< 1,7 µs) und der Auswerte­ dauer durch die Schreib/Lese-Logik sein muß.

Claims (8)

1. Speicheranordnung für eine Schmalband- Bildübertragungseinrichtung, wobei ein durch daten­ reduzierende Codierung von Videosignalen entstehen­ der ungleichförmiger Datenstrom mit hoher Bitfre­ quenz und Pausen zwischen einzelnen Datenwörtern in einen gleichförmigen Datenstrom mit niedriger Bitfre­ quenz umgewandelt wird, dadurch gekennzeichnet, daß ein Schreib/Lese-Speicher (RAM) (31) vorgesehen ist, dem der ungleichförmige Datenstrom, Schreib­ adressen, Leseadressen und ein Schreib/Lese-Signal zuführbar sind, daß die Schreibadressen und die Leseadressen von je einem Adressenzähler (36, 37) erzeugt werden, daß die Adressenzähler (36, 37) von je einem mit dem ungleichförmigen und mit dem gleichförmigen Daten­ strom synchronen Taktsignal inkrementiert werden und daß das Schreib/Lese-Signal innerhalb der Pausen des ungleichförmigen Datenstroms auf den für Lesen vorge­ sehenen Pegel gesetzt wird.

2. Speicheranordnung nach Anspruch 1, dadurch gekennzeichnet, daß für die aus dem Schreib/Lese-Speicher (31) gele­ senen Signale ein Register (44) vorgesehen ist, das vom Schreib/Lese-Signal getaktet wird.

3. Speicheranordnung nach Anspruch 2, dadurch gekennzeichnet, daß an den Ausgang des Registers (44) ein weiteres Register (45) angeschlossen ist, das mit dem Lese­ taktsignal getaktet wird.

4. Speicheranordnung nach Anspruch 1, dadurch gekennzeichnet, daß bei Auftreten eines Impulses des Schreibtaktsi­ gnals bzw. des Lesetaktsignals zunächst der Schreib­ adressenzähler (36) bzw. der Leseadressenzähler (37) inkrementiert wird und daß danach ein Schreib- bzw. Lesezugriff auf den Schreib/Lese-Speicher (31) vorgenommen wird.

5. Speicheranordnung nach Anspruch 1, dadurch gekennzeichnet, daß ein Rechenwerk (41) zur Subtraktion der Lese­ adressen von Schreibadressen vorgesehen ist und daß das Ergebnis an einem Ausgang (42) des Rechen­ werkes als Maß für den Füllungsgrad entnehmbar ist.

6. Speicheranordnung nach Anspruch 5, dadurch gekennzeichnet, daß dem Rechenwerk (41) je eine weitere höherwertige Stelle, die über den Adressenbereich des Schreib/ Lese-Speichers (31) hinausgeht, von den Adressenzäh­ lern (36, 37) zuführbar ist.

7. Speicheranordnung nach Anspruch 5, dadurch gekennzeichnet, daß dem Rechenwerk (41) ein Signal (EF) entnehmbar ist, das einen leeren Schreib/Lese-Speicher kenn­ zeichnet, und daß in Abhängigkeit von dem Signal (EF) eine Inkre­ mentierung des Leseadressenzählers (37) und ein Aus­ lesen aus dem Schreib/Lese-Speicher (31) unterbunden wird.

8. Speicheranordnung nach Anspruch 7, dadurch gekennzeichnet, daß in Abhängigkeit vom Signal (EF) Ersatz-Codewör­ ter in die aus dem Schreib/Lese-Speicher ausgelese­ nen Daten eingefügt werden.