DE3822355A1

DE3822355A1 - Dpcm-coder fuer hohe datenraten

Info

Publication number: DE3822355A1
Application number: DE19883822355
Authority: DE
Inventors: Fred Dipl Ing Matthiesen; Andreas Dipl Ing Ronecker
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1988-07-01
Filing date: 1988-07-01
Publication date: 1990-01-04

Description

Die Erfindung betrifft einen digitalen DPCM-Coder für hohe Datenraten mit einer Subtraktionseinrichtung, der Abtastwerte zugeführt werden, mit einem nachgeschalteten Quantisierer dessen Ausgangswerte einem ersten Eingang eines Addierers zugeführt werden, der Teil einer einen Prädiktor enthaltenden inneren Rechenschleife zu Ermittlung eines Schätzwertes ist, der in der Subtraktionseinrichtung vom jeweiligen Abtastwert subtrahiert wird und auf einen zweiten Eingang des Addierers rückgeführt ist.

Bei der digitalen Übertragung oder Speicherung von Signalwerten wird häufig das Differenz-Pulscodemodulations-Verfahren (DPCM) angewendet. Das zu übertragende oder zu speichernde Signal wird zunächst in ein elektrisches Signal umgewandelt, abgetastet und anschließend digitalisiert. An Stelle eines so gewonnenen digitalisierten Abtastwertes wird bei diesem Verfahren jeweils nur die Differenz des aktuellen Abtastwertes zu einem aus vorhergehenden Abtastwerten berechneten Schätzwert übertragen. Ziel des Verfahrens ist es, weniger Daten übertragen bzw. speichern zu müssen.

In Fig. 1 ist ein bekannter DPCM-Coder dargestellt, der einen DPCM-Wert, auch als Schätzwertfehler bezeichnet, in vier Rechenschritten ermittelt, die innerhalb eines zeitlichen Abstandes zweier aufeinander folgender Abtastwerte durchgeführt werden müssen. Zur Erhöhung der Verarbeitungsgeschwindigkeit sind zahlreiche Varianten von DPCM-Codern bekannt. In der deutschen Offenlegungsschrift 32 32 558 ist ein DPCM-Coder beschrieben, bei dem bereits mit einem Prädiktionsfaktor A multiplizierte Schätzwertfehler am Ausgang des Quantisierers abgegeben werden.

Hierdurch entfällt die Rechenzeit für eine Multiplikation mit dem Prädiktionsfaktor.

In der deutschen Offenlegungsschrift 35 33 868 sind mehrere DPCM-Coder dargestellt, die mehrere parallel arbeitende Rechenschleifen aufweisen. Auch hierdurch wird die Verarbeitungsgeschwindigkeit beträchtlich erhöht.

Unabhängig vom Aufbau des DPCM-Coders hat der Quantisierer stets die Aufgabe, die Differenz zwischen Abtastwert und Schätzwert, im allgemeinen als Schätzwertfehler bezeichnet, zu quantisieren, d. h. in beispielsweise jeweils vier oder acht positive und negative Werte umzusetzen, die als quantisierter Schätzwertfehler bezeichnet werden.

Je nach Komplexität des DPCM-Coders kann der Quantisierer eine umfangreiche Schaltung darstellen, wenn er steuerbar ausgeführt ist und mehrere Quantisierungskennlinien realisiert werden kann der Quantisierer beispielsweise als Logic-Array oder als Speicherbaustein.

Aus der deutschen Offenlegungsschrift 33 06 334 ist die Verwendung eines Quantisierers bekannt, dem die Schätzwertfehler ohne Vorzeichen zugeführt werden und bei dem weitere Maßnahmen getroffen sind, um den Schaltungsaufwand zu erniedrigen; bei einem als Speicher ausgebildeten Quantisierer heißt dies, den Adressenumfang zu reduzieren. Eine dieser Maßnahmen ist das Vorschalten eines Begrenzers, eine andere das Fortlassen des oder der niederwertigsten Bits des Eingangssignals.

Da üblicherweise innerhalb der Rechenschleife für negative Werte die 2-Komplement-Codierung verwendet wird, muß eine entsprechende Umsetzung der Daten vor der Verarbeitung im Quantisierer und ebenfalls der vom Quantisierer abgegebenen Daten erfolgen. Für die Umsetzung wird jedoch wieder eine nicht unbeträchtliche Laufzeit benötigt.

Aufgabe der Erfindung ist es, einen DPCM-Coder für hohe Ver arbeitungsgeschwindigkeiten mit einem Quantisierer mit symmetrischer Kennlinie anzugeben.

Diese Aufgabe wird durch die im Patentanspruch 1 angegebenen Merkmale gelöst.

Bei einer üblich ausgeführten DPCM-Schleife ist lediglich ein weiterer Subtrahierer und ein vom Vorzeichenbit gesteuerter elektronischer Umschalter notwendig, der dem Quantisierer vorgeschaltet ist. Dem Quantisierereingang wird stets nur der Betrag des Eingangswertes zugeführt und er gibt auch nur den Betrag wieder ab. Zu diesem wird das Vorzeichenbit wieder hinzugefügt. Das Zweierkomplement wird durch Invertierung der vom Quantisierer abgegebenen Daten und die Addition einer binären 1 beim niederwertigsten Bit errechnet.

Vorteilhafte Ausbildungen der Erfindung sind in den Unteransprüchen angegeben. Die Erfindung wird anhand eines Ausführungsbeispiels näher erläutert.

Es zeigt

Fig. 1 einen bekannten DPCM-Coder,

Fig. 2 einen erfindungsgemäßen DPCM-Coder,

Fig. 3 eine Variante hiervon und

Fig. 5 einen Codierer zur Umsetzung der Schätzwertfehler.

Der in Fig. 1 dargestellte DPCM-Coder enthält einen Subtrahierer 2, dessen Eingang den Eingang 1 der Schaltungsanordnung darstellt. Der Ausgang des Substrahierers ist dem Eingang eines Quantisierers 66 verbunden, dessen Ausgang den Schaltungsausgang 12 bildet. An diesen ist ein Addierer 9 angeschaltet, dessen Ausgang über einen Prädiktor 10 auf den Subtraktionseingang des Subtrahierers 2 und auf den zweiten Eingang des Addierers 9 rückgekoppelt ist. Die Arbeitsweise des DPCM-Coders besteht darin, aus den vorhergehenden Abtastwerten einen Schätzwert zu errechnen. Dieser wird vom zugehörigen Abtastwert s subtrahiert und die errechnete Differenz, der Schätzwertfehler Δ s, dem Eingang des Quantisierers 66 zugeführt, der an seinem Ausgang den quantisierten Schätzwertfehler Δ s _q abgibt.

Der in Fig. 2 dargestellte erfindungsgemäße DPCM-Coder enthält einen weiteren Subtrahierer 3, dessen erstem Eingang 3₁ der Schätzwert und dessen Subtraktionseingang 3₂ jeweils ein Abtastwert s zugeführt ist. Der weiterhin verwendete Subtrahierer 2 ist in der üblichen Weise eingeschaltet. Die Ausgänge der Subtrahierer 2 und 3 - ohne das Vorzeichenbit - sind wahlweise über einen elektronischen Umschalter 4 an den Eingang des Quantisierers 6 anschaltbar. Dessen Ausgang ist einmal direkt und einmal über Inverter 5, von denen schaltungsmäßig nur einer dargestellt ist, auf einen weiteren elektronischen Umschalter 7 geführt. Dem Ausgang des Umschalters wird das Vorzeichenbit vom Ausgang des ersten Subtrahierers 2 wieder zugeordnet und somit der Zwischenwert Δ s _q*, der für positive Werte dem quantisierten Schätzwertfehler Δ s _q gleich ist, an den ersten Eingang 9₁ des Addierers 9 geführt. Dem Carry-Eingang 9₃ des Addierers 9 wird ebenfalls das Vorzeichenbit zugeführt. Der Ausgang 9₄ des Addierers ist wiederum mit dem Prädiktor 10 verbunden. Außerdem ist ein zweiter Addierer 8 vorgesehen, dem ebenfalls der Zwischenwert Δ s _q* zugeführt wird. Dem Carry Eingang 8₃ ist das Vorzeichenbit VZB zugeführt. Der zweite Eingang 82 ist an die logische Null gelegt.

Im ersten Subtrahierer 2 wird die Differenz s- gebildet im dritten Subtrahierer 3 die Differenz -s. Ist die erste Differenz positiv, d. h. das Vorzeichenbit ist Null, so werden die übrigen Bits bis auf das Vorzeichenbit der ersten Differenz - wodurch sich die Wortbreite von n+1 auf n verringert - dem Eingang des Quantisierers 6 zugeführt. Ist dagegen die erste Differenz negativ, so wird der elektronische Umschalter, vom Vorzeichenbit der ersten Differenz gesteuert, die zweite positive Differenz ohne das Vorzeichenbit an den Eingang des Quantisierers 6 durchschalten. Folglich wird immer nur der Betrag der Differenzen ohne Vorzeichen dem Quantisierer zugeführt. Hierdurch verringert sich der Schaltungsaufwand für den Quantisierer praktisch um die Hälfte. Am Ausgang des Quantisierers werden auch wieder nur die Beträge | Δ s _q | abgegeben. Die Inverter 5 sorgen für ein Invertieren dieser Bits. Über den zweiten elektronischen Schalter 7 wird jeweils der abgegebene Wert direkt oder invertiert weiterverarbeitet. Gesteuert wird der elektronische Schalter 7 ebenfalls vom Vorzeichen Bit der ersten Differenz. Ist diese positiv, werden auch die vom Quantisierer abgegebenen Werte direkt übernommen. Zu diesen wird wieder das Vorzeichenbit VZB hinzugefügt. Der sich so ergebende Zwischenwert ist mit s _q* bezeichnet. Dieser wird dem ersten Eingang 9₁ des Addierers 9 zugeführt, wo er zum letzten Schätzwert addiert wird. War die erste Differenz positiv, dann entspricht dem Vorzeichenbit eine logische Null und die Summe wird unverändert. War jedoch die erste Differenz negativ, so entspricht dem Vorzeichenbit die logische 1 und diese wird zu der Summe addiert, indem das Vorzeichenbit auf den Carry-Einang 9₃ geschaltet ist. Durch das Invertieren und die Addition einer logischen 1 wurde somit wieder das Zweierkomplement gebildet und die Addition eines negativen Wertes durch die Addition des Zweierkomplements ausgeführt.

Selbstverständlich kann die Steuerung prinzipiell auch vom Vorzeichen Bit der zweiten Differenz -s erfolgen. Anstelle der Inverter kann natürlich auch vom Ausgang des Quantisierers 6 oder von Kippstufen eines nachgeschalteten Registers bereits der invertierte quantisierte Schätzwertfehler Δ s _q abgegeben werden.

In derselben Weise werden auch die am Ausgang 12 des DPCM-Coders abgegebenen Schätzwertfehler Δ s _q errechnet. Zu dem Zwischenwert Δ s _q* wird bei negativen Werten eine logische 1 addiert. Dieser Addierer 8 ist nur dann notwendig, wenn am Ausgang 12 die 2-Komplement-Darstellung abgegeben werden soll. Eine Vorzeichen-Betrags-Darstellung steht am Quantisiererausgang 6₂ in Verbindung mit dem Vorzeichenbit VZB zur Verfügung.

Für den Fall, daß der Quantisierer ein Register enthält, ist auch das Vorzeichenbit entsprechend verzögert den Addierern 8 und 9 zuzuführen.

In Fig. 3 ist eine Variante der Schaltungsanordnung dargestellt. Die Funktion der Umsetzeinrichtung 5, 7 übernimmt ein umschaltbarer Addierer/Subtrahierer 99, beispielsweise der Baustein SM54S181 der Firma Texas Instruments. Dem ersten Eingang 99 werden die Ausgangsdaten | Δ s _q | des Quantisierers - ergänzt um eine logische Null (allgemein als positives Vorzeichen verwendet) - zugeführt. Die Funktion dieses Eingangs wird vom Vorzeichen mit VZB über den Steuereingang 99 _s umgeschaltet. Ist das Vorzeichenbit positiv, so wird addiert; ist es dagegen negativ, so wird subtrahiert.

In Fig. 4 ist der Ersatz eines Substrahierers, beispielsweise des Subtrahierers 2, durch einen Addierer 21 dargestellt. Bekanntlich kann eine Subtraktion durchgeführt werden indem das Zweierkomplement der zu subtrahierenden Zahl addiert wird. Hierzu werden sämtliche Bits des eine Zahl darstellenden Datenwortes invertiert und eine binäre 1 an der niederwertigsten Stelle, beispielsweise über den Carry-Eingang 21₃ hinzuaddiert. Da häufig die Daten an Kippstufenausgängen bereits in invertierter Form vorliegen, werden die Inverter häufig nicht benötigt.

Ein Codierer, der die quantisierten Schätzwertfehler Δ s _q in codierte Schätzwerte Δ s _c geringerer Wort-Breite umsetzt, kann in bisher üblicher Weise an den Ausgang 12 angeschaltet werden; er kann jedoch ebenso, wie in Fig. 5 dargestellt, an den Ausgang 6₂ des Quantisierers 6 angeschaltet werden, wobei ihm außerdem das Vorzeichen Bit VZB zugeführt wird. Hierdurch wird der Schaltungsaufwand im selben Maß für den Codierer reduziert.

Claims

1. DPCM-Coder mit einem ersten Subtrahierer (2), dessen erstem Eingang (2₁) jeweils ein digitalisierter Abtastwert (s) zugeführt wird und dessen Subtraktionseingang (2₂) zur Ermittlung des Schätzwertfehlers ( Δ s) jeweils ein Schätzwert () zugeführt wird, mit einem Quantisierer (6), dem die Schätzwertfehler ( Δ s) vom Ausgang des ersten Subtrahierers (2) zugeführt werden, mit einer internen Rechenschleife (9, 10), die mindestens einen Addierer (9), dem die Ausgangswerte des Quantisierers (6) zugeführt werden, und einen Prädiktor (10) zur Berechnung der Schätzwerte () aufweist, die auch auf einen zweiten Eingang (9₂) des Addierers (9) rückgeführt werden, dadurch gekennzeichnet,
daß ein zweiter Subtrahierer (3) vorgesehen ist, dessen erstem Eingang (3₁) die Schätzwerte () zugeführt werden und dessen Subtraktionseingang (3₂) die Schätzwerte () zugeführt werden,
daß ein erster Umschalter (4) vorgesehen ist, über den jeweils einer der Ausgänge der Subtrahierer (2, 3) an den Quantisierer (6), vom Vorzeichenbit (VZB) einer Differenz (s-) gesteuert, durchgeschaltet wird,
daß vom Quantisierer (6) als Ausgangsdaten quantisierte Beträge von Schätzwertfehlern | Δ s _q | abgegeben werden und
daß eine Umsetzeinrichtung (5, 7) zwischen dem Ausgang des Quantisierers (6) und dem ersten Eingang (9₁) des Addierers (9) eingeschaltet ist, die die Ausgangsdaten | Δ s _q | des Quantisierers um das Vorzeichenbit (VZB) ergänzt und in den 2-Komplement-Code umsetzt.

2. DPCM-Coder nach Anspruch 1, dadurch gekennzeichnet,
daß die Umsetzeinrichtung (5, 7) Inverter (5) zur Invertierung der Ausgangsdaten | Δ s _q | enthält oder
daß ein zweiter Umschalter (7) vorgesehen ist, der vom Vorzeichenbit (VZB) gesteuert wird,
daß die durchgeschalteten Ausgangsdaten | Δ s _q | oder ergänzt um das Vorzeichenbit (VZB) dem ersten Eingang (9₁) des Addierers (9) über den zweiten Umschalter (7) zugeführt werden und
daß das Vorzeichenbit (VZB) als niederwertigste binäre Zahl (1) einem Carry-Eingang (9₃) des Addierers (9) zugeführt wird, so daß sich eine 2-Komplement-Codierung ergibt.

3. DPCM-Coder nach Anspruch 2, dadurch gekennzeichnet, daß der Quantisierer (6) als Ausgangsdaten die Beträge quantisierter Schätzwertfehler | Δ s _q | und/oder hierzu invertierte Ausgangsdaten | Δ s _q | abgibt.

4. DPCM-Coder nach Anspruch 1, dadurch gekennzeichnet, daß anstelle des Addierers (9) ein umschaltbarer Addierer/Subtrahierer (99) vorgesehen ist, dem die Ausgangsdaten | Δ s _q | des Quantisierers zugeführt werden und dessen Funktion vom Vorzeichenbit (VZB) gesteuert wird.

5. DPCM-Coder nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß anstelle der Subtrahierer (2, 3) Addierer vorgesehen sind, denen die zu subtrahierenden Werte als Zweierkomplement zugeführt werden.

6. DPCM-Coder nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß an den Ausgang des Quantisierers (6) ein Codierer (13) angeschaltet ist, dem nur die Beträge der Ausgangsdaten (| Δ s _q |) des Quantisierers und das Vorzeichenbit (VZB) zugeführt sind.