DE3821104A1 - Topografie einer gedruckten schaltungsplatine fuer eine intelligente hochgeschwindigkeitsindustriesteuerung - Google Patents

Description

Die vorliegende Erfindung betrifft eine optimierte Topo­ grafie für ein intelligentes Industrie-I/O(Eingangs/ Ausgangs)-Steuersystem, das in dem Raum oder Bereich eines einzigen Schlitzes einer rückseitigen VME-Bus- Ebene untergebracht werden kann und das dazu geeignet ist, I/O-Geschwindigkeiten (Eingabe/Ausgabe-Geschwindig­ keiten) zu erzielen, die erheblich über denjenigen liegen, die mittels des VME-Bus für eine große Anzahl von I/O-Kanälen bei Verwenden einer doppelten Europa­ karten-Platinenstruktur erzielbar sind.

Komplizierte Computergeräte, wie beispielsweise Hoch­ leistungsmikroprozessoren des Types Motorola 68 000, eine Vielzahl von elektrisch programmierbaren Festwertspei­ chern (EPROM), statischen Hochgeschwindigkeitsspeichern mit wahlfreiem Zugriff (SRAM), dynamischen RAMs (DRAM), Interrupt-Handhabungsschaltungen, Interrupt-Erzeugungs­ schaltungen, sowie eine Vielzahl von Kanälen mit digi­ taler und/oder analoger I/O-Eignung werden gelegentlich als "intelligente I/O-Industriesteuerungen" bezeichnet, die im weiteren Text aus Gründen der Einfachheit als "industrielle I/O-Steuerungen" bezeichnet werden. Diese industriellen I/O-Steuerungen werden als mehrschichtige gedruckte Schaltungsplatinen von verschiedenen Konzernen hergestellt und vertrieben. Die Anwender kaufen die industriellen I/O-Steuerungen und stecken diese in Platinenrahmen für gedruckte Schaltungen, die an einer rückseitigen Ebene mit einem darauf angeordneten Standardbus befestigt sind, wie beispielsweise dem all­ gemein bekannten VME-Bus. Kompliziertere industrielle I/O-Steuerungen dieses Types haben zwei oder mehr ge­ druckte Schaltungsplatinen, die in die rückseitige VMW-Bus-Ebene eingesteckt werden. Eine große Anzahl der Kunden, die eine industrielle I/O-Steuerung kaufen wür­ de, sieht sich mit den Anforderungen konfrontiert, die sich aus den festen räumlichen Vorgaben ergeben. Dies bedeutet, daß der elektronische Teil ihrer Produkte in einen vorbestimmten, kleinen Platz passen muß.

Beim gegenwärtigen Entwicklungsstand ist es unmöglich, ein System, das so kompliziert ist, wie eine intelli­ gente industrielle I/O-Steuerung, auf einer einzigen gedruckten Schaltungsplatine, wie beispielsweise der Doppel-Europakarte mit ungefähr 22,5 ×15 cm Abmessun­ gen, unterzubringen, da es unmöglich ist, sämtliche für eine bekannte industrielle I/O-Steuerung benötigten integrierten Schaltungsfunktionen auf einer einzigen gedruckten Schaltungsplatine dieser vorgegebenen Größe unterzubringen. Selbst bei Einsatz der jüngsten Viel­ schicht-Schaltungsplatinentechnologie und der erst kürzlich verfügbar gewordenen LSIC-Komponenten (hoch­ integrierte Schaltkreiskomponenten) benötigen die momen­ tan verfügbaren industriellen I/O-Steuerungen zumindest einen Raum oder Bereich von zwei "Schlitzen" auf der rückseitigen Bus-Ebene. Ein Raum mit der Abmessung eines Schlitzes bei einem VME-Bus hat eine Dicke von ungefähr 2 cm.

Fig. 5A zeigt eine typische Anordnung für eine industri­ elle I/O-Steuerung. Das Bezugszeichen 11 bezeichnet einen sogenannte VME-Bus. Das Bezugszeichen 71 bezeich­ net eine gedruckte Schaltungsplatine mit einer CPU oder einem Mikroprozessor, wie beispielsweise einem Motorola 68 000-Mikroprozessor und enthält ebenfalls eine Vielzahl von Schaltungen, wie beispielsweise DRAMs, SRAMs und EPROMs. Eine bidirektionaler Bus 72 verbindet die CPU-Platine 71 mit dem VME-Bus 11. Die industrielle I/O-Steuerung hat eine zweite Platine 73, die eine um­ fangreiche I/O-Schaltung enthält, wie beispielsweise Multiplexer, Abtast- und Halte-Schaltungen, Analog- Digital-Wandler, Digital-Analog-Wandler, Digitaltreiber, Digitalempfänger, Haltegatter, Eingangspuffer, Ausgangs­ puffer und logische Steuerschaltungen. Die I/O-Platine 73 ist mittels des bidirektionalen Bus′s 74 mit dem VME-Bus 11 verbunden. Eine Mehrzahl von Eingangskanälen 76 und eine Mehrzahl von Ausgangskanälen 75, die analoge und/oder digitale Kanäle sein können, sind mit der I/O- Platine 73 verbunden. Ein Nachteil dieses in Fig. 5A gezeigten Systemes besteht darin, daß es zwei Schlitze oder Steckplätze auf der rückseitigen VME-Bus-Ebene 11 benötigt. Ein weiteres Problem besteht in der Kommuni­ kation zwischen der CPU-Platine 71 und der I/O-Platine 73, die über den VME-Bus 11 stattfinden muß. Der VME-Bus 11 ermöglicht keine Datenübertragungsraten oberhalb von 20 Megabytes pro Sekunde. Ferner ist immer dann, wenn eine Information zwischen der CPU-Platine 71 und der I/O-Platine 73 ausgetauscht werden muß, der VME-Bus 11 außer Zugriff für andere Platinen in dem System, was in einem erheblichen Maße die gesamte Betriebsgeschwindig­ keit des Systemes herabsetzt.

Eine weitere Möglichkeit zur Lösung dieses Problemes ist in Fig. 5B dargestellt, in der der örtliche Bus 77 die CPU-Platine 71 und die I/O-Platine 73 verbindet, was erheblich höhere Datenaustauschraten zwischen der CPU- Platine 71 und der I/O-Platine 73 ermöglicht. Diese Technik ermöglicht es, daß der VME-Bus 11 für den Rest des Systems während eines Datenaustausches zwischen der CPU-Platine 71 und der I/O-Platine 73 verfügbar ist und ermöglicht somit einen Datenaustausch zwischen der CPU- Platine 71 und der I/O-Platine 73 mit erheblich höheren Geschwindigkeiten, als dies bei dem System gemäß Fig. 5A der Fall ist. Unglücklicherweise ist jedoch die körper­ liche Größe der I/O-Platine 73 derart, daß sie einen Steckplatz oder den Platz eines Schlitzes auf der rück­ seitigen VME-Ebene 111 einnimmt, obwohl sie nicht tat­ sächlich in den VME-Bus eingesteckt ist, da die Schlitze auf der rückseitigen VME-Ebene 11 so dicht aneinander­ liegen, daß die I/O-Platine 73 den VME-Bus-Steckverbin­ der neben demjenigen blockiert, in den eine CPU-Platine 71 eingesteckt ist, so daß keine weitere Platine in diesen Schlitz eingesteckt werden kann.

Fig. 5C zeigt eine Lösung, die ähnlich ideal wäre, bei der sämtliche Funktionen eines industriellen Steuer­ systems einschließlich der CPU-Schaltung 71 A und der gesamten I/O-Schaltung 73 A auf einer einzigen Platine 71 A enthalten sind, die lediglich einen Steckplatz oder den Raum eines einzigen Schlitzes an dem VME-Bus benö­ tigt. Jedoch ist es bis zum gegenwärtigen Zeitpunkt un­ möglich, das in Fig. 5C gezeigte System auf einer ein­ zigen gedruckten Schaltungsplatine mit einem Doppel- Europakartenformat unterzubringen, wenn dieses System die beschriebenen Fähigkeiten haben soll.

Fachleuten ist klar, daß die größten Schwierigkeiten beim Entwurf von hochdichten Schaltungsplatinen in der begrenzten Fläche auf der Bauteileseite der Platine, in der Anzahl der I/O-Schaltungen und weiterer Komponente und in der Anzahl der Steckverbinder, die in diesem Bereich liegen müssen, sowie in der Anzahl der Verbin­ dungen liegen, die zwischen den verschiedenen Leitungen der integrierten Schaltungen und weiteren Komponenten und Verbindern benötigt werden, welche in die gedruckte Platine eingesteckt oder eingelötet werden. Die Länge der Verbindungsleiter muß zur Verminderung ihrer Kapa­ zität minimiert werden, um hohe Betriebsgeschwindig­ keiten zu ermöglichen. Einige der zahlreichen Konstruk­ tionsprobleme, denen sich der Entwicklungsingenieur eines Systemes mit einer gedruckten Platine gegenüber­ sieht, betrifft die Spezifikation für die minimalen Breiten und Abstände der Kupferleiter oder "Linien", die Anzahl der zweiseitigen Schichten, die wirtschaftlich miteinander laminiert werden können, um eine vielschich­ tige Platine aufzubauen, die maximal zulässige Länge der bestimmten einzelnen Leiter, den jeweiligen Ort der Kantenverbinder, der durch Erfordernisse anderer Systeme festgelegt ist, die Tatsache, daß Kupferleitungen (die auch als "Spuren" oder "Linien" bezeichnet werden) auf derselben Fläche einander nicht überkreuzen dürfen, das Erfordernis der Minimierung der kapazitiven Gegenkopp­ lungen zwischen den bestimmten Leitern sowie den Ort und die Größe von bestimmten Flächen auf der Platine, die frei von Kupfer gehalten werden müssen, z. B. für Schrauben und Muttern oder für eine Umfassung längs der Kante der Platine.

Nachdem ein Blockdiagramm des Systemes mit den benötig­ ten Komponenten, Verbindern, integrierten Schaltungen und ihren Leiteranschlüssen vervollständigt ist, werden computergeschützte Konstruktionssysteme (CAD-Systeme) verwendet, um ein Diagramm zu erzeugen, das als "Ratten­ nest" bezeichnet wird, welches sämtliche geraden Leiter­ verbindungen zwischen den Komponentenanschlüssen des Blockdiagramms zeigt. Dieses "Rattennest"-Diagramm wird zum Darstellen der Verbindungsdichte zwischen den ein­ zelnen integrierten Schaltungen verwendet. Obwohl ein derartiges "Rattennest"-Diagramm sehr hilfreich ist, werden üblicherweise viele Stunden mühseliger Arbeit für einen Systemkonstruktionsingenieur benötigt, um geeignete LSI-Chips auszuwählen und diese (häufig durch wiederholte Versuche) auf der Komponentenseite der ge­ druckten Schaltungsplatine unterzubringen, da eine sehr große Vielzahl von Möglichkeiten besteht, die verschie­ denen Leiter zu verlegen und die verschiedenen LSI-Chips anzuordnen. Die Auswahl einer optimalen Topografie für eine hochdichte PC-Platine beansprucht das gesamte Wissen und den gesamten Einfallsreichtum selbst der fähigsten Systemkonstrukteure und Konstrukteure für gedruckte Schaltungsplatinen und liegt weit außerhalb der Fähigkeiten selbst der besten computergestützten Konstruktionsprogramme, die derzeit verfügbar sind.

Demgemäß ist es ein Ziel der vorliegenen Erfindung, eine intelligente, industrielle I/O-Steuerung zu schaffen, mit der eine I/O-Datenübertragung für eine Vielzahl von seriellen I/O-Kanälen und/oder analogen Kanälen mit Geschwindigkeiten möglich ist, die mit der Betriebs­ geschwindigkeit eines modernen 16-Bit-Mikroprozessors vergleichbar sind, wobei lediglich ein Steckplatz der rückseitigen Ebene des Hauptbusses benötigt werden soll, wenn eine Schaltungsplatine von der Größe eines doppel­ ten Europakartenformates verwendet wird.

Ein weiteres Ziel der vorliegenden Erfindung liegt in der Schaffung einer intelligenten, industriellen I/O- Steuerung des beschriebenen Types, die lediglich eine Hälfte des Rahmenplatzes und des Platzes an der rück­ seitigen Ebene verglichen mit dem Raumbedarf von bekann­ ten industriellen I/O-Steuerungen benötigt, welche die gleiche Leistung haben.

Kurz gesagt schafft die Erfindung gemäß einem Ausfüh­ rungsbeispiel eine intelligente I/O-Steuerung für den Anschluß an einen VME-Bus oder einen ähnlichen Bus auf einer rückseitigen Ebene. Es wird eine Topografie für eine Prozessorplatine und eine analog I/O-Tochterpla­ tine, die an dieser parallel in einem geringen Abstand liegt, vorgeschlagen, so daß die gesamte I/O-Steuer­ anordnung in einen einzigen Schlitz oder Steckplatz auf der rückseitigen Ebene eines VME-Bus′s eingesteckt werden kann und lediglich den Raum dieses einzigen Schlitzes oder Steckplatzes einnimmt. Bei dem beschrie­ benen Ausführungsbeispiel der Erfindung beinhaltet die Bauelementeseite der Prozessorplatine einen VME-Bus- Steckverbinder, eine erste Pufferschaltung, die den VME- Bus von einem ersten Bus (einem örtlichen VME-Bus) iso­ liert, an den ein statisches RAM (SRAM) mit einem Doppel-Tor-Datenspeicher angeschlossen ist, eine zweite Pufferschaltung, die den ersten Bus von dem zweiten Bus (dem Mikroprozessor-Bus), der an einen Mikroprozessor angeschlossen ist, isoliert, ein dynamisches RAM (DRAM), ein elektrisch programmierbares ROM (EPROM), eine asynchrone Kommunikationsschnittstellen-Anpassungs­ schaltung (ACIA), ein programmierbares Zeitgebermodul (PTM), eine Interrupt-Handhabungsschaltung, eine Inter­ rupt-Erzeugungsschaltung, eine Bus-Steuerschaltung und eine optische Isolierungsschaltung, die zwischen dem zweiten Bus und einem dritten Bus angeschlossen ist. Eine oder zwei I/O-Tochterplatinen können fest an der Prozessorplatine mittels Verbindern auf ihren jeweili­ gen Komponentenseiten oder Bauelementeseiten an passen­ den Verbindern auf der Komponentenseite oder Bauele­ menteseite der Prozessorplatine derart befestigt werden, daß die beiden Tochterplatinen den Bereich der unteren zwei Drittel der Bauelementeseite der Platine bedecken. "Große" Bauelemente einschließlich des Mikroprozessors, des EPROM und des SRAM liegen im Bereich des oberen Drittels der Komponentenseite der Prozessorplatine. Lediglich Komponenten mit einem "niedrigen Umriß" ein­ schließlich der Interrupt-Handhabungsschaltung, des Interrupt-Generators, des programmierbaren Zeitgeber­ modules, des DRAM, der zugeordneten DRAM-Steuerung und der DRAM-Decodierungsschaltung, die optische Koppler­ schaltung und die optische Kopplersteuerungsschaltung liegen in dem Bereich, der durch die erste und zweite Tochterplatine bedeckt ist. Jede Tochterplatine kann eine analoge I/O-Tochterplatine mit einem analogen Eingangsmultiplexer, einem Analog-Digital-Wandler und einer Mehrzahl von Digital-Analog-Wandlern sein. Die Ausgänge der Analog-Digital-Wandler sind an den dritten Bus angeschlossen. Jede I/O-Tochterplatine kann gleich­ falls eine digitale I/O-Tochterplatine mit verschie­ denen Ausgangsgattern, Eingangspuffern, Digitaltreibern, Empfängerschaltungen und zugeordneten Digitalsteuer­ schaltungen sein. Die kombinierte Topografie der Pro­ zessorplatine und der analogen I/O-Tochterplatinen er­ möglicht es, ein gesamtes intelligentes, industrielles I/O-Steuersystem zu schaffen, das tatsächlich eine "Doppel-Europakarten-Format"-Platine ist, die lediglich den Platz eines einzigen Steckplatzes auf der rücksei­ tigen Ebene eines VME-Bus′s einnimmt.

Ein bevorzugtes Ausführungsbeispiel der vorliegenden Er­ findung wird nachfolgend unter Bezugnahme auf die Zeichnungen näher erläutert. Es zeigen:

Fig. 1 ein Blockdiagramm einer industriellen I/O-Steuerung gemäß der vorliegenden Erfindung;

Fig. 2 ein detailliertes Blockdiagramm einer analogen I/O-Tochterplatine gemäß Fig. 1;

Fig. 3 ein Blockdiagramm einer digitalen I/O- Tochterplatine gemäß Fig. 1;

Fig. 4 eine perspektivische Darstellung einer typischen rückseitigen VME-Bus-Ebene, wobei die industrielle I/O-Steuer­ platine gemäß der vorliegenden Erfin­ dung eingesteckt ist und zwei PIE-Bus- I/O-Erweiterungsplatinen eingesteckt sind;

Fig. 5A-5C Blockdiagramme zum Erläutern von Strukturen nach dem Stand der Technik und zum Vergleich mit der vorliegenden Erfindung;

Fig. 6 eine teilweise perspektivische Explo­ sionsdarstellung der Prozessorplatine und der beiden I/O-Tochterplatinen mit der industriellen I/O-Steuerung gemäß der Erfindung;

Fig. 6A eine Draufsicht auf die industrielle Steuerplatine gemäß der Erfindung mit zwei I/O-Tochterplatinen, die in die Prozessorplatine eingesteckt sind;

Fig. 6B eine Draufsicht auf die Bauelemente­ seite der Prozessorplatine der in­ dustriellen I/O-Steuerung;

Fig. 6C eine Ansicht von der linken Seite der Prozessorplatine der industriellen I/O-Steuerung gemäß Fig. 6B;

Fig. 6D eine Ansicht von der rechten Seite der Prozessorplatine gemäß Fig. 6B;

Fig. 6E eine Ansicht von der unteren Seite gemäß Fig. 6B;

Fig. 6F eine Ansicht von der unteren Seite gemäß Fig. 6B;

Fig. 6G ein Diagramm der Anordnung auf der Bauelementeseite der Prozessorplatine der industriellen I/O-Steuerung;

Fig. 6H ein der Fig. 6F entsprechendes Diagramm, das ferner die Umrisse der größeren Schaltungsabschnitte gemäß Fig. 1 enthält.

Fig. 6I-6N Draufsichtdiagramme der plattierten Durchgangslöcher und der Kupfer­ leiterlinien, wie sie auf sechs der acht Flächen der achtschichtigen Pro­ zessorplatine der idustriellen I/O- Steuerung verlaufen;

Fig. 7 eine Draufsicht auf die Bauelemente­ seite der analogen Tochter-I/O-Platine der industriellen I/O-Steuerung;

Fig. 7A eine Darstellung der Anordnung auf der Bauelementeseite der analogen I/O- Tochterplatine der industriellen I/O- Steuerung, wobei größere Abschnitte kräftig umrissen und bezeichnet sind; und

Fig. 7B-7D Draufsichtdarstellungen des Ortes der plattierten Durchgangslöcher und der Kupferleistungsverläufe für die analoge I/O-Tochterplatine.

In Fig. 1 ist ein Blockdiagramm der industriellen I/O- Steuerung 10 gemäß der vorliegenden Erfindung gezeigt. Erfindungsgemäß ist die in Fig. 1 gezeigte Gesamt­ schaltung auf einer einzigen "Prozessorplatine" 10 A (Fig. 6) realisiert, die die Gesamtschaltung mit Aus­ nahme zweier I/O-Tochterplatinen 33 und 34 beinhaltet. Jede I/O-Tochterplatine kann eine digitale I/O-Tochter­ platine wie die Platine 33 sein, die 32 programmierbare Eingangs- und/oder Ausgangsleitungen 35 hat, oder eine analoge I/O-Tochterplatine 34 sein, die 16 Eingänge und 4 Ausgänge haben kann, die in ihrer Gesamtheit mit dem Bezugszeichen 36 bezeichnet sind. Abweichend hiervon kann eine analoge I/O-Platine und eine digitale I/O- Platine auf der Prozessorplatine befestigt sein. In jedem Fall sind die I/O-Tochterplatinen parallel zu der Prozessorplatine und nahe an dieser angeordnet, wobei lediglich ein Abstand von 10 mm zwischen der Komponen­ tenoberfläche der Tochterplatinen und der Komponenten­ oberfläche der Prozessorplatine eingehalten wird. Lediglich der Raum eines einzigen Steckplatzes auf der rückseitigen Ebene des VME-Bus 11 wird benötigt, so daß die benachbarten Steckplätze auf der rückseitigen VME- Bus-Ebene auf beiden Seiten bezüglich des Steckplatzes der industriellen I/O-Steuerung 10 für die Aufnahme weiterer Platinen verfügbar bleiben.

Die Topografie der vorliegenden Erfindung ermöglicht es, die Verarbeitungsleistung oder Rechnerleistung einer industriellen I/O-Steuerung auf einem einzigen VME-Bus- Steckplatz unterzubringen.

Die I/O-Steuerung 10 beinhaltet einen Verbinder P 1, der ein umgekehrter Euroverbinder ist, mittels dem die Hauptplatine, die eine gedruckte Schaltung des doppelten Europakartenformates ist, in einen Schlitz des VME-Bus 11 eingesetzt wird. 23 bidirektionale Sendeempfänger 13 verbinden die Leiter des Verbinders P 2 mit den 23 Adreß­ leitern 14. Die 23 Adreßleiter 14 sind mittels der Treiber 15 an 23 Adreßausgänge des Mikroprozessors 17 angeschlossen, der ein 16-Bit-Mikroprozessor vom Typ Motorola 68 000 ist. 16 Datenleiter des VME-Bus 11 sind mittels Sendeempfängern 20 an 16 Datenbusleiter 20 an­ geschlossen, die über 16 Sendeempfänger 22 an 16 bidi­ rektionale Datenbusanschlüsse des Mikroprozessors 17 angeschlossen sind. Ein statisches Doppel-Tor-RAM (SRAM) 23 mit 16 Kilobyte ist mit seinen Adreßeingängen an Adreßleiter 14 und ist mit seinen Datenausgängen an Daten-Bus-Leiter 16 angeschlossen.

Acht der VME-Bus-Datenleiter sind mittels eines Puffers 20 A und Leitern A an acht Ausgänge eines Interrupt- Generators 28 A angeschlossen. Eine Vielzahl von VME-Bus- Adreßleitungen sind mittels einer Platinenauswahlschal­ tung 48 an eine Vielzahl von entsprechenden Steuerlei­ tungen 49 angeschlossen. Sieben der VME-Bus-Leiter B sind an sieben entsprechende Ausgänge des Interrupt- Generators 28 A angeschlossen. Sieben der VME-Bus-Leiter C sind an sieben entsprechende Leiter der Interrupt- Handhabungsschaltung 28 und des Puffers 20 B angeschlos­ sen. Eine Mehrzahl von VME-Bus-Leitungen ist an die Bus- Steuerung 30 angeschlossen. Die Bus-Steuerung 30 er­ zeugt eine Mehrzahl von Steuersignalen, die an verschie­ dene Schaltungen der Prozessorplatine verteilt werden.

Eine Adreßdecoderschaltung 41 ist an einen Adreß-Bus 16 angeschlossen und erzeugt verschiedene Steuersignale 42, die über die Prozessorplatine 10 A einschließlich der Bus-Steuerung 30 verteilt werden. Ein "örtlicher" dyna­ mischer Speicher mit wahlfreiem Zugriff (DRAM) in Block 24 mit 512 Kilobyte ist mit seinen Datenanschlüssen an den Mikroprozessordaten-Bus 18 angeschlossen. Die Adreß­ eingänge des örtlichen DRAM 24 sind an 18 Leiter des Mikroprozessoradreß-Bus′s 16 angeschlossen. Ein elektrisch programmierbarer Festwertspeicher (EPROM) 26 mit 128 Kilobyte ist mit seinen Datenanschlüssen an einen Mikroprozessordaten-Bus 18 angeschlossen und ist mit seinen Adreßeingängen an einen Mikroprozessoradreß- Bus 16 angeschlossen. Ein elektrisch programmierbarer Festwertspeicher (EPROM) 26 mit 128 Kilobyte ist mit seinen Datenanschlüssen an den Mikrocomputerdaten-Bus 18 angeschlossen und ist mit seinen Adreßanschlüssen an den Mikrocomputeradreß-Bus 16 angeschlossen. Ein program­ mierbares Zeitgebermodul 25 ist an die drei Leiter des Mikrocomputeradreß-Bus′s 16 und gleichfalls an den Mikrocomputerdaten-Bus 18 angeschlossen. Eine asynchrone Kommunikations-Schnittstellen-Anpassungsschaltung (ACIA) 27 ist mit zwei Adreßeingängen an den Mikrocomputer­ adreß-Bus 16 und mit 8 Daten-Bus-Anschlüssen mit dem Daten-Bus 18 verbunden. Die Sende-(Tx)- und Empfangs­ (Rx)-Leiter 29 der ACIA 27 sind an ein Tor des Types RS232 angeschlossen, das mit dem Bezugszeichen P 5 be­ zeichnet ist. Eine Interrupt-Handhabungsschaltung 28 ist mit ihren acht Datenanschlüssen an den Daten-Bus 18 und mit ihren drei Adreßanschlüssen an den Adreß-Bus 16 an­ geschlossen. Die Interrupt-Generatorschaltung 28 A ist mit acht Datenanschlüssen an den Daten-Bus 18 und mit einem Adreßanschluß an den Adreß-Bus 16 angeschlossen. Einige der Ausgänge des Interrupt-Generators 28 A sind mit den Eingängen des Puffers 20 B verbunden. Eine Mehrzahl von optoelektronischen Kopplern im Block 37 verbindet 15 der 23 Mikroprozessor-Adreß-Bus-Leiter 16 mit 15 PIE-Bus-Leitern, die mit dem Bezugszeichen 31 bezeichnet sind. Eine Mehrzahl von optoelektronischen Kopplern im Block 37 verbindet gleichfalls 16 Daten- Bus-Leiter 18 mit 16 örtlichen PIE-Bus-Datenleitern 32. Die PIE-Bus-Leiter sind gemeinsam mit dem Bezugszeichen 12 bezeichnet und sind mit einem Tor verbunden, das mit dem Bezugszeichen P 2 bezeichnet ist, um einen Erwei­ terungs-Bus zu schaffen, der elektrisch von dem Mikro­ prozessor-Bus 16 und von dem Mikroprozessordaten-Bus 18 isoliert ist. Sämtliche Eingangs/Ausgangs-Kommunikatio­ nen mit der industriellen I/O-Steuerung finden durch die PIE-Bus-Daten-Bus-Leiter 32 statt. Eine Isolations­ steuerschaltung 38 ist an einen Optokoppler 37 mittels einer Mehrzahl von Steuerleitern 40 in Reaktion auf Signale von dem Adreß-Bus 16 und dem Daten-Bus 18 und gleichfalls in Reaktion auf Signale von dem Adreß-Bus 31 angeschlossen.

Die digitale I/O-Tochterplatine 33 und die analoge I/O- Tochterplatine 34 sind an die PIE-Bus-Adreß-Bus-Leiter 31 und an die PIE-Bus-Daten-Bus-Leiter 32 mittels zweier Tore angeschlossen, die mit dem Bezugszeichen P 6 und P 7 bezeichnet sind und auf der Prozessorplatine 10 A ange­ ordnet sind. Die äußeren I/O-Anschlüsse sowohl der digitalen I/O-Tochterplatine 34 wie auch der analogen I/O-Tochterplatine 33 sind mit dem Bezugszeichen P 21 bezeichnet. Die Verbinder dieser Platinen passen mit den Verbindern P 6 und P 7 der Prozessorplatine 10 A zusammen und sind jeweils mit dem Bezugszeichen P 22 bezeichnet.

Wie in Fig. 2 zu sehen ist, beinhaltet eine analoge I/O- Tochterplatine 34 einen Eingangmultiplexer 43, der mittels 16 Leitern 36 A mit dem Verbinder P 21 verbunden ist. Einer der Leiter 36 A wird durch Leiter 46 mittels einer Decoderschaltung 45 ausgewählt. Die Decoderschal­ tung 45 decodiert die Adressen der PIE-Bus-Leiter 31, die an den Verbinder P 22 angeschlossen sind.

Der Ausgang des Multiplexers 43 ist mittels eines Leiters 44 an den Eingang eines Instrumentenverstärkers 47 angeschlossen, dessen Verstärkung durch einen GAIN- Eingang gesteuert wird. Der Ausgang des Isolations­ verstärkers 47 ist mit dem Eingang einer Abtast- und Halte-Schaltung 50 verbunden. Der Ausgang der Abtast­ und Halte-Schaltung 50 ist mit dem analogen Eingang eines Analog-Digital-Wandlers 51 mit 12 Bit verbunden. Die Datenausgänge 53 des Analog-Digital-Wandlers 51 sind mit den PIE-Bus-Daten-Bus 53 verbunden, der seinerseits an den Verbinder P 22 angeschlossen ist. Die Datensignale 53 werden Dateneingängen von vier Digital-Analog-Wand­ lern 54 A bis 54 D zugeführt, die analogen Ausgangssignale dieser Schaltungen werden den Eingängen von vier Puffer­ treiberschaltungen 55 A bis 55 D und Leitern 36 B eines Verbinders P 21 zugeführt. Ein CONVERT-Signal wird an einen Leiter 52 angelegt, um ein Eingangssignal eines Analog-Digital-Wandlers 51 und das Abtasteingangssignal einer Abtast- und Halteschaltung 50 umzuformen. Das gleiche Umwandlungssignal wird an den Umwandlungsein­ gang der Digital-Analog-Wandler 54 A bis 54 D mittels eines Leiters 57 angelegt und wird durch das program­ mierbare Zeitgebermodul 25 erzeugt oder durch eine geeignete Quelle von außen über Optokoppler 37 zuge­ führt.

Fig. 3 zeigt ein Blockdiagramm der digitalen I/O-Toch­ terplatine 33. Diese enthält 32 digitale I/O-Leiter, die mit dem Bezugszeichen 60 bezeichnet sind und an den Ver­ binder P 21 angeschlossen sind. Die 32 digitalen I/O- Leiter sind an die Ausgänge der 32 entsprechenden Treiber 61 und die Eingänge der 32 entsprechenden Empfangsschaltungen 62 angeschlossen. Die Eingänge der Treiberschaltung 61 sind an die Ausgänge der 32 Aus­ gangsgatterschaltungen 63 angeschlossen. Die Eingänge der Haltegatter 63 sind mit den Daten-Bus-Leitern 70 verbunden, die ihrerseits an das Tor P 22 angeschlossen sind. Die Daten-Bus-Leiter 70 sind gleichfalls an die Ausgänge des Eingangspuffers 64 angeschlossen, dessen Eingänge ihrerseits an die Ausgänge der Empfänger­ schaltung 62 angeschlossen sind. Eine Steuerschaltung 65 ist mit ihren Eingängen an verschiedene Adreßleitungen und an verschiedene Steuerauswahlsignalleitungen ange­ schlossen, was durch den Leiter 67 gezeigt ist, um eine Mehrzahl von Steuersignalen 66 zu erzeugen. Der Leiter 67 und die Leiter 70 sind an den Verbinder P 22 ange­ schlossen.

Fig. 6 zeigt eine perspektivische Explosionsdarstellung der industriellen Steuerung 10, die in dem gezeigten Ausführungsbeispiel eine Prozessorplatine 10 A mit zwei analogen I/O-Tochterplatinen 34 beinhaltet, die beide mit dem gleichen Bezugszeichen 34 bezeichnet sind und die in die Prozessorplatine 10 A derart eingestellt werden können, daß die gesamte Einheit ausreichend dünn (ca. 2 cm) ist, so daß sie lediglich den Raum eines einzigen Steckplatzes auf der rückseitigen VME-Bus-Ebene einnimmt und in dem Rahmen einnimmt, in dem sie einge­ steckt ist. Die Prozessorplatine 10 A hat an dem oberen Teil ihrer rechten Kante 104 einen VME-Bus-Leiter P 1 und einen Erweiterungs-Bus-Verbinder P 2, der an dem unteren Teil der rechten Kante 104 angebracht ist. Längs der linken Kante 101 ist eine Vordertafelbefestigungsplatte 89 mit zwei Fenstern 90 und 91 mittels zweier Befesti­ gungsmechanismen 92 mit der Prozessorplatine 10 A fest verbunden. Die Befestigungsplatte 89 wird zum Zwecke der Befestigung des RS232-Verbinders (Bezugszeichen P 5 in Fig. 1) verwendet und dient zur Verbesserung des Luft­ flusses und zur Verminderung von elektromagnetischer Induktion.

Verschiedene integrierte Schaltungen, Widerstandsnetz­ werke, diskrete Kapazitäten usw. und verschiedene Ver­ binder und Tragteile einschließlich der Verbinder P 6 und P 7 und der Tragteile SP 1, SP 2, SP 3 und SP 4 sind auf der oberen "Bauelementeseite" der Prozessorplatine 10A be­ festigt.

Die untere Seite der analogen I/O-Tochterplatine 34, wie sie in Fig. 6 gezeigt ist, stellt deren Bauelementeseite dar. Eine jede analoge I/O-Tochterplatine hat einen Ver­ binder P 22 dessen männliche Leiter durch weibliche Ver­ binder eines jeden Verbinders P 6 oder P 7 der Prozessor­ platine 10 A aufgenommen werden. Jede analoge I/O-Toch­ terplatine 34 hat zwei Tragteilverbinder SP 1 und SP 2, dessen vorstehende Teile durch passende Aufnahmen der Tragteilverbinder SP 1 und SP 2 oder SP 3 und SP 4 der Prozessorplatine 10A aufgenommen werden. Wenn der Ver­ binder P 2 der Tochterplatine 34 und die Tragteilverbin­ der SP 1 und SP 2 der Tochterplatine 34 vollständig in die Verbinder P 6, SP 1 und SP 2 der Prozessorplatine 10A ein­ gesteckt sind, beträgt der Abstand zwischen der unteren Fläche der Tochterplatine 34 und der oberen Fläche des Prozessors 10 A lediglich etwa 10 mm. (Die Tragteile können durch Stiftschrauben als Abstandshalter ersetzt werden, mittels denen die Tochterplatinen an der Pro­ zessorplatine 10 A angeschraubt sind.) Lediglich Bau­ elemente mit "niedrigem Umriß" sind auf der Bauelemente­ seite der Prozessorplatine 10 A in den Bereichen nahe der beiden Tochterplatinen.

Fig. 6A zeigt die Draufsicht auf eine industrielle I/O- Steuerung 10 mit zwei Tochterplatinen 33 und 34, die eingesteckt sind. Fig. 6B zeigt eine Draufsicht auf die gesamte Bauelementeseite der Prozessorplatine 10 A. Die Tabelle 1 zeigt den Typ der im Handel erhältlichen integrierten Schaltungskomponente für jede integrierte Schaltungskomponente der Prozessorplatine 10 A.
IC #Teil #

IC 1 27256 32K×8 EPROM IC 2 74245 bidirektionaler Sendeempfänger IC 3 74245 bidirektionaler Sendeempfänger IC 4,9 8K×8 statisches RAM IC 5 74645 bidirektionaler Sendeempfänger mit hohem Treiberstrom IC 6 74645 bidirektionaler Sendeempfänger mit hohem Treiberstrom IC 7 27256 32K×8 EPROM IC 8 20L8 PAL IC 9 8K×8 statisches RAM IC 10 74645 IC 11 dreifache Verzögerungsleitung mit 20 ns IC 12 MAX 232 RS232 Sendeempfänger IC 13 2661A ACIA IC 14 68000 MPU IC 15 74244 Achtfach-Puffer IC 16 74373 achtfaches D-Gatter IC 17 74373 achtfaches D-Gatter IC 18 74244 IC 19 74244 IC 20 4,91520 MHz Kristalloszillator IC 21 20,00 MHz IC 22 68154 Interrupt-Generator IC 23 74688 Achtfach-Komparator IC 24 74645 IC 25 74641 bidirektionaler Sendeempfänger mit offenem Kollektor IC 26 74641 bidirektionaler Sendeempfänger mit offenem Kollektor IC 27 74393 zweifacher 4-Bit-Pulszähler IC 28 74393 zweifacher 4-Bit-Pulszähler IC 29 68155 Interrupt-Handhabungsschaltung IC 30 74645 IC 31 74645 IC 32 6840 programmierbarer Zeitgeber IC 33 7474 zweifaches D-Flip-Flop IC 34 7404 Sechsfach-Inverter IC 35 68172 Bus-Steuerung IC 36 7432 Vierfach-2-Eingangs-ODER IC 37 7432 Vierfach-2-Eingangs-ODER IC 38 74641 IC 39 74244 IC 40 74257 Vierfach-2-Eingangs-Multiplexer IC 41 16R4 PAL IC 42 16L8 PAL IC 43 7400 Vierfach-2-Eingangs-NAND IC 44 7474 IC 45 256X bipolares PROM IC 46 74257 IC 47 74257 IC 48 74164 8-Bit-Schieberegister IC 49 HCP62630 zweifacher Optokoppler IC 50 HCP62630 zweifacher Optokoppler IC 51 74646 achtfacher bidirektionaler Sendeempfänger IC 52 256KXl dynamisches RAM IC 53 256KXl dynamisches RAM IC 54 7410 dreifaches 3-Eingangs-NAND IC 55 UCPL 2630 IC 56 74646 IC 57 256KXl DRAM IC 58 256KXl DRAM IC 59 7432 IC 60 16RP8 PAL IC 61 256KXl DRAM IC 62 256KXl DRAM IC 63 74257 IC 64 HCPL 2630 IC 65 HCPL 2630 IC 66 74373 IC 67 256KX1 DRAM IC 68 256KX1 DRAM IC 69 74257 IC 70 HCPL 2630 IC 71 HCPL 2630 IC 72 74373 IC 73 256KX1 DRAM IC 74 256KX1 DRAM IC 75 74244 IC 76 HCPL 2630 IC 77 HCPL 2630 IC 78 74244 IC 79 256KX1 DRAM IC 80 256KX1 DRAM IC 81 16R8 PAL IC 82 HCPL 2630 IC 83 HCPL 2630 IC 84 74260 doppeltes 5-Eingangs-NOR IC 85 256KX1 DRAM IC 86 256KX1 DRAM IC 87 74646 IC 88 256KX1 DRAM IC 89 256KX1 DRAM IC 90 74646 IC 91 - bleibt frei -

Fig. 6C und 6D zeigen Ansichten von links und rechts bezüglich der Seiten oder der Kanten der Prozessor­ platine 10 A. Die gestrichelten Linien zeigen die Orte der eingesteckten analogen Platinen 34, wodurch gezeigt wird, daß die Dicke der gesamten industriellen I/O- Steuerung mit richtig eingesteckten Tochterplatinen kleiner ist als die Höhe der BefPlatinen 34.

Fig. 6G zeigt die Anordnung der jeweiligen Lagen sämt­ licher Komponenten und Verbinder der Prozessorplatine 10 A auf der Bauelementeseite. Die Komponenten beinhal­ ten integrierte Schaltungen IC 1-IC 91, Widerstände R 1- R 8, Kondensatoren C 1- C 24, Drahtverbinder J 1- J 11, Verbinder P 1, P 2, P 5, P 6 und P 7 sowie Tragverbinder SP 1-SP 4. Das Tragteil SP 1 trägt die Ecken der beiden Tochterplatinen, die in die Hauptplatine eingesteckt sind. Fig. 6H entspricht der Fig. 6G mit Ausnahme der Tat­ sache, daß größere Schaltungsblöcke einschließlich der in dem Blockdiagramm gemäß Fig. 1 gezeigten Schaltungs­ blöcke identifiziert und mit einem starken Umriß hervor­ gehoben sind. Ein Hauptaspekt der vorliegenden Erfindung liegt in der Anordnung der größeren Blöcke, die in Fig. 6A identifi­ ziert sind, auf der Schaltungsplatine 10A, in Verbindung mit der Anordnung der Tochterplatinenverbinder und der Tochterplatinen, wenn diese auf die Prozessorplatine 10 A aufgesteckt sind und in der Anordnung der Komponenten auf der Prozessorplatine 10 A und den I/O-Tochterplatinen 33 und 34, um eine industrielle I/O-Steuerung mit "einfacher Platine" zu erzeugen, die lediglich einen einzigen Steckplatz auf der rückseitigen Ebene des VME- Busses einnimmt und lediglich den Platzbedarf eines einzigen Steckplatzes in Anspruch nimmt.

Bevor die Anordnung der größeren Blöcke der Schaltung gemäß Fig. 6H beschrieben wird und hauptsächliche Be­ trachtungen und Erörterungen zur Erzielung dieser Anordnung angestellt werden, ist es hilfreich, zu­ nächst kurz die verschiedenen Schichten zu beschrei­ ben, die in der achtschichtigen Prozessorplatine 10 A enthalten sind, und ferner das grundsätzliche Herstel­ lungsverfahren hierfür zu erörtern. Der genaue Verlauf der Leiter auf den beiden Seiten der acht miteinander verbundenen Schichten muß nicht für das Verständnis der vorliegenden Erfindung nachvollzogen werden, jedoch sind sechs der acht Schichten, die die Orte von allen plat­ tierten Löchern und Kupferverbindungen zeigen, als Fig. 6I bis 6N einfach aus Gründen der Vollständigkeit der Offenbarung gezeigt. Die beiden nicht gezeigten Schichten beinhalten eine "Fünf-Volt-Ebene" und eine "Masse-Ebene", die einfach eine Kupferschicht dar­ stellen, die mit Ausnahme von kreisförmigen Bereichen um die durch-plattierten Löcher, die nicht an + 5 V ange­ schlossen sind, durchgehend ist. Die Masse-Ebene hat eine ähnliche Funktion wie die Fünf-Volt-Ebene für die Spannung 0 V. Gleichfalls ist eine Lötmaskenschicht, die zum Siebdrucken eines lötbeständigen Musters auf der Fläche der vervollständigten Platine verwendet wird, nicht gezeigt. Diese Schichten wurden fortgelassen, da sie keine spezielle Information bezüglich der Verbin­ dungen der integrierten Schaltkreise und weiterer Komponenten zeigen, die die Schaltung der Prozessor­ platine ausmachen.

Die plattierten Durchgangslochmuster sind für alle Schichten 6 I bis 6 N, die im Maßstab dargestellt sind, identisch. Jede Kupferlinie erstreckt sich zwischen wenigstens zwei plattierten Durchgangslöchern. Für Fachleute ist klar, daß sich alle plattierten Durch­ gangslöcher durch alle acht Schichten der achtschich­ tigen Vielschichtschaltungsplatine erstrecken, um eine Verbindung zwischen den Kupferlinien an beliebigen Schichten der verschiedenen Schichten herzustellen. Da sich Kupferleitungen oder Kupferlinien nicht auf der gleichen Schicht überkreuzen dürfen, muß eine spezielle Kupferlinie auf einer Schicht über ein plattiertes Durchgangsloch mit einer Kupferlinie auf einer anderen Schicht verbunden werden, um eine Überkreuzung zu schaffen. Die Muster der beiden Oberflächen der vier "Schichten" der Schaltungsplatine werden mit der übli­ chen Technik geätzt. Die elektrische Beschichtungen sind vorgesehen, und vier dünne Schichten werden (in beliebi­ ger Reihenfolge) miteinander laminiert, um die fertige "Achtschicht"-Schaltungsplatine herzustellen. Die be­ schriebenen Techniken sind vollständig aus dem Stand der Technik bekannt. In Fig. 6I bezeichnet das Bezugszeichen 83 die Kante der Prozessorplatine 10 A. Bezugszeichen 84 in Fig. 6I bezeichnen die Orte von verschiedenen plat­ tierten Durchgangslöchern. Jedes plattierte Loch wird durch den Mittelpunkt eines kreisförmigen Punktes 84 gebohrt, so daß das gebohrte Loch von einem leitfähigen Ring umgeben ist. Wenn eine Kupferleitung den leit­ fähigen Ring berührt, ist das plattierte Loch elektrisch mit dem Leiter verbunden und gleichfalls mit dem Draht einer Fassung, integrierten Schaltung, eines Verbinders oder einer anderen Komponente verbunden, der sich durch das plattierte Loch erstreckt und mit diesem verlötet ist.

Wie in Fig. 6H gezeigt ist, liegt eine VME-Bus-Schnitt­ stellen-Schaltung 13, 20 mit den Komponenten IC 5, IC 6, IC 10, IC 18, IC 23, IC 24, IC 30, IC 31, IC 38, IC 39 und IC 45 sowie mit den Bus-Drahtverbindern J 4, J 5 und J 6 längs der oberen rechten Seite der Prozessorplatine 10 A nahe am VME-Bus-Verbinder P 1. Der Ort des Verbinders P 1 (und ebenfalls des Verbinders P 2) ist durch die bekannte VME- Bus-Spezifikation festgelegt, die gleichfalls die mechanische Anordnung des gesamten Rahmens festlegt, der alle Schaltungsplatinen trägt, welche in die rückseitige Ebene des VME-Bus eingesteckt werden.

Ein statisches RAM mmit zwei Toren (SRAM) 23 mit den Elementen IC 4 und IC 9 liegt längs der oberen Kante der Prozessorplatine 10A auf der linken Seite der VME-Bus- Schnittstellenschaltung 13, 20. Der Daten-Bus-Teil 22 der Bus-Sendeempfänger-Schaltung 15, 22 beinhaltet die Bauelemente IC 2 und IC 3 und liegt längs der oberen Kante der Prozessorplatine 10A unmittelbar links des SRAM 23. Eine Adressendecoderschaltung 41 liegt unmittelbar unterhalb des Guß-Sendeempfängers 15 zum Adressieren des SRAM und des EPROM und zum Erzeugen verschiedener "Enable"-Signale für die gesamte Prozessorplatine. Das EPROM 26 liegt in der oberen linken Ecke der Komponen­ tenseite der Prozessorplatine 10 A und beinhaltet die Bauelemente IC 1 und IC 7. Der Adreßteil 15 der Bus-Sendeempfänger-Schaltung 15, 22 beinhaltet die Bauelemente IC 15, IC 16, IC 17 und IC 19 und liegt unmittelbar unterhalb des SRAM23 und links der VME-Bus-Schnittstellenschaltung 13, 20 sowie unmittelbar links von der Bus-Sendeempfänger-Schaltung 13, 20. Ein Mikroprozessor 17, der das Bauelement IC 14 aufweist, liegt unmittelbar unterhalb der Adreßdecoderschaltung 41. Der Raum unmittelbar links des Mikroprozessors 17 beinhaltet die ACIA, die RS232-Leitungstreiber und andere "hohe" Bauelemente, einschließlich des IC 11, das einen hohen Verzögerungsleitungstreiber beinhaltet, der der DRAM-Steuerschaltung des IC 41 zugeordnet ist. Die Interrupt-Schaltung 28 und 28A liegt unmittelbar unterhalb des Blocks 15 B und des Mikroprozessors 17 und links des unteren Abschnittes der VME-Bus-Schnittstel­ lenschaltung 13, 20. Eine Interrupt-Handhabungsschaltung 28 ist im IC 22 enthalten. Ein Interrupt-Generator 28A ist im IC 29 enthalten. Eine Beurteilungs/Bus-Steuer- Schaltung ist im IC 35 enthalten. Die Interrupt-Hand­ habungsschaltung 28, der Interrupt-Generator 28A und die Bus-Steuerschaltung 30 sind direkt mit dem VME-Bus ver­ bunden und sollten daher nahe an der VME-Bus-Puffer­ schaltung 13, 10 liegen. Ein Kristalloszillator mit den Bauelementen IC 20 und IC 22 liegt unmittelbar links des Bauelementes IC 22 und allgemein unterhalb des EPROM 26. Ein programmierbares Zeitgebermodul 25 ist in dem Bau­ element IC 32 enthalten, das längs des linken Kante der Prozessorplatine 10A angeordnet ist und links von der Beurteilungs/Bus-Steuerungs-Schaltung IC 35 liegt. Ein Erweiterungs-Bus-Verbinder, der als PIE-Bus-Ver­ binder P 2 bezeichnet wird, liegt längs der rechten Kante der Prozessorplatine 10 A. Der Ort des Verbinders P 2 ist durch die VME-Bus-Spezifikation festgelegt. Der Ver­ binder P 2 einer industriellen I/O-Steuerung 10 ist elektrisch isoliert gegenüber dem VME-Bus-Verbinder P 1 und liegt daher so weit vom Verbinder P 1 weg wie mög­ lich. Eine Isolationssteuerschaltung 38 B mit den Bau­ elementen IC 51, IC 56, IC 60, IC 66, IC 72, IC 78 und IC 84 liegt unmittelbar links des Erweiterungs-Bus-Verbinders P 2. Eine optische Kopplungsschaltung 37, die eine opti­ sche Kopplung zwischen dem PIE-Bus-Verbinder P 2, dem Mikroprozessor-Adreß-Bus 16 und dem Mikroprozessor- Daten-Bus 18 herstellt, liegt unmittelbar links der Isolations-Steuer-Schaltung 38 B.

Die Isolations-Steuer-Schaltung 38 A, die auf die CPU 17 anspricht, liegt links von der Optokopplerschaltung 37. Die Isolationssteuerschaltung 38 B spricht auf Signale an, die von dem PIE-Bus-Verbinder P 2 empfangen werden, und liegt zwischen dem PIE-Bus-Verbinder P 2 und Opto­ kopplern 37. Ein dynamischer Speicher mit wahlfreiem Zugriff (DRAM) 24 liegt unmittelbar links von der Isolationssteuerschaltung 38 A in der unteren linken Ecke der Bauelementeseite der Prozessorplatine 10 A und bein­ haltet die integrierten Schaltungen IC 52, IC 53, usw., wie dargestellt, die sämtlich dynamische RAM-Chips sind. Eine dynamische RAM-Steuer-Schaltung 24A (IC 41, IC 46, IC 47 und IC 48) liegt unmittelbar des DRAM 24 unmittelbar links der Adressendecoderschaltung 24B (IC 42), welche unmittelbar oberhalb der Isolationssteuerschaltung 38 A angeordnet ist.

Sämtliche Anwender Eingaben/Ausgaben, d. h. die Eingabe/ Ausgabe-Operationen, die über den PIE-Bus-Verbinder P 2 oder über eine der Tochterplatinen stattfinden, sind elektrisch von dem Rest der Prozessorplatine 10 A und von dem VME-Bus-Verbinder P 1 mittels Optokopplern 37 iso­ liert. Daher ist es nötig, daß soviel Abstand wie mög­ lich zwischen dem elektrisch isolierten Abschnitt der Prozessorplatine und dem Rest der Platine herrscht. Daher dürfen Kupferleitungen des Abschnittes der Platine, der den elektrisch isolierten Abschnitt um­ faßt, nicht jene Kupferleitungen überlappen, die den nicht-isolierten Abschnitten auf anderen Schichten angehören. Sämtliche Schaltungen des elektrisch iso­ lierten Abschnittes sollten daher gruppenweise zu­ sammengefaßt werden, was auch die Anschlüsse der Tochterplatinen-Verbinder P 6 und P 7 betrifft. Damit die I/O-Tochterplatinen austauschbar sind, ist es nötig, daß die Tochterplatinen-Verbinder P 6 und P 7 parallel zu­ einander angeordnet sind und im wesentlichen in der Art voneinander beabstandet sind, wie dies in den Fig. 6H und 6A gezeigt ist. Die Orte der Tochterplatinen- Verbinder P 6 und P 7 in Fig. 6H ermöglichen den nötigen gemeinsamen Anschluß zu der Isolationssteuerschaltung 38 B.

Fig. 6A zeigt den Ort der beiden I/O-Tochterplatinen, von denen jede eine digitale I/O-Tochterplatine 33 oder eine analoge I/O-Tochterplatine 34 sein kann, wobei diese im eingesteckten Zustand in die Prozessorplatine 10 A gezeigt sind. Die beiden Fig. 6A und 6H zeigen, daß der Tochterplatinen-Verbinder P 6 längs der unteren rechten Kante der Prozessorplatine 10 A unmittelbar neben der Optokopplerschaltung 37 und der Isolationssteuer­ schaltung 38 B liegt. Der Tochterplatinen-Verbinder P 7 liegt unmittelbar oberhalb der Optokopplerschaltung 37 und der Isolationssteuerschaltung 38 B. Die Verbinder­ tragteile SP 1 und SP 2 nehmen Verbinderstifte von den Tochterplatinen-Tragteilen SP 2 und SP 1 zusammen mit dem Tochterplatinenleiter P 22 auf. In ähnlicher Weise nehmen die Verbindertragteile SP 3 und SP 4 Stifte von den Toch­ terplatinen-Tragteilen SP 2 und SP 1 auf. Wie man von der Seitenansicht gemäß den Fig. 6C bis 6F erkennen kann, ist der Abstand zwischen den Tochterplatinen 33 und 34 und der Oberfläche der Prozessorplatine 10A bei einge­ steckten Tochterplatinen sehr gering. Die maximale Höhe sämtlicher Komponenten unterhalb der I/O-Tochterplatinen 33 und 34 beträgt lediglich 5 mm. Diese Grenze ist eine erhebliche Beschränkung im Entwurf der Prozessorplatine 10 A, da alle "großen" Bauelemente oder mit Sockel aus­ geführten Bauelemente (die gelegentlich austauschbar sein müssen), wie beispielsweise das EPROM 26 (IC 1, 7) und der Mikroprozessor 17 (IC 14) im oberen Teil der Fig. 6H angeordnet sein müssen. Die mit Sockel versehe­ nen Komponenten beinhalten das EPROM 26, den Mikro­ prozessor 17 und die Adreßdecoderschaltung 41. Die Bus- Drahtverbinderkomponenten sind ebenfalls hoch und müssen unterhalb der Tochterplatinen angebracht werden. Wie oben erläutert wurde, ist das Erzielen eines opti­ malen Entwurfes für die oben beschriebenen Hauptab­ schnitte der Prozessorplatine 10A wesentlich für eine wirtschaftliche, intelligente, industrielle I/O- Steuerung mit den obigen Merkmalen und der Fähigkeit, in den Raum eines einzigen VME-Bus-Steckplatzes zu passen. Diese Anforderungen im Hinblick auf den Ort des VME-Bus- Verbinders P 1 und des PIE-Bus-Verbinders P 2 sowie die Notwendigkeit eines niedrigen Bauelementumrisses im Bereich der eingesteckten I/O-Tochterplatinen tragen zu der erheblichen Schwierigkeit beim Erzielen eines opti­ malen Entwurfes bei. Die Tatsache, daß der Verlauf von Kupferleitungen zwischen den Anschlußdrähten der ver­ schiedenen integrierten Bauelemente, Verbinder und an­ derer Komponenten sehr kompliziert wird und ineffizient wird (was zu zusätzlichen Herstellungskosten und einer Verschlechterung im Herstellungsablauf führt), wenn die Bauelemente einer gedruckten Schaltungsplatine nicht optimal angeordnet werden, führt gleichfalls zu Schwie­ rigkeiten beim Erzielen des optimalen Entwurfes.

Fachleute erkennen, daß eine Minimierung von Leitung­ kapazitäten nötig ist und daß integrierte Schaltungen und Verbinder üblicherweise nahe an den Bus angeordnet werden müssen, an die sie angeschlossen werden sollen, und daß die Anzahl der Abknickungen in den Kupferlei­ tungen einer jeden Schicht minimiert werden muß (da jede Abknickung einen zusätzlichen Raum auf der Platine er­ fordert). Obwohl diese grundsätzlichen Regeln einfach genug sind, ist es eine anspruchsvolle Herausforderung, einen optimierten Entwurf mit einer minimalen Schicht­ zahl bei einer vielschichtigen Schaltungsplatine zu schaffen, selbst wenn die Techniken des computer­ gestützten Schaltungsentwurfes eingesetzt werden.

Einige spezielle Betrachtungen in der Anordnung der Hauptplatine der Schaltung gemäß Fig. 6G werden nach­ folgend wiedergegeben. Die VME-Bus-Schnittstellen­ schaltung 13, 20 muß so nahe wie möglich an den VME- Bus-Verbinder P 1 angeordnet werden, da die VME-Bus- Spezifikation eine maximale Lastkapazität verlangt, was zu einer maximalen Kupferleitungslänge von etwa 5 cm für jeden VME-Bus-Leiter führt. Ein statisches RAM 23 mit zwei Toren sollte nahe an den örtlichen VME-Bus-Leitern 14 und 21 angeordnet sein. Ein zweiter Satz von Bus- Sendeempfängern 15 und 22 sollte nahe am örtlichen VME- Bus 14, 21 und am Mikroprozessor 17 liegen. Es ist not­ wendig, daß das EPROM 26, die Interrupt-Schaltung 28, das dynamische RAM 24, der programmierbare Zeitgeber 25, die ACIA-Schaltung 27 und die Optokoppler 37 so nahe wie möglich am Mikroprozesser 17 liegen und daß die Verläufe der Anschlußdrähte oder Kupferspuren so einfach wie möglich sind.

Da der Mikroprozessor 17 mit einem Sockel versehen ist, stellt er eine hohe Komponente oder ein hohes Bauteil dar, so daß dessen Ort näher an der oberen Kante der Prozessorplatine 10 A als die obere Kante der Tochter­ platine, die durch die Linie 87 in Fig. 6A dargestellt ist, liegen muß. Durch Anordnen des Mikroprozessors 17 im Mittelbereich des oberen Abschnittes der Prozessor­ platine 10 A können die Längen von einigen der Mikro­ prozessor-Bus-Leitungen 16, 18 auf einen minimalen Wert gehalten werden und die Anordnung derartiger Leitungen vereinfacht werden. Jedoch ist die Interrupt-Schaltung 28, 28 A mit dem VME-Bus verbunden und sollte so nah wie möglich am Verbinder P 1 der Prozessorplatine 10 A sein und sollte ebenfalls so nah wie möglich an den Bau­ elementen IC 38 und IC 10 sein. Das programmierbare Zeit­ gebermodul 25, die dynamische RAM-Steuerung 24A und die dynamische RAM-Adreßdecoderschaltung 24 B sollten derart angeordnet sein, daß die Kupferweglängen der Bus 16 und 18 minimiert sind und deren Verläufe einfach sind. Bei der gezeigten Anordnung des Mikroprozessors 17, des EPROM 26, des SRAM 23, der Interrupt-Schaltung 28, des DRAM 24 und der Optokoppler 37 ergibt sich der kürzeste kompakteste Verlauf der Leiter 16 des Mikroprozessor- Adreß-Bus′s und der Leiter 18 des Mikroprozessordaten- Bus′s, der Leiter 14 und 21 des örtlichen VME-Bus′s und der Leiter 11 des VME-Bus′s im Hinblick auf die ge­ schilderten Erfordernisse des Ortes des VME-Bus-Steck­ verbinders P 1, das Kriterium der maximalen Leitungs­ kapazität und der Notwendigkeit, daß die industrielle I/O-Schaltung 10 lediglich einen Steckplatz auf der Rückseite der VME-Bus-Ebene einnehmen darf. Die übrigen Bauelemente der Prozessorplatine 10 A liegen in den Bereiche, die zwischen den obigen Abschnitten verfügbar bleiben. Die Prozessorplatine 10 A beinhaltet ungefähr 100 integrierte Schaltungen, so daß weitere 40 übrig­ bleiben, die auf den beiden Tochterplatinen angeordnet werden müssen.

Die integrierten Schaltungen, die in dem DRAM 24 ent­ halten sind, liegen in der linken unteren Ecke der Prozessorplatine 10 A zum Teil aus dem Grunde, daß die Adreß-Bus-Leiter und Daten-Bus-Leiter, die an diese ICs angeschlossen sind, sehr dichtliegen (weswegen die DRAM- ICs in einem sehr regelmäßigen Muster angeordnet sein sollten) und weil diese ICs nicht mit einem Sockel ver­ sehen sind, so daß sie einen niedrigen Umriß haben und unterhalb der Tochterplatinen angeordnet werden können. Dieser Ort für das DRAM 24 ist gleichfalls zum Teil durch die Tatsache bestimmt, daß die Isolationssteuer­ schaltung 38 B näher am PIE-Bus-Verbinder P 2 liegen sollte. Alle optisch isolierten Schaltungen einschließ­ lich der Tochterplatinenverbinder P 6 und P 7, der Opto­ koppler 37 und des ersten Abschnittes 38 A der Isola­ tionssteuerschaltung sollten nahe am P 2-Verbinder und soweit weg wie möglich von dem VME-Bus-Verbinder P 1 liegen. Ein zweiter Abschnitt 38 B der Isolations­ steuerschaltung sollte so nahe wie möglich an den Opto­ kopplern und an dem P 2-Verbinder liegen. Es sei angemerkt, daß nach der Anordnung der VME-Bus- Schnittstellenschaltung, der PIE-Bus-Schnittstellen­ schaltung und der Tochterplatinenverbinder und nach dem Freihalten von Platz für die Verbinder auf den Tochter­ platinen und für die Fronttafel und die Befestigungs­ klammern ungefähr 25% der verfügbaren Platinenfläche verbraucht sind. Die Herausforderung bestand darin, die Gesamtschaltung mit Ausnahme der analogen I/O-Schaltung und der digitalen I/O-Schaltung auf den verbleibenden 75% der Prozessorplatinenfläche unterzubringen, wobei die Erfordernisse der Leitungen, der Kapazität und der Bauelementehöhen zu berücksichtigen waren. Beim Verteilen der Bauelemente auf die Prozessorplatine 10A und die beiden I/O-Tochterplatinen überwiegen funk­ tionale Gesichtspunkte. Es ist nicht möglich, einfach diejenigen integrierten Schaltungen, die nicht auf die Prozessorplatine 10 A passen, auf den I/O-Tochter­ platinen anzuordnen, da unwirtschaftliche Verbindungen entstehen würden und mehr Verbinderstifte erfordern würden als hinnehmbar ist, da die Prozessorplatinen­ fläche für Verbindungen ansteigen würde und ein un­ effizienter Verlauf der Kupferleitungen sowohl auf der Prozessorplatine als auch auf der Tochterplatine ent­ stehen würde. Man hat herausgefunden, daß das Aufteilen der Komponenten in diejenigen, die für den Prozessor, den Speicher und die Interrupt-Schaltung auf der Pro­ zessorplatine 10 A und das Anordnen aller I/O-Schaltungen auf der digitalen I/O-Tochterplatine und der analogen I/O-Tochterplatine am effizientesten ist im Hinblick auf das Minimieren der Verbinder und das Minimieren der An­ schlußlängen und der Anzahl der benötigten Vielschicht­ platinen und gleichfalls eine Produktverpackung er­ leichtert.

Man hat herausgefunden, daß die Topografie der analogen I/O-Tochterplatine sehr dicht ist und daß der Entwurf der digitalen I/O-Tochterplatine sehr einfach ausge­ richtet ist. Daher ist die Topografie der digitalen I/O- Tochterplatine in der vorliegenden Anmeldung weder ge­ zeigt noch beschrieben.

Fig. 7 zeigt eine Draufsicht auf die Bauelementeseite der analogen I/O-Tochterplatine 34. Die Bezugszeichen RV 1, RV 2, ..., RV 9 und RRV 12 - RV 15 zeigen die Orte von Potentiometern längs der drei Kanten 111, 112 und 114 der Tochterplatine 34. Fig. 7A ist eine ebene, maß­ stäbliche Anordnungszeichnung der Bauelementeseite der analogen I/O-Tochterplatine 34. Die Tabelle 2 bezeich­ net die Handelsproduktbeschreibungen der verschiedenen integrierten Schaltungen, die in Fig. 7A zu sehen sind. IC #Teil #

IC 1 LF412 doppelte Operationsverstärker IC 2 OP227 doppelte Operationsverstärker IC 3 MP1230 12-Bit-DAW IC 4 MP1230 12-Bit-DAW IC 5 MP1230 12-Bit-DAW IC 6 MP1230 12-Bit-DAW IC 7 74LS794 achtfaches Rücklesegatter IC 8 ADC 675 12-Bit-DAW IC 9 5230 Abtast- und Halte-Verstärker IC 10 MPC8S 8-Eingangs-Analog-Multiplexer IC 11 MPC8S 8-Eingangs-Analog-Multiplexer IC 12 MPC8S 8-Eingangs-Analog-Multiplexer IC 13 16L8 PAL IC 14 LF412 IC 15 OP227 IC 17 DG303 DPDT doppelte Schalter IC 18 74221 doppelte monostabile Kippschaltungen IC 19 INA110 Instrumentenverstärker IC 20 ZN050 5-Volt-Bezugsspannung IC 21 Zn100 10-Volt-Bezugsspannung

Eine größere Anforderung bei dem Entwurf der analogen I/O-Tochterplatine 34 bestand in der Tatsache, daß es notwendig ist, daß diese Potentiometer durch die Be­ dienungsperson einstellbar sein müssen, während die analoge I/O-Tochterplatine 34 unter der Steuerung der Prozessorplatine 10 A betrieben wird. Dieses Erfordernis führt zu der Notwendigkeit, daß die Potentiometer RV 1 - RV l5 um den Umfang der analogen I/O-Tochterplatine an­ geordnet werden und daß ihre Einstellschrauben mittels eines Schraubenziehers zugänglich sind, wenn die Toch­ terplatine in die Prozessorplatine eingesteckt ist. Eine weitere Anforderung beim Entwurf der Topografie der Tochterplatine 34 besteht darin, daß der Multiplexer 43 (Fig. 2) nahe an dem I/O-Verbinder P 1, der mit dem Bezugszeichen 36 A bezeichnet ist, liegen muß. Der Multi­ plexer 43 beinhaltet die Bauelemente IC 10, IC 11 und IC 12 in Fig. 7A. Eine weitere Anforderung bestand darin, das Trimmpotentiometer, die den Digital-Analog-Wandlern (DAWs) 54a bis 54 d zugeordnet sind, nahe an den DAWs liegen sollen. Ahnlich sollen die Potentiometer zum Einstellen der Analog-Digital-Wandler (ADW) 51 körper­ lich nahe an diesen liegen. Wie immer war es erforder­ licht, daß die Kupferleitungsverläufe auf den verschie­ denen Schichten zum Verbinden der Bauelemente kurzgehal­ ten werden, um Kapazitäten und Widerstände zu minimie­ ren. Dies ist insbesondere im Hinblick auf ein gutes analoges Schaltungsverhalten nötig. Sowohl die anloge I/O-Tochterplatine 34 wie auch die digitale I/O-Tochter­ platine 33 sollten dieselbe Größe haben, so daß sie für verschiedene I/O-Erfordernisse ausgetauscht werden können, was eine Verdopplung entweder der Anzahl der Digitalkanäle oder der Anzahl der Analogkanäle ermög­ licht. Die DAW-Ausgangspuffer 55 A-D müssen so nahe wie möglich an den Ausgängen der DAWs 54 A-D einschließlich der Bauelemente IC 1, IC 2, IC 14 und IC 17 liegen. IC 19 ist der Instrumentenverstärker 47. Die Abtast- und Halte­ schaltung 50 wird durch das Bauelement IC 9 gebildet. Wie in Fig. 6 gezeigt ist, wird eine analoge I/O-Toch­ terplatine 34 vor dem Befestigen auf der Prozessor­ platine 10A umgedreht, so daß die Stifte ihres Ver­ binders P 22 mit dem Sockel des Verbinders P 6 oder P 7 auf der Prozessorplatine 10 A zusammenpassen. Auf ähnliche Weise müssen die Stifte der Tragteile SP 1 und SP 2 der Tochterplatine 34 mit den Stiftaufnahmelöchern SP 1 und

SP 2 der Prozessorplatine 10A und mit den Aufnahmelöchern der Tragverbinder SP 4 und SP 3 der Prozessorplatine 10A zusammenpassen.

Fig. 7A zeigt gleichfalls den Ort des Multiplexers 43, der die Bauelemente IC 10, IC 11 und IC 12 beinhaltet, sowie den Ort der Digital-Analog-Wandler 54A bis 54 D und des Analog-Digital-Wandlers 51.

Die obenbeschriebene Topografie ermöglicht es, eine intelligente industrielle I/O-Steuerung auf der Grund­ lage eines Motorola-68 000-Mikroprozessors mit 10 MHz Betriebsfrequenz und 512 Kilobyte Programmspeicher, 16 Kilobyte Datenspeicher mit zwei Toren, 28 Byte EPROM, einem RS232-Seriell-Schnittstellen-Tor, einer VME-Bus- Interrupt-Erzeugung und -Handhabungs-Schaltung und bis zu 32 Kanälen für digitalen Eingang oder Ausgang oder bis zu 32 analogen Kanälen in einer Struktur zu ver­ wirklichen, wenn der der auf der Platine enthaltene Mikroprozessor die Steuerung der VME-Bus-Übertragungs­ daten von Daten zu oder von einer anderen Platine steuert, die an dem VME-Bus angeschlossen ist, wodurch erheblich die Anzahl der VME-Bus-Zugriffe herabgesetzt wird, die während der I/O-Operationen benötigt werden.

Obwohl die vorliegende Erfindung unter Bezugnahme auf ein spezielles Ausführungsbeispiel der Erfindung er­ läutert wurde, können Fachleute verschiedene Modifi­ kationen des beschriebenen Ausführungsbeispiels der Erfindung ohne Abweichung vom Grundgedanken und Schutz­ bereich der Erfindung ausführen. Es ist beabsichtigt, daß alle Elemente und Schritte, die im wesentlichen die gleiche Funktion in der im wesentlichen gleichen Art ausführen, um zum gleichen Ergebnis zu gelangen, inner­ halb des Schutzbereichs der Erfindung liegen. Zum Bei­ spiel können die Puffer 15 und 22 sowie das SRAM 23 mit zwei Toren fortgelassen werden, falls eine weitere Schaltung und Software eingesetzt wird, damit der VME- Bus under Mikroprozessor 17 sich zeitlich den Bus 16, 18 teilen können. Es ist möglich, eine in gewisser Hinsicht konkurrierende I/O-Steuerung zu realisieren, bei der lediglich zwei der folgenden vier Bauelemente enthalten sind, nämlich das ROM 26, die ACIA 27, die Interrupt- Handhabungsschaltung 28 und der Interrupt-Generator 28 A.

Claims (16)

1. Eingabe/Ausgabe-Steuerung für den Anschluß an einen VME-Bus auf einer rückseitigen Ebene, gekennzeich­ net durch die Kombination folgender Merkmale:

• (a) eine Prozessorplatine mit einer Bauelemente­ seite und einer rechten, linken, oberen und unteren Kante, bei der auf der Bauelementeseite folgende Bauelemente vorgesehen sind: ein erster Verbinder für die Einsteckverbindung mit einem VME-Bus- Verbinder auf der rückseitigen Ebene, eine an den ersten Verbinder angeschlossene Pufferschaltung, ein erster Adreß-Bus und ein erster Daten-Bus, die an die erste Pufferschaltung angeschlossen sind, ein statischer Speicher mit wahlfreiem Zugriff und zwei Toren, der an den ersten Adreß-Bus und an den ersten Daten-Bus angeschlossen ist, eine Pufferschaltung, die an den ersten Adreß-Bus und an den ersten Daten­ Bus angeschlossen ist, ein zweiter Adreß-Bus und ein zweiter Daten-Bus, die jeweils an die zweite Puffer­ schaltung angeschlossen sind, ein Mikroprozessor, ein dynamischer Speicher mit wahlfreiem Zugriff, ein elektrisch programmierbarer Festwertspeicher, eine asynchrone Kommunikationsschnittstellen-Anpassungs­ schaltung, ein programmierbares Zeitgebermodul, eine Interrupt-Handhabungsschaltung, eine Interrupt- Erzeugungsschaltung, eine Bus-Beurteilungs- und Steuer-Schaltung und eine optische Isolationsschal­ tung, die jeweils an den zweiten Adreß-Bus und an den zweiten Daten-Bus angeschlossen sind, ein dritter Adreß-Bus und ein dritter Daten-Bus, die an die optische Isolationsschaltung angeschlossen sind, und zweite und dritte Verbinder, die jeweils an den dritten Adreß-Bus und an den dritten Daten-Bus ange­ schlossen sind;
• (b) eine erste Tochterplatine mit einer Bauelemente­ seite und einer rechten, oberen, linken und unteren Kante, die auf ihrer Bauelementeseite einen vierten Verbinder, einen fünften Verbinder und eine erste I/O-Schaltung aufweist, die zwischen dem vierten und fünften Verbinder angeschlossen ist;
• (c) eine zweite Tochterplatine mit einer Komponen­ tenseite und einer rechten, oberen, linken und unteren Kante, die auf ihrer Bauelementeseite einen sechsten Verbinder, einen siebten Verbinder und eine zweite I/O-Schaltung aufweist, die zwischen dem sechsten und siebten Verbinder angeschlossen ist;
  wobei die Bauelementeseiten der ersten und zweiten Tochterplatine in einer dichten parallelen Beziehung zu der Bauelementseite der Prozessorplatine befe­ stigt sind, der vierte Verbinder der ersten Tochter­ platine in den zweiten Verbinder der Prozessor­ platine und der sechste Verbinder der zweiten Toch­ terplatine in den dritten Verbinder der Prozessor­ platine sowohl zum elektrischen Verbinden der ersten und zweiten Tochterplatinen mit dem dritten Adreß- Bus und dem dritten Daten-Bus wie auch zum festen Anbringen der ersten und zweiten Tochterplatinen gegenüber der Prozessorplatine eingesteckt sind, der fünfte und sechste Verbinder zum Anschluß äußerer I/O-Leiter an die erste und zweite Tochterplatine verfügbar sind, die erste und zweite Tochterplatine einen ersten Bereich, der ungefähr die unteren zwei Drittel der Bauelementeseite der Prozessorplatine umfassen, bedecken, wobei ein zweiter Bereich un­ gefähr das obere Drittel der Bauelementeseite der Prozessorplatine umfaßt,
  wobei der erste Verbinder längs der rechten Kante der Prozessorplatine nahe ihrer oberen Kante an­ geordnet ist, die erste Pufferschaltung teilweise in dem zweiten Bereich und teilweise in dem ersten Bereich nahe des ersten Verbinders angeordnet ist, der statische Speicher mit wahlfreiem Zugriff, ein erster Teil der zweiten Pufferschaltung und der elektrisch programmierbare Festwertspeicher in dem zweiten Bereich von rechts nach links längs der oberen Kante der Prozessorplatine angeordnet sind, der Mikroprozessor unterhalb des ersten Abschnittes der zweiten Pufferschaltung angeordnet ist, und ein zweiter Abschnitt der zweiten Pufferschaltung zwischen dem Mikroprozessor und der ersten Puffer­ schaltung unterhalb des statischen Speichers mit wahlfreiem Zugriff angeordnet ist,
  wobei die Interrupt-Handhabungsschaltung und die Interrupt-Erzeugungsschaltung in dem ersten Bereich nahe der ersten Pufferschaltung unterhalb des zweiten Bereichs der zweiten Pufferschaltung und unterhalb des Mikroprozessors angeordnet sind, die Bus-Beurteilungs- und Steuer-Schaltung unterhalb und neben der Interrupt-Erzeugungsschaltung angeordnet ist, der zweite Verbinder in dem ersten Bereich längs der unteren Kante der Prozessorplatine nahe des unteren Abschnittes an der rechten Kante ange­ ordnet ist, ein erster Abschnitt der Isolations­ steuerschaltung in dem ersten Bereich längs des unteren Abschnittes der rechten Kante der Prozessor­ platine oberhalb des zweiten Verbinders angeordnet ist, der dritte Verbinder parallel zum zweiten Ver­ binder angeordnet ist und in einem ersten Bereich oberhalb des ersten Abschnittes der Isolations­ steuerschaltung neben der Interrupt-Erzeugungs­ schaltung und dem ersten Puffer angeordnet ist, die optische Isolationsschaltung in dem ersten Bereich links des ersten Abschnittes der Isolationssteuer­ schaltung zwischen dem zweiten und dritten Verbinder angeordnet ist, ein zweiter Abschnitt der Isola­ tionssteuerschaltung in dem ersten Bereich links der optischen Isolationsschaltung angeordnet ist und ein dynamischer Speicher mit wahlfreiem Zugriff in dem ersten Bereich unterhalb der linken Ecke der Bau­ elementeseite der Prozessorplatine links des zweiten Abschnittes der Isolationssteuersschaltung angeord­ net ist.

2. Eingabe/Ausgabe-Steuerung nach Anspruch 1, dadurch gekennzeichnet, daß der vierte Verbinder längs des rechten oberen Abschnittes der ersten Tochter­ platine und der fünfte Verbinder längs der linken Kante der ersten Tochterplatine angeordnet ist, und daß der sechste Verbinder längs des rechten Ab­ schnittes der oberen Kante der zweiten Tochter­ platine und der siebte Verbinder längs der linken Kante der zweiten Tochterplatine angeordnet ist.

3. Eingabe/Ausgabe-Steuerung nach Anspruch 2, gekenn­ zeichnet durch eine längliche Befestigungstafel, die an der linken Kante der Prozessorplatine angebracht ist, welche eine längliche Tafel aufweist, die sich senkrecht zu der Ebene der Prozessorplatine erstreckt und die sich oberhalb der Bauelementefläche oberhalb sämt­ licher Bauelemente und oberhalb der ersten und zweiten Tochterplatine erstreckt, wobei die Befe­ stigungstafel erste und zweite Öffnungen aufweist, an denen der fünfte und sechste Verbinder liegt.

4. Eingabe/Ausgabe-Steuerung nach Anspruch 3, dadurch gekennzeichnet, daß die erste Tochterplatine eine analoge I/O- Schaltung aufweist, die eine Multiplexerschaltung, die an der linken unteren Ecke der Bauelemente­ seite gelegen ist, eine Mehrzahl von Digital- Analog-Wandlerschaltungen, die mittig in dem oberen halben Abschnitt der Bauelementeseite liegen, einen Analog-Digital-Wandler, der in der oberen rechten Ecke nahe des vierten Verbinders liegt, und eine Mehrzahl von Potentiometern aufweist, die längs der oberen, rechten und unteren Kante der ersten Toch­ terplatine angeordnet sind und Einstellelemente auf­ weisen, die sich nach außen in die Richtungen parallel zu der Ebene der ersten Tochterplatine er­ strecken.

5. Eingabe/Ausgabe-Steuerung nach Anspruch 4, dadurch gekennzeichnet, daß die Prozessorplatine eine dynamische Steuer­ schaltung für einen Speicher mit wahlfreiem Zugriff aufweist, die in dem ersten Bereich nahe des dyna­ mischen Speichers mit wahlfreiem Zugriff liegt.

6. Eingabe/Ausgabe-Steuerung nach Anspruch 5, dadurch gekennzeichnet, daß der elektrisch programmierbare Festwertspeicher, der statische Speicher mit wahlfreiem Zugriff und der Mikroprozessor Bauelemente mit Sockel sind, deren obere Abschnitte sich weiter von der Bau­ elementeoberfläche der Prozessorplatine erstrecken, als die äußere Fläche der Bauelemente auf der Bau­ elementeseite der ersten und zweiten Tochter­ platinen.

7. Eingabe/Ausgabe-Steuerung nach Anspruch 6, dadurch gekennzeichnet, daß der Mikroprozessor ein Mikroprozessor aus der 68 000-Serie ist, daß der elektrisch programmierbare Festwertspeicher einen Speicherplatz von 128 Kilo­ byte hat, daß der statische Speicher mit wahlfreiem Zugriff 16 Kilobyte Speicherplatz hat und daß der dynamische Speicher mit wahlfreiem Zugriff 512 Kilo­ byte Speicherplatz hat.

8. Eingabe/Ausgabe-Steuerung nach Anspruch 7, dadurch gekennzeichnet, daß ein achter Verbinder längs des unteren Abschnittes der rechten Kante der Prozessor­ platine nahe des zweiten Abschnittes der Isolations­ steuerschaltung angeordnet ist.

9. Eingabe/Ausgabe-Steuerung nach Anspruch 8, dadurch gekennzeichnet, daß die Länge der linken Kante und der oberen Kante der Prozessorplatine etwa 16 cm bzw. etwa 23,4 cm beträgt.

10. Eingabe/Ausgabe-Steuerung zum Anschluß an einen Bus auf einer rückwärtigen Ebene, gekennzeichnet durch die Kombination folgender Merkmale:

• (a) eine Prozessorplatine mit einer rechten, linken, unteren und oberen Kante, mit einem ersten Verbinder für eine Steckverbindung mit einem VME-Bus-Verbinder auf der rückseitigen Ebene, einer ersten Puffer­ schaltung, die an den ersten Verbinder angeschlossen ist, einem ersten Adreß-Bus und einem ersten Daten- Bus die jeweils an die erste Pufferschaltung ange­ schlossen sind, einem ersten Speicher mit wahlfreiem Zugriff und zwei Toren, der an den ersten Adreß-Bus und an den ersten Daten-Bus angeschlossen ist, einer zweiten Pufferschaltung, die an den ersten Adreß-Bus und an den ersten Daten-Bus angeschlossen ist, einem zweiten Adreß-Bus und einem zweiten Daten-Bus, die jeweils an die zweite Pufferschaltung angeschlossen sind, einem Mikroprozessor, einem Speicher mit wahl­ freiem Zugriff, einem Festwertspeicher, einer asynchronen Kommunikations-Schnittstellen-Anpas­ sungsschaltung, einem programmierbaren Zeitgeber­ modul, einer Interrupt-Handhabungs- und Erzeugungs­ schaltung, einer Isolationsschaltung, welche jeweils an den zweiten Adreß-Bus und den zweiten Daten-Bus angeschlossen sind, einem dritten Adreß-Bus und einem dritten Bus, die jeweils an die Isolations­ schaltung angeschlossen sind, und einem zweiten und dritten Verbinder, die jeweils sowohl an dem dritten Adreß-Bus als auch an dem dritten Daten-Bus ange­ schlossen sind;
• (b) eine erste Tochterplatine mit einer rechten, oberen, linken und unteren Kante und mit einem vierten Verbinder, einem fünften Verbinder und einer ersten I/O-Schaltung, die zwischen dem vierten und fünften Verbinder angeschlossen ist;
• (c) eine zweite Tochterplatine mit einer rechten, oberen, linken und unteren Kante und mit einem sechsten Verbinder, einem siebten Verbinder und einer zweiten I/O-Schaltung, die zwischen dem sechsten und dem zweiten Verbinder angeschlossen ist;
  wobei die erste und zweite Tochterplatine in paralleler, naher Lagebeziehung angebracht sind, der vierte Verbinder der ersten Tochterplatine in den zweiten Verbinder der Prozessorplatine und der sechste Verbinder der zweite Tochterplatine in den dritten Verbinder der Prozessorplatine eingesteckt sind, um sowohl die erste und zweite Tochterplatine mit dem dritten Adreß-Bus und dem dritten Daten-Bus zu verbinden, als auch die erste und zweite Tochter­ platine gegenüber der Prozessorplatine fest anzu­ bringen, der fünfte und sechste Verbinder verfügbar sind für eine Verbindung von äußeren I/O-Leitern mit der ersten und zweiten Tochterplatine, die erste und zweite Tochterplatine einen ersten Bereich bedecken, der ungefähr die unteren zwei Drittel der Bauelemen­ teseite der Prozesserplatine umfaßt, wobei ein zweiter Bereich ungefähr das obere Drittel der Bau­ elementeseite der Prozessorplatine umfaßt,
  wobei der erste Verbinder längs der rechten Kante der Prozessorplatine nahe seiner oberen Kante an­ geordnet ist, die erste Pufferschaltung teilweise in dem zweiten Bereich und teilweise in dem ersten Be­ reich nahe am ersten Verbinder angeordnet ist, der Speicher mit wahlfreiem Zugriff, ein erster Teil der zweiten Pufferschaltung und der Festwertspeicher in dem zweiten Bereich von rechts nach links längs der oberen Kante der Prozessorplatine angeordnet sind, der Mikroprozessor unter dem ersten Abschnitt der zweiten Pufferschaltung liegt, ein zweiter Abschnitt der zweiten Pufferschaltung zwischen dem Mikropro­ zessor und der ersten Pufferschaltung unter dem Speicher mit wahlfreiem Zugriff liegt,
  wobei die Interrupt-Handhabungs- und Erzeugungs- Schaltung in dem ersten Bereich nahe der ersten Pufferschaltung liegt, der zweite Verbinder in dem ersten Bereich längs der unteren Kante der Pro­ zessorplatine nahe des unteren Abschnitts der rechten Kante liegt, ein erster Abschnitt der Isolationssteuerschaltung in dem ersten Bereich längs des unteren Abschnitts der rechten Kante der Prozessorplatine oberhalb des zweiten Verbinders liegt, der dritte Verbinder parallel zum zweiten Verbinder und in dem ersten Bereich oberhalb des ersten Abschnittes der Isolationssteuerschaltung nahe der Interrupt-Handhabungs- und Erzeugungs- Schaltung und des ersten Puffers liegt, die Isolationsschaltung in dem ersten Bereich links von dem ersten Abschnitt der Isolationssteuerschaltung zwischen dem zweiten und dritten Verbinder liegt, ein zweiter Abschnitt der Isolationssteuerschaltung in dem ersten Bereich links der Isolationsschaltung liegt und der Speicher mit wahlfreiem Zugriff in dem ersten Bereich in der unteren linken Ecke der Bau­ elementeseite der Prozessorplatine links des zwei­ ten Abschnittes der Isolationssteuerschaltung ange­ ordnet ist.

11. Eingabe/Ausgabe-Steuerung zum Anschluß an einen externen Bus auf einer rückseitigen Ebene, gekenn­ zeichnet durch folgende Merkmale:

• (a) eine Prozessorplatine mit einem Mikroprozessor, einem Speicher mit zwei Toren, einem RAM, einem ROM, einer ersten und einer zweiten Bus-Puffer-Schaltung, einer Interrupt-Schaltung, einem ersten und einem zweiten Verbinder, wobei der erste Verbinder und die erste Bus-Puffer-Schaltung den äußeren Bus mit dem ersten Bus verbinden, die zweite Bus-Puffer- Schaltung den ersten Bus mit einem zweiten Bus koppelt, der Speicher mit zwei Toren an den ersten Bus angeschlossen ist, die zweite Bus-Puffer-Schal­ tung den ersten Bus mit einem zweiten Bus koppelt, das RAM, das ROM, der Mikroprozessor und die Inter­ ruptschaltungen jeweils mit dem zweiten Bus verbun­ den sind, die Isolationsschaltung den zweiten Bus mit einem dritten Bus verbindet und der zweite Ver­ binder an den dritten Bus angeschlossen ist;
• (b) eine Tochterplatine mit einem dritten und einem vierten Verbinder und einer ersten Eingabe/Ausgabe- Schaltung, die zwischen dem dritten und vierten Verbinder angeschlossen ist, wobei der dritte Ver­ binder auf der Tochterplatine in den zweiten Ver­ binder auf der Prozessorplatine eingesteckt ist, um die Tochterplatine in einem geringen parallelen Abstand zu der Prozessorplatine derart fest zu befestigen, daß die I/O-Steuerung flach genug ist, um in den Raum eines einzigen Schlitzes auf der rückseitigen Ebene zu passen.

12. Eingabe/Ausgabe-Steuerung nach Anspruch 11, dadurch gekennzeichnet, daß der Abstand von der äußeren Fläche der einge­ steckten Tochterplatine zu der äußeren Fläche der Prozessorplatine ungefähr 10 mm beträgt.

13. Eingabe/Ausgabe-Steuerung nach Anspruch 12, ferner gekennzeichnet durch einen fünften Verbinder auf der Prozessorplatine und eine zweite Tochterplatine mit einem sechsten und siebten Verbinder und einer zweiten Eingabe/Ausgabe- Schaltung, die zwischen dem sechsten und siebten Verbinder angeschlossen ist, wobei die zweite Tochterplatine in die Prozessorplatine eingesteckt ist und fest an dieser befestigt ist, wobei die erste und zweite Tochterplatine zusammen einen ersten Bereich bedecken, der ungefähr zwei Drittel der Fläche der Bauelementeseite der Prozessor­ platine ausmacht, wobei der Mikroprozessor und das ROM in dem zweiten Bereich außerhalb des ersten Bereiches neben der zweiten Tochterplatine ange­ ordnet sind, wobei das ROM und der Mikroprozessor in Sockel eingesetzt sind und eine obere Fläche haben, die sich zu weit nach oben von der Prozessorplatine aus erstreckt, um von der Oberfläche der Bauelemente und Verbinder, die an der Bauelementeseite der ein­ gesteckten Tochterplatine befestigt sind, beabstan­ det zu sein.

14. Eingabe/Ausgabe-Steuerung nach Anspruch 13, dadurch gekennzeichnet, daß die erste Tochterplatine eine analoge I/O-Toch­ terplatine ist, die eine analoge Multiplexerschal­ tung aufweist, die mit dem dritten Verbinder ver­ bunden ist, eine Einrichtung aufweist, um den Aus­ gang des analogen Multiplexers mit dem Eingang eines Analog-Digital-Wandlers zu koppeln, wobei die Aus­ gänge des Analog-Digital-Wandlers mit dem vierten Verbinder verbunden sind.

15. Eingabe/Ausgabe-Steuerung nach Anspruch 13, dadurch gekennzeichnet, daß die erste Tochterplatine eine digitale I/O- Tochterplatine ist, die eine Mehrzahl von digitalen Datenspeicherschaltungen, digitale Ausgangspuffer, Empfängerschaltungen und digitale Steuerlogikschal­ tungen aufweist.

16. Eine Eingabe/Ausgabe-Steuerung für den Anschluß an einen äußeren Bus einer rückseitigen Ebene, gekenn­ zeichnet durch folgende Merkmale:

• (a) eine Prozessorplatine mit einem Mikroprozessor, einem RAM, einem ROM, einer Bus-Puffer-Schaltung und einer Interrupt-Schaltung und ersten und zweiten Verbindern, wobei der erste Verbinder und die Bus- Puffer-Schaltung den äußeren Bus an einen ersten Bus anschließen, das RAM, das ROM, der Mikroprozessor und die Interrupt-Schaltungen jeweils an den ersten Bus angeschlossen sind, eine Isolationsschaltung den ersten Bus mit einem zweiten Bus verbindet und der zweite Verbinder an den zweiten Bus angeschlossen ist;
• (b) eine Tochterplatine mit einem dritten und einem vierten Verbinder und einer ersten Eingabe/Ausgabe- Schaltung, die zwischen dem dritten und vierten Ver­ binder angeschlossen ist, wobei der dritte Verbinder auf der Tochterplatine in den zweiten Verbinder auf der Prozessorplatine eingesteckt ist, um die Toch­ terplatine in einer engen, parallelen räumlichen Lage fest mit der Prozessorplatine derart zu ver­ binden, daß die Eingabe/Ausgabe-Steuerung flach genug ist, daß sie in den Raum eines einzigen Schlitzes an der rückseitigen Ebene paßt.