DE3787223T2

DE3787223T2 - Bit-verschachtelter Multiplexer mit Byte-Synchronisation für verbindende Geräte.

Info

Publication number: DE3787223T2
Application number: DE87305427T
Authority: DE
Inventors: David J Manning
Original assignee: General Datacomm Inc
Current assignee: General Datacomm Inc
Priority date: 1986-06-19
Filing date: 1987-06-18
Publication date: 1994-03-31
Anticipated expiration: 2007-06-19
Also published as: EP0251588A2; AU7442187A; US4710920A; EP0251588B1; CA1265271A; NZ220726A; DE3787223D1; EP0251588A3; AU594785B2; CA1265271C

Description

Diese Patentanmeldung steht im Zusammenhang mit der gleichzeitig anhängigen europäischen Patentanmeldung EPA Nr. 87305426.6, veröffentlicht unter EP-A-251 587, mit dem Titel "Variable Steuerinformations- und Datenübertragungsraten in Hochleistungs-Multiplexsystemen" die dem hiergenannten Rechtsnachfolger übertragen worden ist.
Die vorliegende Erfindung betrifft Zeitmultiplex-(TDM-)Datenfernübertragungssysteme, die die Byte-Synchronisierung von Vorrichtungen gestatten, wenn das Zeitmultiplexsystem für die Bitverschachtelung der Informationen sorgt. Speziell betrifft die vorliegende Erfindung Systeme, die die Byte-Synchronisierung für bitverschachtelte multiplexierte Informationen gestatten, ohne Datenverbundleitungsbandbreite über das zur Multiplexer-Rahmensynchronisierung erforderliche Maß hinaus zu beanspruchen.
In herkömmlichen bitverschachtelten Zeitmultiplexsystemen, wo die Übertragung von Informationen gewünscht wird, umfaßt ein Senderahmen des Multiplexers eine Speichereinrichtung und einen Ringzähler. Der Ringzähler ruft schrittweise verschiedene Adressen in der Speichereinrichtung auf. Die Speichereinrichtung wird entsprechend einem Rahmungsalgorithmus so programmiert, daß sie den Kanal anzeigt, der auf seine Informationen abzufragen ist. Wird ein Kanal abgefragt, so gibt dieser ein Informationsbit aus. Entsprechend werden binäre Informationen aus verschiedenen Eingangskanälen von dem Multiplexer in Entsprechung mit einem Rahmungsalgorithmus zum Zwecke der Übertragung bitweise ineinandergeschachtelt. Die multiplexierten Informationen werden von einem Empfangsrahmen empfangen, wo sie von einem Demultiplexer, der über die Rahmungsalgorithmus-Information verfügt und der sich mit dem Sende-Multiplexer im Gleichlauf befindet, demultiplexiert werden. Auf diese Weise wird der Strom von aus einer Vielzahl von Kanälen stammenden, ineinandergeschachtelten Bits in seine einzelnen Bestandteile getrennt und von den Datenstationen, die an die verschiedenen Kanäle angeschlossenen sind, richtig empfangen. Die multiplexierten Informationen umfassen typischerweise Daten, Steuerinformationen, Synchronisierinformationen und Intermultiplexer-Datenaustauschinformationen.
Herkömmliche Zeitmultiplexsysteme beinhalten ferner Datenpuffer oder elastische Speicher, die dazu dienen, Abweichungen in den Übertragungsraten, mit denen Auswahlsignale von den Sende- und Empfangsrahmen an Kanäle geschickt werden, auszugleichen. Die Speicher fangen kurzzeitige Abweichungen in den Raten, mit denen Daten von den Rahmen ausgewählt werden, und den Raten, mit denen Daten an eine Datenstation übermittelt bzw. von einer Datenstation empfangen werden, auf.
Da Daten und Informationen typischerweise als Informationsbytes codiert werden, ist es bei Zeitmultiplex-Datenfernübertragungssystemen wünschenswert, daß die Empfangs-Datenstation die Position der werthöchsten Bits der empfangenen Information kennt. Da die Bytes jedoch bitweise übertragen werden, ist die Identifizierung der werthöchsten Bits nicht so einfach möglich. Bei einigen Systemen wurde dieses Problem dadurch gelöst, daß das werthöchste Bit so markiert wurde (z. B. durch Aussendung von Steuerinformationen oder zusätzlichen Synchronisierinformationen, die das werthöchste Bit begleiten), daß es von der empfangenden Datenstation erkannt wird. Bei anderen Systemen werden zusätzliche Adreßbits übermittelt, um den Anfang eines jeden Byte anzuzeigen. Wenngleich diese Verfahrensweisen auch eine Lösung des Problems darstellen, so haben sie doch die unerwünschte Begleiterscheinung, daß sie wertvolle Bandbreite beanspruchen und somit den Datendurchsatz reduzieren. Es wäre also eindeutig ein Vorteil, wenn man die werthöchsten Bits lokalisieren könnte, ohne hierfür zusätzliche Bandbreite zu beanspruchen.
Es ist daher ein Gegenstand dieser Erfindung, Systeme zur Identifizierung des werthöchsten Bit eines über einen bitverschachtelten Multiplexer übermittelten Informationsbyte vorzustellen, die keine zusätzliche Bandbreite beanspruchen.
Es ist ferner Gegenstand dieser Erfindung, ein System zur Byte-Synchronisierung von über bitverschachtelte Multiplexer miteinander kommunizierenden Vorrichtungen vorzustellen, bei dem allgemeine Synchronisierinformationen Verwendung finden, die für die Rahmensynchronisierung der Multiplexer erforderlich sind.
Die Erfindung zur Bereitstellung eines bitverschachtelten Multiplexer- Systems, das für die Byte-Synchronisierung von über Kanäle dieses Systems miteinander kommunizierenden Vorrichtungen sorgt, umfaßt:
a) einen Multiplexer mit
(1) einem Senderahmen, der mindestens einen Ringzähler und eine Speichereinrichtung beinhaltet, dadurch gekennzeichnet, daß besagte Ringzähler die Speichereinrichtung adressieren und die Speichereinrichtung entsprechend einem Rahmungsalgorithmus der zumindest Daten von besagten Vorrichtungen sowie Multiplexer-Rahmensynchronisierinformationen rahmt, programmiert ist,
(2) einer Vielzahl von Sendedatenpuffern die jeweils mit einer anderen Vorrichtung besagter Vorrichtungen verknüpft sind und die Informationsbits von ihrer jeweiligen Vorrichtung empfangen, dadurch gekennzeichnet, daß ein Sendedatenpuffer ein Informationsbit zum Zwecke der Übertragung aussendet, wenn besagter Senderahmen einen Kanal auswählt, der mit besagte in Sendedatenpuffer in Entsprechung mit besagtem Rahmungsalgorithmus verknüpft ist;
b) einen Demultiplexer mit
(1) einem Empfangsrahmen der mindestens einen Ringzähler sowie eine Speichereinrichtung umfaßt, dadurch gekennzeichnete daß besagte Ringzähler die Speichereinrichtung adressieren und die Speichereinrichtung in Entsprechung mit einem zweiten Rahmungsalgorithmus, der zumindest Daten und Rahmensynchronisierinformationen von besagtem Multiplexer demultiplexiert, programmiert ist, wobei besagte Rahmensynchronisierinformationen verwendet werden, um Sende- und Empfangsrahmen von besagtem Multiplexer und besagtem Demultiplexer zu synchronisieren,
(2) einer Vielzahl von Empfangsdatenpuffern zur Sammlung von Informationsbits, die von besagtem Empfangsrahmen ausgewählt wurden, und zur Übertragung dieser Informationsbits an ihre jeweiligen Vorrichtungen; und
c) mindestens eine Datenverbundleitung, die besagten Multiplexer und besagten Demultiplexer verbindet und über die multiplexierte Daten und Rahmensynchronisierinformationen übertragen werden; dadurch gekennzeichnet, daß:
d) besagter Multiplexer eine Vielzahl von Sende-Zeichenpuffern beinhaltet, von denen jeder mit einer anderen Vorrichtung besagter Vorrichtungen verbunden ist, wobei im Falle der Auswahl eines Kanals durch einen Senderahmen ein Informationsbit in den Sende-Zeichenpuffer des ausgewählten Kanals geschrieben wird, dadurch gekennzeichnet, daß dieses Bit einen ersten Wert hat, wenn ein vorherbestimmtes Bit eines Byte wie durch besagten Rahmungsalgorithmus definiert entsprechend dem besagten Rahmen ausgewählt wird, und daß dieses Bit einen zweiten Wert hat, wenn ein anderes als das vorherbestimmte Bit eines Byte wie durch besagten Rahmungsalgorithmus definiert ausgewählt wird, und wobei in dem Falle, wo ein Informationsbit einen Sende-Zeichenpuffer verläßt, die mit diesem Puffer verbundene Vorrichtung ein Informationsbit in ihre zugehörigen Sendedatenpuffer ausgibt, dadurch gekennzeichnet, daß besagtes ausgegebenes Bit das besagte vorherbestimmte Bit eines Byte ist, wenn das den Puffer verlassende Bit besagten ersten Wert hat;
e) besagter Demultiplexer eine Vielzahl von Empfangs-Zeichenpuffern beinhaltet, wobei in dem Falle, wo ein Informationsbit in den Empfangs-Datenpuffer einer Vorrichtung geschrieben wird, ein zusätzliches Bit in besagten Empfangs-Zeichenpuffer geschrieben wird, dadurch gekennzeichnet, daß besagtes zusätzliches Bit einen ersten Wert hat, wenn besagtes vorherbestimmtes Bit eines Byte wie durch besagten zweiten Rahmungsalgorithmus von besagtem Demultiplexer definiert durch besagten Empfangsrahmen angezeigt wird, und besagtes zusätzliches Bit einen zweiten Wert hat, wenn ein anderes Bit als das vorherbestimmte Bit wie durch besagten zweiten Rahmungsalgorithmus von besagtem Demultiplexer definiert von besagtem Empfangsrahmen angezeigt wird, und wobei in dem Falle, wo ein Informationsbit einen Empfangs- Zeichenpuffer zusammen mit einem einen Empfangs-Datenpuffer verlassenden Bit verläßt, die daran angeschlossene Vorrichtung darüber informiert wird, ob besagtes den besagten Empfangs-Datenpuffer verlassendes Bit dem Wert des den besagten Empfangs-Zeichenpuffer verlassenden Bit nach das besagte vorherbestimmte Bit eines Byte ist; und
f) die Gesamtverzögerung zwischen der Anforderung eines bestimmten Bit durch besagten Senderahmen und der Aussendung des angeforderten Bit über besagte Datenverbundleitung I*L + C Bits entspricht, worin I eine ganze Zahl größer null, L die Anzahl der Bits in einem Byte und C eine Konstante ist, die eine Phasenverschiebung zwischen den synchronisierten Sende- und Empfangsrahmen festlegt.
Gemäß dieser Erfindung verfügt der Multiplexer dieser Erfindung vorzugsweise über demultiplexierende Fähigkeiten und der Demultiplexer über multiplexierende Fähigkeiten, wodurch ein Vollduplex-System möglich ist. Ebenso ist die Phasenverschiebung (C) vorzugsweise gleich null und ist die Gesamtsendeverzögerung auf ein Vielfaches der Anzahl Bits in einem Byte eingestellt. Das vorherbestimmte Bit des Byte, das zur Markierung ausgewählt wird, ist vorzugsweise das werthöchste Bit.
Gemäß dieser Erfindung haben der Sende-Datenpuffer und der Sende- Zeichenpuffer Eingabe- und Ausgabezeiger, wobei der Eingabezeiger des Sende-Zeichenpuffers auf die von der Datenstation angeforderten Daten zeigt (d. h. ein werthöchstes Bit wird angefordert, wenn der Eingabezeiger auf eine "1" zeigt, und ein geringerwertiges Bit wird angefordert, wenn der Eingabezeiger auf eine "0" zeigt) und der Eingabezeiger des Sende-Datenpuffers anzeigt, wo die von der Datenstation eingehenden Daten in dem Sende-Datenpuffer zu speichern sind. Der Ausgabezeiger des Sende-Datenpuffers weist auf den Speicherplatz des Bit in dem Sende-Datenpuffer, das über die Datenverbundleitung übertragen werden soll, wenn der Kanal in Entsprechung mit dem Rahmen ausgewählt wird, hin, während der Ausgabezeiger des Sende-Datenpuffers auf die Stelle hinweist, an der nach Auswahl des Kanals eine "1" oder eine "0" in den Zeichenpuffer einzufügen ist, und dies in Abhängigkeit davon, ob der Rahmungsalgorithmus ein werthöchstes Bit oder ein geringerwertiges Bit fordert.
Die nachfolgende Beschreibung bezieht sich im einzelnen auf die verschiedenen Merkmale des bitverschachtelten Multiplexer-Systems der vorliegenden Erfindung. Zum Zwecke des besseren Verständnisses der Erfindung wird in der Beschreibung auf die begleitenden Abbildungen, die das bitverschachtelte Multiplexer-System am Beispiel einer bevorzugten Anwendung veranschaulichen, Bezug genommen. Es wird ausdrücklich darauf hingewiesen, daß das bitverschachtelte Multiplexer-System dieser Erfindung nicht auf die bevorzugte Anwendung, wie in den Abbildungen dargestellt, beschränkt ist.
Die Abbildung 1 zeigt ein Blockschaltbild des Multiplexer/Demultiplexer- Systems dieser Erfindung, das die Byte-Synchronisierung bitverschachtelter Informationen zuläßt ohne Beanspruchung von mehr Datenverbundleitungsbandbreite als für die Multiplexer-Rahmensynchronisierung erforderlich.
Die Abbildung 2 zeigt ein Blockschaltbild und ein Flußdiagramm der Zeiger und Taktgabe, die in Verbindung mit dem Multiplexer/Demultiplexer-System dieser Endung wie in Abbildung 1 gezeigt Verwendung finden.
In der Abbildung 1 ist das System dieser Erfindung (10) dargestellt, das einen bit-multiplexierten Datenverkehr zwischen einer Vielzahl von Datenstationen 20a, 20b, 20c . . . , 20r, 20s, . . . zuläßt, wobei Byte-Synchronisation ohne Beanspruchung von zusätzlicher Datenverbundleitungs-Bandbreite erzielt wird. Das System umfaßt grundsätzlich einen Multiplexer 30, einen Demultiplexer 40 und eine Datenverbundleitung 50a. Der Multiplexer 30 beinhaltet einen Senderahmen 52, der eine Speichereinrichtung. Wie z. B. ein RAM, sowie mindestens einen Ringzähler, der entsprechend einem Rahmungsalgorithmus programmiert ist, umfaßt, sowie einen Sende-Datenpuffer 54 und einen Sende- Zeichenpuffer 56 für jede Datenstation oder Vorrichtung 20a, 20b, 20c . . . , die an das System angeschlossen werden soll. Der Demultiplexer beinhaltet einen Empfangsrahmen 62, der mit dem Senderahmen 52 synchronisiert wird und der ein RAM und mindestens einen Ringzähler umfaßt, sowie einen Empfangs- Datenpuffer 64 und einen Empfangs-Zeichenpuffer 66 für jede an das System angeschlossene Datenstation oder Vorrichtung 20r, 20t. Wie später noch im einzelnen erläutert, wird, um den Datenverkehr im Vollduplexverfahren zu gestatten, eine zusätzliche Datenverbundleitung 50b verwendet und umfaßt der Multiplexer ferner einen Empfangsrahmen 72 und eine Vielzahl von Empfangs- Datenpuffern 74 und Empfangs-Zeichenpuffern 76, während der Demultiplexer einen Senderahmen 82 und eine Vielzahl von Sende-Datenpuffern 84 und Sende-Zeichenpuffern 86 beinhaltet.
Wie oben erwähnt, umfaßt der Senderahmen 52 von Multiplexer 30 eine Speichereinrichtung (RAM) und mindestens einen Ringzähler. Die Einzelheiten der Ringzähler einschließlich der Taktgabe entsprechen dem Stand der Technik und sind somit bekannt; die Ringzähler sind so organisiert, daß sie ein RAM adressieren, das entsprechend einem Rahmungsalgorithmus programmiert ist. Der bevorzugte Rahmungsalgorithmus zur Verwendung in der vorliegenden Erfindung entspricht dem Algorithmus, der in der in gemeinsamem Besitz befindlichen europäischen Patentanmeldung EPA Nr. 87305426.6 enthüllt ist. Die vorgenannte Erfindung beschreibt die Verwendung eines Rahmungsalgorithmus mit sich wiederholenden Rahmen, die sich auf Daten beziehen, und einem Überrahmen, der sich auf Steuerinformationen, Synchronisierinformationen und sonstigen allgemeinen Informationen bezieht. Nach EP-A-68595 wird ein effizienter Rahmungsalgorithmus erstellt, der sich innerhalb des Zeitmultiplexsystems ohne Unterbrechung des Systembetriebs und ohne Datenverlust implementieren läßt. In einem effizienten Rahmungsalgorithmus gilt, je größer die Datenübertragungsrate eines Kanals ist, desto häufiger sollte dieser Kanal abgefragt werden. Die unter EP-A-68595 enthüllte Erfindung verwendet eine Einrichtung zur Bestimmung der Datenübertragungsraten eines jeden Kanals, wie beispielsweise einen Motorola 6840, sowie ein Rechnerprogramm nebst dem zu dessen Abwicklung erforderlichen Mikroprozessor und Speicher zur Berechnung der Verteilung der Kanalauswahlsignale in dem Rahmen. Der resultierende Rahmungsalgorithmus wird in dem Speicher, auf das der Zeitmultiplexer Zugriff nimmt, abgelegt. In EP-A-68595 wird ferner die Verwendung von zwei RAM-Speichern dargestellt, was die Möglichkeit bietet, den Rahmungsalgorithmus in dem zweiten Speicher zu aktualisieren, während der Rahmungsalgorithmus in dem ersten Speicher verwendet wird. Nachdem der aktualisierte Rahmungsalgorithmus geschrieben worden ist, kann das System ohne jeglichen Datenverlust auf den zweiten Speicher umgeschaltet werden. Für die Zwecke der vorliegenden Erfindung jedoch genügt jeder Rahmungsalgorithmus, der mindestens Daten und Multiplexer-Rahmensynchronisierinformationen rahmt. Der Rahmungsalgorithmus wird typischerweise auch Steuerinformationen von den peripheren Datenstationen und von den Multiplexern sowie Intermultiplexer-Datenaustauschinformationen rahmen.
Entsprechend der bevorzugten Anwendung der Erfindung, in der bis zu sechzehn Peripheriegeräte an den Multiplexer 30 angeschlossen werden können, umfaßt jede Adresse in dem RAM acht Informationsbits. Ein erstes Bit wird verwendet, um anzuzeigen, wo in dem Rahmungsalgorithmus sich ein erster Zähler befindet; d. h. in einem Rahmen, so daß ein Datenbit angefordert wird, oder in dem Überrahmen, so daß ein Steuerbit, ein Synchronisierbit, ein Intermultiplexer-Datenaustauschbit oder ein allgemeines Informationsbit angefordert wird. Befindet sich das erste Bit in einem Rahmen und soll ein Datenbit angefordert werden, dann werden vier weitere Bits verwendet, um den Kanal (das Peripheriegerät) anzuzeigen, von dem das nächste Informationsbit, das über die Datenverbundleitung übertragen werden soll, übernommen werden soll. Ein sechstes Bit wird verwendet, um anzuzeigen, ob das geforderte Bit ein werthöchstes Bit ist oder nicht, während ein siebtes und achtes Bit undefiniert bleiben. Wegen des sechsten Bit wird daher das erste, neunte, siebzehnte, . . . Element (bei Verwendung von 8-Bit-Bytes) oder ein bestimmter Kanal in dem Rahmen mit einem Markierungsbit gekennzeichnet, um ein werthöchstes Bit anzuzeigen.
Ist das erste Bit der acht an der adressierten Stelle in dem RAM plazierten Bits ein Hinweis auf den Überrahmen, dann werden die verbleibenden sieben Bits ignoriert. Ein zweiter Ringzähler (der Überrahmen-Ringzähler) wird statt dessen inkrementiert und adressiert einen anderen, für den Überrahmen bestimmten Speicherplatz in dem RAM. Die acht Bits des RAM werden dann ausgewertet, um zu ermitteln, ob Steuerinformationen oder ein Synchronisier- oder Datenaustauschbit gesandt werden sollen. Entsprechend der bevorzugten Anwendung gilt, daß wenn irgendeines der drei wertniedrigsten Bits "0" ist, Steuerinformationen gesandt werden sollen. In einer solchen Anwendung liefern die ersten vier Bits die Adresse des Kanals, von dem Steuerinformationen empfangen werden sollen, und zeigen die letzten vier Bits an, welches Steuerbit übertragen werden soll. Sind die drei wertniedrigsten Bits jedoch allesamt auf "1" gesetzt, dann bemüht sich das System um Intermultiplexer-Datenaustausch oder Synchronisation und haben die ersten fünf Bits eine andere Bedeutung. D.h., sind die ersten fünf Bits auf "0" gesetzt, so ist dies als "keine Funktion" ("no operation") definiert. Ist das erste Bit auf "1" gesetzt, so zeigt dies das Ende eines Überrahmens an. Ist das zweite Bit auf "1" gesetzt, so wird dadurch das erste oder letzte Bit eines Intermultiplexer-Datenaustauschbyte angezeigt. Ist das fünfte Bit auf "1" gesetzt, so weist dies auf ein Datenaustauschbit hin. Und schließlich, sind das vierte und das fünfte Bit auf "1" gesetzt, so zeigt dies ein Synchronisierbit an. Es sollte klar sein, daß sich dem Fachmann viele verschiedene Schemata eröffnen, um zwischen Datenaustausch-, Synchronisier- und Steuerbits zu differenzieren.
Der Empfangsrahmen 62 des Demultiplexers 40 - um auf die Abbildung 1 zurückzukommen - ist in ähnlicher Weise wie der Senderahmen 52 aufgebaut. Der Empfangsrahmen 62 beinhaltet somit, wie oben erwähnt, eine Speichereinrichtung, wie z. B. ein RAM, und mindestens einen Ringzähler, der das RAM adressiert. Ein erster demultiplexierender Ringzähler wird durch den Empfang von Datenbits von der Datenverbundleitung 50a inkrementiert und ist so ausgelegt, daß er RAM-Speicherplätze adressiert. Ein zweiter Ringzähler kommt zum Einsatz, wenn das RAM anzeigt, daß Überrahmeninformationen empfangen werden sollen. Das RAM ist im wesentlichen entsprechend einem Rahmungsalgorithmus so programmiert, daß die Daten, Steuer- und Synchronisierinformationen, die der Demultiplexer 40 von dem Multiplexer 30 empfängt, demultiplexiert und entweder von dem Empfangsrahmen 62 verwertet oder über die richtigen Kanäle an die Peripheriegeräte 20r, 20s, . . . weitergeleitet werden können. Die in dem Überrahmen enthaltenen Synchronisierinformationen werden zur Unterstützung der Synchronisierung des Senderahmens 52 und des Empfangsrahmens 62 und somit des Multiplexers 30 und des Demultiplexers 40 herangezogen. Der Fachmann wird einsehen, daß die "Synchronisierung" der Sende- und Empfangsrahmen eine Zeitverschiebung erfordert, die der Zeit entspricht, die für die Übertragung von Informationen über eine von der Datenverbundleitung 50a überbrückte Entfernung benötigt wird. Schließt die Datenverbund-"Leitung" einen Satelliten mit ein, so kann die Zeitverschiebung in der Tat beachtlich sein. Man wird auch feststellen, daß die Sende- und Empfangsrahmen mit einer Phasenverschiebung synchronisiert werden können. D.h., während der Senderahmen ein werthöchstes Bit beispielsweise an der ersten Hinweisstelle in dem Rahmen auf einen bestimmten Kanal aufweist, kann bei dem Empfangsrahmen eine Phasenverschiebung erfolgen, durch die die erwartete Position des werthöchsten Bit verschoben wird. Wie später noch erläutert, kann der Empfangsrahmen somit als werthöchstes Bit eine Stelle in dem Rahmen definieren, der eine Anzahl Auswahlsignale für einen bestimmten Kanal von der erwarteten Stelle des werthöchsten Bit zugewiesen wird.
Wie das System der vorliegenden Erfindung im einzelnen funktioniert, läßt sich am besten anhand von Abbildung 2 in Verbindung mit Abbildung 1 verstehen. Wird auf das RAM des Senderahmens 52 zugegriffen, so gibt dieses ein "Auswahlsignal" an die erste Vier-Bit-Adresse, die es speichert, aus. Diese Adresse ist die Adresse des Kanals (d. h. des Sende-Datenpuffers 54), von wo das nächste über die Datenverbundleitung 50a zu übertragende Informationsbit empfangen werden soll. Das "Auswahlsignal" veranlaßt den Sende-Datenpuffer 54, über die Datenverbundleitung 50a den an dem Speicherplatz, auf den der Ausgabezeiger 90 zeigt gespeicherten Inhalt auszugeben. Gleichzeitig veranlaßt das "Auswahlsignal" das Schreiben eines Bits in den Sende-Zeichenpuffer 56 an die Stelle in dem Zeichenpuffer 56, auf die der Ausgabezeiger 90 weist. Ist das Informationsbit gemäß dem Rahmungsalgorithmus als ein vorherbestimmtes Bit eines Byte definiert, für das eine Markierung gewünscht wird (z. B. das werthöchste Bit), dann wird eine "1" in den Sende-Zeichenpuffer 56 an die Stelle, auf die der Ausgabezeiger 90 zeigt, geschrieben. Handelt es sich bei dem Bit nicht um das vorherbestimmte Bit, so wird eine "0" in den Zeichenpuffer 56 geschrieben. Nach der Ausgabe des ausgewählten Bits an die Datenverbundleitung und nach dem Schreiben eines Bits in den Zeichenpuffer 56 wird der Ausgabezeiger 90 aktualisiert und zeigt auf neue Plätze in dem Sende- Datenpuffer 54 und dem Sende-Zeichenpuffer 56. Wie leicht zu erkennen ist, werden also bestimmte Plätze in dem Sende-Datenpuffer 54 und dem Sende- Zeichenpuffer 56 in Entsprechung mit dem Ausgabezeiger 90 immer gleichzeitig adressiert. Es ist ebenso zu beachten, daß wenngleich der Ausgabezeiger 90 auch als ein Einzelelement dargestellt ist, das auf zwei Puffer zeigt, diese Zeiger ebenso auf verschiedene Plätze in den Puffern zeigen könnte. Darüber hinaus könnten, wenn dies gewünscht wird, auch zwei Ausgabezeiger vorgesehen werden, so lange diese gemeinsam aktualisiert werden.
Während der Ausgabezeiger 90 das Auslesen von Informationen aus dem Sende-Datenpuffer 54 veranlaßt, veranlaßt der Eingabezeiger 92 das Einfügen von Informationen in denselben Datenpuffer zum Zwecke der Speicherung. Ein Hochgeschwindigkeitstakt 94, vorzugsweise um 2 MHz, wird von dem Dividierer 96 geteilt, um die Baudrate des jeweiligen Kanals oder Peripheriegeräts 20 einzustellen. An einer Flanke des Taktzyklus wird ein Bit aus dem Platz in dem Sende-Zeichenpuffer 56, auf den Zeiger 92 hinweist, ausgelesen und als Hinweis darauf verwendet, daß das Peripheriegerät 20 ein Informationsbit an den Sende-Datenpuffer 54 übermitteln soll. Zeigt der Zeiger 92 auf ein Bit in dem Zeichenpuffer 56 mit dem Wert "1", so ist das Peripheriegerät angewiesen, ein bestimmtes Bit eines Byte (üblicherweise das werthöchste Bit) an den Platz in dem Sende-Datenpuffer 54 zu schicken, auf den der Eingabezeiger 92 hinweist. Andernfalls ist das Peripheriegerät angewiesen, ein anderes Bit zu übermitteln. Die Ausgabe des Bit durch die Datenstation erfolgt typischerweise an der anderen Flanke des Taktzyklus. Es sollte klar sein, daß bei einer solchen Organisation wie oben beschrieben Bytesynchronisierungsfehler der peripheren Datenstation schnell korrigiert werden, da der Sende-Datenpuffer die Datenstation darüber informiert, ob das von ihm zu übertragende Bit ein werthöchstes Bit ist. Würde kein Zeichenpuffer verwendet werden und würde statt dessen zunächst Synchronisation hergestellt werden und die Aufrechterhaltung der Bytesynchronisation im Verlaß auf die Taktgabe erfolgen, dann könnte ein Fehler zu einem fortgesetzten Synchronisationsausfall führen.
Damit das System zur Erzielung von Bytesynchronisation für bitverschachtelte Zeitmultiplexsysteme funktioniert, muß die Verzögerung auf der Senderseite des Systems konstant auf I*L + C Bits gehalten werden, worin l für eine ganze Zahl größer null, L für die Anzahl der Bits in einem Byte und C für die Phasenverschiebung, die zur relativen Einstellung der synchronisierten Rahmen benutzt wird, steht. Vorzugsweise wird C auf einem Wert von null gehalten. In diesem Fall müssen, um eine Verzögerung von I*L Bits zu erzielen, die Positionen der Eingabe- und Ausgabezeiger 92, 90 in den Zeichen- und Sende-Datenpuffern 56, 54 sorgfältig gewählt werden. So würde zum Beispiel bei Acht-Bit-Bytes und einer Distanz zwischen dem Ausgabezeiger und dem Eingabezeiger in dem Zeichenpuffer von fünf Bits (d. h. es würde fünf Bewegungen des Eingabezeigers erfordern, bis dieser mit dem Ausgabezeiger gleichgezogen hätte) die Distanz zwischen dem Eingabezeiger und dem Ausgabezeiger in dem Sende-Datenpuffer 3 + I*L Bits betragen (d. h. es würde drei oder elf oder neunzehn usw. Bewegungen des Ausgabezeigers erfordern, bis dieser den Eingabezeiger eingeholt hätte).
Wird C (die Phasenverschiebung) nicht gleich null gehalten, dann müßte eine Phasenverschiebung in die synchronisierten Rahmen 52 und 62 eingeführt werden. D.h., anstelle die werthöchsten Bits in dem Rahmen an der fünften, neunten . . . Hinweisstelle auf einen Kanal wie in dem Senderahmen zu erwarten, müßte der Empfangsrahmen so programmiert werden, daß er ein werthöchstes Bit an der C-ten Hinweisstelle nach dem ersten, neunten . . . Hinweis erwartet. Beträgt die Gesamtverzögerung durch die Sendepuffer also beispielsweise achtzehn Bits und umfaßt ein Byte acht Bits, dann würde C auf Zwei eingestellt werden. In einem solchen Fall würden die werthöchsten Bits über die Datenverbundleitung einheitlich immer zwei Auswahlsignale nach dem Auswahlsignal, das entsprechend dem Senderahmen ein werthöchstes Bit sein müßte, übertragen werden. Der Empfangsrahmen ist also so ausgelegt, daß er die Verzögerung dadurch ausgleicht, daß er die Positionen, an denen werthöchste Bits erwartet werden, um zwei Stellen verschiebt.
Wegen etwaiger Zeitsteuerungsabweichungen zwischen dem Sendeauswahlsignal des Senderahmens 52, der den Ausgabezeiger 90 ansteuert, und dem Sendetakt 94, der den Eingabezeiger 92 ansteuert, ist es normal, daß die Distanz zwischen dem Eingabe- und dem Ausgabezeiger variiert. Daher sollte die Länge des Sende-Datenpuffers wie auch die Länge des Sende-Zeichenpuffers vorzugsweise gleich der oder größer als die Länge eines Byte sein. Bei der vorgesehenen Auslegung jedoch bleibt die Verzögerung durch das System auch dann konstant, wenn Taktabweichungen auftreten. Somit entspricht die Verzögerung durch den Sende-Datenpuffer:
Bm-Pi,m + Po,m (1)
wenn die Position des Eingabezeigers über der Position des Ausgabezeigers in dem Zeichenpuffer liegt; und
Po,m-Pi,m (2)
wenn die Position des Ausgabezeigers über der Position des Eingabezeigers in dem Zeichenpuffer liegt; wobei Bm für die Länge des Zeichenpuffers, Pi,m für die Eingabezeigerposition in dein Sende-Zeichenpuffer und Po,m für die Ausgabezeigerposition in dem Zeichenpuffer steht.
Die Verzögerung durch den Sende-Datenpuffer entspricht:
Pi,t-Po,t (3)
wenn die Position des Eingabezeigers über der Position des Ausgabezeigers in dem Sende-Datenpuffer liegt und
Bt-Po,t-Pi,t (4)
wenn die Position des Ausgabezeigers über der Position des Eingabezeigers in dein Sende-Datenpuffer liegt; wobei Bt für die Länge des Sende-Datenpuffers, Po,t und Pi,t für die Ausgabezeigerposition bzw. Eingabezeigerposition in dem Sende-Datenpuffer stehen.
Die Gesamtverzögerung durch die Sendepuffer beinhaltet die Summe aus den Gleichungen (1) oder (2) und (3) oder (4), je nach den Positionen der Zeiger in den jeweiligen Puffern. Unabhängig davon ist zu erkennen, daß wenn die Eingabe- und Ausgabezeiger auf eine gegebene Verzögerung eingestellt werden, die Verzögerung immer konstant bleibt, da die Gleichungen (1) und (2) die Eingabezeigerposition subtrahieren und die Ausgabezeigerposition addieren, während die Gleichungen (3) und (4) die Eingabezeigerposition addieren und die Ausgabezeigerposition subtrahieren. D.h., bei einem von dem Senderahmen zusätzlich ausgegebenen Auswahlsignal, wodurch sich die Ausgabezeigerposition um eins erhöhen würde, würde dein Wert der Gleichung (1) oder (2) eine Eins hinzuaddiert, während von dein Wert der Gleichung (3) oder (4) derselbe Betrag subtrahiert würde. Entsprechend gilt, daß wenn der Sendetakt den Eingabezeiger 92 aktualisieren würde, ohne daß ein Auswahlsignal von dem Senderahmen 25 ausgegeben worden ist, sich der Wert der Gleichung (1) oder (2) um eins verringern, sich der Wert der Gleichung (3) oder (4) jedoch um eins erhöhen würde. Die Netto-Verzögerung bleibt unverändert.
Die Auslegung des Systems zur Sicherstellung einer konstanten Verzögerung läßt sich leichter verstehen, wenn der Zeichenpuffer und der Sende- Datenpuffer die gleiche Länge besitzen und über eine Speicherkapazität verfügen, die der Bytelänge entspricht. In diesem Falle werden Pi,t und Pm,t so eingestellt, daß sie Po,m und Pi,m entsprechen. Die Addition von Gleichung (1) und Gleichung (3) zeigt, daß die Verzögerung immer der Pufferlänge des Zeichenpuffers entspricht (alles andere wird ignoriert), während die Addition von Gleichung (2) und Gleichung (4) zeigt, daß die Verzögerung immer der Pufferlänge des Sende-Datenpuffers entspricht (alles andere wird ignoriert). Da die Pufferlängen gleich eingestellt werden, entspricht die Bitverzögerung durch die Sendepuffer immer der Pufferlänge. Da die Bitlänge der Puffer in dieser speziellen Anordnung auf die Länge des Byte eingestellt worden ist, entspricht die Bitverzögerung, wie zu erkennen ist, einem Vielfachen der Bytelänge. Somit ist keine Phasenverschiebung zwischen dem Senderahmen und dem Empfangsrahmen erforderlich.
Entsprechend dieser Erfindung werden die Längen des Sende-Datenpuffers und des Sende-Zeichenpuffers vorzugsweise so gewählt, daß sie übereinstimmend der zweifachen Länge eines Byte entsprechen. Vorzugsweise werden die Eingabe- und Ausgabezeiger in beiden Puffern in in eine übereinstimmende Position gebracht, wobei die Distanz zwischen Eingabe- und Ausgabezähler die Hälfte der Länge des Puffers (ein Byte) beträgt. Auf diese Weise werden die von dem Senderahmen 52 zur Aktualisierung des Ausgabezeigers 90 und die von dein Sendetaktgeber 94 zur Aktualisierung des Eingabezeigers 92 eingehenden Auswahlsignale um fast ein ganzes Byte versetzt. Ist die Abweichung zwischen den Takten so, daß die Eingabe- und Ausgabezeiger kollidieren, dann geht das System in die Ausgangsstellung zurück und werden die Puffer neuinitialisert, so daß der Datenpuffer alle "1"-Signale und der Zeichenpuffer alle "0"-Signale enthält.
Betrachten wir nun die demultiplexierende Funktion des Systems im einzelnen, wie in Abbildung 2 dargestellt. Daten, die von der Datenverbundleitung 50a empfangen werden, werden von dem Empfangsrahmen 62 demultiplexiert. Da der Empfangsrahmen 62 mit dem Senderahmen 52 synchronisiert und entsprechend einem Rahmungsalgorithmus ähnlich dem Rahmungsalgorithmus, der in dem Senderahmen 52 zum Einsatz kommt, programmiert wird, erkennt der Empfangsrahmen, ob es sich bei den eingehenden Informationen um Daten, Steuerinformationen oder Intermultiplexer-Synchronisier- oder Datenaustauschinformationen handelt und ist so in der Lage, die Daten und Steuerinformationen den richtigen Kanälen zuzuführen. D.h., wenn Steuerinformationen und Daten an den Empfangs-Datenpuffer 64 des Kanals, der diese Steuerinformationen und Daten empfangen soll, übertragen werden sollen, dann generiert der Empfangsrahmen ein "Auswahlsignal". Der ausgewählte Empfangs-Datenpuffer 64 empfängt die eingehenden Daten und legt sie in einem von dem Empfangseingabezeiger 100 angewiesenen Register ab. Gleichzeitig generiert der Empfangsrahmen auch ein Markierungsbit zur Plazierung in ein von dem Empfangseingabezeiger 100 angewiesenes Register des Empfangs-Zeichenpuffers 66. Handelt es sich bei dem empfangenen Bit nach dem Rahmungsalgorithmus des Empfangsrahmens 62 um das vorherbestimmte Bit des Byte (z. B. das werthöchste Bit), dann wird eine "1" in den Empfangs- Zeichenpuffer 66 geschrieben. Wenn nicht, dann wird eine "0" in den Puffer an die Stelle geschriebene die der Empfangseingabezeiger 100 anweist. Nach dem Schreiben in den Empfangs-Datenpuffer und den Empfangs-Zeichenpuffer wird der Empfangseingabezeiger 100 inkrementiert.
Wie die Peripheriegeräte auf der Senderseite haben auch die Datenstationen 20r, 20s . . . auf der Empfangsseite eine von einem Taktgeber eingestellte Baudrate. Taktgeber 104 ist ein Hochgeschwindigkeitstaktgeber, der auf denselben Takt von 2 MHz wie der Taktgeber 94 eingestellt ist. Ein Dividierer 106 teilt die Taktrate, um die Baudrate des jeweiligen Empfangskanals oder Empfangs-Peripheriegeräts 20 einzustellen. Ist das Peripheriegerät bereit, ein Informationsbit zu empfangen, dann wird das Bit aus dein Empfangs-Datenpuffer an der von dein Empfangsausgabezeiger 102 angewiesenen Stelle abgerufen. Gleichzeitig wird das Peripheriegerät von dem Empfangs-Zeichenpuffer 66 darüber informiert, ob es sich bei dein zu empfangenden Bit um das vorherbestimmte Bit des Byte (das werthöchste Bit) handelt oder nicht, indem der Ausgabezeiger veranlaßt, die Information in dem Zeichenpuffer 66, auf die er zeigt, an das Peripheriegerät zu übertragen. Handelt es sich bei dem den Empfangs- Zeichenpufferverlassende Bit um eine "1"- dann weiß das Peripheriegerät, daß das Bit, das es von dem Empfangs-Datenpuffer empfangen wird, ein werthöchstes Bit ist. Entsprechend weiß das Peripheriegerät, wenn es sich bei dein von dein Zeichenpuffer empfangenen Bit um eine "0" handelt, daß es sich bei dem von dein Empfangs-Datenpuffer eingehenden Bit um ein anderes als ein werthöchstes Bit handelt. Die jeweilige Länge des Empfangs-Datenpuffers 64 und des Empfangs-Zeichenpuffers 66 ist für die Erfindung nicht entscheidend. Jedoch müssen die Pufferlängen identisch sein und sind sie vorzugsweise so anzusetzen, daß sie mindestens ein Byte betragen, um Abweichungen zwischen dem Taktgeber 104 und dein Empfangsrahmen 62 auszugleichen.
Entsprechend dieser Erfindung verfügt der Multiplexer 30 dieser Erfindung vorzugsweise über demultiplexierende Fähigkeiten und der Demultiplexer 40 vorzugsweise über multiplexierende Fähigkeiten, wodurch ein Vollduplex- System möglich wird bei Bereitstellung einer zusätzlichen Datenverbundleitung 50b. Dementsprechend, wie in Abbildung 1 dargestellt, beinhaltet der Multiplexer 30 einen Empfangsrahmen 72, einen Empfangs-Datenpuffer 74 und einen Empfangs-Zeichenpuffer 76, allesamt für das Empfangen von Informationen, während der Demultiplexer 40 einen Senderahmen 82, einen Sende- Datenpuffer 84 sowie einen Sende-Zeichenpuffer 86, allesamt für das Senden von Informationen, umfaßt. Der Fachmann wird feststellen, daß die Funktionsweise der Empfangsblöcke von Multiplexer 30 identisch mit der von Demultiplexer 40 wie oben beschrieben ist, während die Funktionsweise der Sendeblöcke von Demultiplexer 40 identisch mit der des obenbeschriebenen Multiplexers 30 ist.
Im Einsatz erfordert das Multiplexsystem dieser Erfindung eine Anlaufphase, bevor es korrekt arbeitet. Typischerweise enthält der Sende-Zeichenpuffer eine "0" in jedem seiner Register und der Datenpuffer eine "1" in jedem seiner Register. In dem Sende-Datenpuffer 54 ist der Ausgabezeiger 90 so definiert, daß er der Position des Eingabezeigers 92 nachfolgt, während in dem Sende-Zeichenpuffer der Eingabezeiger 92 so definiert es, daß er dem Ausgabezeiger 90 nachläuft. Während der Anlaufphase werden im Falle der bevorzugten Anwendung, wo ein Byte acht Bits umfaßt, die Pufferlängen einheitlich auf sechzehn Bits (zweifache Länge eines Byte) und der Abstand zwischen den Eingabe- und Ausgabezeigern vorzugsweise auf acht Bits (halbe Länge des Puffers) eingestellt. Auf diese Weise werden Abweichungen von bis zu plus oder minus sieben Bits zwischen den Sendeauswahlsignalen und dem Sendetakt toleriert. Sobald der Senderahmen 52 mit der Auswahl einer Datenstation 20 beginnt, fängt das Schreiben von Informationen in den Sende-Zeichenpuffer 56 an. Da die Periphergeräte typischerweise keinerlei Informationen aussenden, bevor sie nicht eine Anforderung für ein werthöchstes Bit empfangen, dauert es eine gewisse Anzahl Auswahlsignale für den Kanal (entsprechend der Anzahl von Bits in einem Byte - die Hälfte der Pufferlänge), bevor Informationen in den Sende-Datenpuffer 54 geschrieben werden. Weil der Ausgabezeiger 90 dem Eingabezeiger in dem Sende-Datenpuffer um acht Bits hinterherläuft, dauert es außerdem weitere acht Auswahlsignalzyklen, bevor das erste Bit der von dem Peripheriegerät 20 in den Puffer 54 geschriebenen Informationen für die Übertragung über die Datenverbundleitung 50a ausgewählt wird. Der Fachmann wird freilich feststellen, daß bei dieser Anordnung eine Verzögerung entsprechend der sechzehn Bit betragenden Puffergröße vor dein Aussenden von Informationen auftreten wird. Da diese Verzögerung der zweifachen Größe des Byte entspricht, wird das System korrekt ohne eine Phasenverschiebung zwischen den Rahmen arbeiten.
Auf der Empfangsseite kommt es zu einer weiteren Verzögerung, noch bevor das empfangende Peripheriegerät das erste Bit der von dem sendenden Peripheriegerät ausgegebenen Informationen empfängt. Diese hinzugefügte Verzögerung wird durch den Empfangs-Datenpuffer 64 hervorgerufen, der die Informationen vor ihrer Ausgabe an das empfangende Peripheriegerät zwischenspeichert. Die Verzögerung entspricht dem Abstand zwischen dem Eingabezeiger 100 und dem Ausgabezeiger 102. Wie der Sende-Datenpuffer 54 und der Sende-Zeichenpuffer 56 haben auch der Empfangs-Datenpuffer 64 und der Empfangs-Zeichenpuffer 66 eine Länge von jeweils sechzehn Bits. Jedoch ist sowohl in dem Empfangs-Datenpuffer als auch in dein Empfangs- Zeichenpuffer der Ausgabezeiger so ausgelegt, daß er dem Eingabezeiger um acht Bits nach läuft. Auf diese Weise wird eine Abweichung von sieben Bits zwischen dem Taktgeber 104 und dem Empfangsrahmen 62 ausgeglichen.
Sobald die Anlaufphase abgeschlossen ist, erlaubt das System die Bytesynchronisierung von bitverschachtelten Daten, ohne das es hierzu weiterer allgemeiner Informationen als die Informationen, die bereits für die Intermultiplexer-Synchronisierung erforderlich waren, bedarf. Beläuft sich die Bitverzögerung auf ein Vielfaches der Bytelänge - immer [unter der Voraussetzung], daß entsprechend dein Rahmungsalgorithmus der Senderahmen 52 ein werthöchstes Bit von dem Sende-Datenpuffer 54 anfordert -, dann zeigt der Ausgabezeiger 92 aufgrund der Auslegung des Sende-Zeichenpuffers 56, der zuvor die Aussendung eines werthöchstes Bit an den Sende-Datenpuffer 54 gefordert hatte, auf ein werthöchstes Bit. So wird, wenn die Länge des Sende-Zeichenpuffers ein Vielfaches der Bytelänge beträgt, in dem Sende-Zeichenpuffer ein festes Muster aufgestellt, das an bestimmten Stellen Anforderungen für werthöchste Bits ("1") vorsieht. Entsprechend wird, wenn die Länge des Sende- Datenpuffers ein Vielfaches der Bytelänge beträgt, ein festes Muster auch in dem Sende-Datenpuffer aufgestellt, das ein werthöchstes Bit (mit einem der beiden Werte) an bestimmten Stellen vorsieht. Selbst wenn es zu einer Abweichung zwischen dein Sendetakt und den Sendeauswahlsignalen des Senderahmens kommt, werden die Verzögerung und die festen Muster beibehalten und arbeitet das System korrekt.
Beläuft sich die Bitverzögerung nicht auf ein Vielfaches der Bytelänge, dann wird ein werthöchstes Bit nicht jedesmal dann über die Datenverbundleitung übertragen, wenn der Senderahmen 52 ein werthöchstes Bit von dein Datenpuffer anfordert. Wird die Gesamtverzögerung durch die Sendepuffer jedoch konstant gehalten, dann wird das werthöchste Bit immer eine festgesetzte Anzahl Stellen von dem übertragenen Bit entfernt angeordnet sein. Der Abstand wird immer dem mathematischen Rest entsprechen, der nach der Division der Bitverzögerung durch die Bytelänge verbleibt. Dieser Rest (oder die Phasenverschiebung C) zeigt somit an, daß nach einer zusätzlichen Anzahl (C) von Auswahlsignalen für den Datenpuffer von dein Senderahmen das werthöchste Bit übertragen wird. Ist der Empfangsrahmen dann so ausgelegt, daß er dieser Phasenverschiebung dadurch Rechnung trägt, daß er seine Erwartungen in bezug auf die werthöchsten Bits um C-Stellen in dem Rahmen verschiebt, dann wird das System einwandfrei funktionieren.
Die Systeme wie oben beschrieben haben nicht nur den Vorteil, daß keine zusätzlichen allgemeinen Informationen benötigt werden, um Bytesynchronisation zu erzielen, sondern sie sorgen auch automatisch für die Wiederherstellung der Bytesynchronisation in dein Falle, wo es vorübergehend zu einem Synchronisationsausfall zwischen den Datenstationen 20 und dem Multiplexer 30 gekommen ist. Unter normalen Betriebsbedingungen, um ein Beispiel zu geben, würde eine Datenstation seriell Acht-Bit-Bytes ausgeben und würde die Datenstation erwarten, daß die Anforderungen für das werthöchste Bit von dein Sende-Zeichenpuffer mit dem Anfang ihres Byte zusammenfallen. Im Falle eines Synchronisationsausfalls jedoch könnte der Fall eintreten, daß ein werthöchstes Bit von der Datenstation zum Beispiel erst nach der Aussendung von fünf geringerwertigen Bits angefordert wird. In einem solchen Fall, wenngleich auch wenn einige Informationsbytes infolge des Synchronisationsausfalls verloren gehen können, wird das System nach der Wiederherstellung der Muster in den Puffern die Synchronisation wieder herstellen.
Es wurden in dieser Unterlage Systeme beschrieben und dargestellt, die eine Bytesynchronisierung von bitverschachtelten multiplexierten Informationen ohne Beanspruchung von mehr Datenverbundleitungsbandbreite als für die Multiplexer-Rahmensynchronisierung erforderlich erlauben. Wenn hier auch bestimmte Anwendungen dieser Erfindung beschrieben wurden, so geschah dies nicht in der Absicht, den Anwendungsbereich der Erfindung zu beschränken; es soll vielmehr zum Ausdruck gebracht werden, daß die Erfindung einen großen Anwendungsbereich hat, und entsprechend sind die Ausführungen zu verstehen. Auch wenn in der Beschreibung der Erfindung die Rede davon war, daß Acht-Bit-Bytes verwendet werden, so wird der Fachmann gleichwohl erkennen, daß die Bytelänge für das Neuartige an dieser Erfindung irrelevant ist. Ebenso gilt, daß wenn auch in der Beschreibung der Erfindung die Rede davon war, daß Eingabe- und Ausgabezeiger für die Puffer vorgesehen sind, die dadurch aktualisiert werden, daß sie sich entlang den Pufferregistern bewegen, um Informationen zu erhalten, der Fachmann erkennen wird, daß Schieberegisterpuffer an deren Stelle verwendet werden könnten, vorausgesetzt, die Taktgabe ist ausreichend genau, so daß zwischen den Sendeauswahlsignalen und dem Sendetakt keine Abweichung eintritt. Ebenso gilt, daß wenn in der Beschreibung der Erfindung auch die Rede davon war, daß diese vorzugsweise Puffer gleicher Größe aufweist, mit Kapazitäten, die mindestens der Bytegröße entsprechen, so sollte klar sein, daß weder die Speicherkapazität der Puffer noch identische Puffergrößen für die Erfindung entscheidend sind. D.h., bei einer Auslegung für eine nur geringe Abweichung zwischen den Sendeauswahlsignalen und dem Sendetakt könnten der Sende-Datenpuffer und der Sende-Zeichenpuffer zusammengenommen eine Kapazität von nur L + 2 Bits haben, worin L für die Bytelänge steht.
Desweiteren gilt, daß wenngleich auch die Rede davon war, daß es sich bei der Speichereinrichtung der Rahmen um ein RAM handelt, ebenso z. B. ein ROM oder ein EPROM verwendet werden könnte. Ebenso gilt, daß wenn auch die Erfindung in erster Linie dadurch beschrieben wurde, daß sie für die Bytesynchronisierung werthöchste Bits markiert, auch andere Bits eines Byte für die Bytesynchronisierung herangezogen werden könnten.
Und schließlich sollte beachtet werden, daß die Begriffe "Datenstation", "Peripheriegerät" und "Vorrichtungen" in der ganzen Spezifikation austauschbar verwendet wurden und mit diesen Begriffen ein breites Spektrum von elektrischen Geräten gemeint ist, die mit dem Multiplexer-System verbunden sind. Dementsprechend könnte das "Peripheriegerät" oder die "Vorrichtung" ein Modein, eine Datenstation, ein weiterer Multiplexer, ein Computer usw. sein. Ebenso gilt, daß wenn auch die Datenverbundleitungen als separate Leitungen beschrieben wurden, der Fachmann erkennen wird, daß diese Leitungen jede beliebige aus einer Vielzahl möglicher Verkörperungen haben können und daß diese Verkörperungen für die Erfindung nicht entscheidend sind. Es wird dein Fachmann daher offensichtlich sein, daß weitere kleine und größere Änderungen an der Erfindung wie in dieser Spezifikation beschrieben durchgeführt werden können, ohne von dem Anwendungsbereich dieser Erfindung wie hier beansprucht abzuweichen.

Claims

1. Ein bitverschachteltes Zeitmultiplexer-System (10), das für die Byte-Synchronisierung für Anschlußgeräte (20a, 20b) sorgt, die über in ihm enthaltene Kanäle miteinander kommunizieren, bestehend aus:

a) einem Multiplexer (30) mit

(1) einem Senderahmen (52) mit mindestens einem Ringzähler und einer Speichereinrichtung, dadurch gekennzeichnet, daß diese Ringzähler die Speichereinrichtung adressieren und die Speichereinrichtung gemäß einem Rahmungsalgorithmus programmiert ist, der zumindest Daten von besagten Anschlußgeräten (20a, 20b) und Multiplexer-Rahmensynchronisationsinformationen rahmt,

(2) einer Vielzahl von Sendedaten-Puffern (54), von denen jeder mit einem anderen der besagten Anschlußgeräte (20a, 20b) verbunden ist und Datenbits von dem jeweils zugeordneten Anschlußgerät sammelt, dadurch gekennzeichnet, daß ein Sendedaten-Puffer (54) ein Datenbit zur Übertragung ausgibt, sobald besagter Senderahmen (52) einen Kanal wählt, der mit besagtem Sendedaten-Puffer (52) gemäß besagtem Rahmungsalgorithmus verbunden ist;

b) einem Demultiplexer (40) mit

(1) einem Empfangsrahmen (62) mit mindestens einem Ringzähler und einer Speichereinrichtung, dadurch gekennzeichnet, daß diese Ringzähler die Speichereinrichtung adressieren und die Speichereinrichtung gemäß einem zweiten Rahmungsalgorithmus programmiert ist, der zumindest Daten und Rahmensynchronisationsinformationen, die von besagtem Multiplexer (30) eingehen, entschachtelt, wobei diese Rahmensynchronisationsinformationen zur Synchronisierung besagter Sende- und Empfangsrahmen des Multiplexers (30) und des Demultiplexers (40) benutzt werden,

(2) einer Vielzahl von Empfangsdaten-Puffern (64) zur Sammlung von von dem besagten Empfangsrahmen (62) ausgewählten Datenbits und deren Weiterleitung an das ihnen jeweils zugeordnete Anschlußgerät (20a, 20b); und

c) mindestens einer Datenverbundleitung (50a, 50b), die den Multiplexer (30) und den Demultiplexer (40) verbindet und über die ineinander verschachtelte Daten und Rahmensynchronisationsinformationen übermittelt werden; dadurch gekennzeichnet, daß:

d) der besagte Multiplexer (30) eine Vielzahl von Sendezeichen-Puffern (56) enthält, von denen jeder mit einem anderen der besagten Anschlußgeräte verbunden ist, dadurch gekennzeichnet, daß in dem Falle, wo besagter Senderahmen (52) einen Kanal auswählt, ein Datenbit in den Sendezeichen-Puffer (56) für den ausgewählten Kanal geschrieben wird, wobei der Wert dieses Bits einem ersten Wert entspricht, wenn ein vorher bestimmtes Bit eines Byte entsprechend der Festlegung durch den Rahmungsalgorithmus gemäß besagtem Rahmen ausgewählt wird, und einem zweiten Wert entspricht, wenn ein anderes als das vorher bestimmte Bit eines Byte entsprechend der Festlegung des Rahmungsalgorithmus ausgewählt wird, und desweiteren dadurch gekennzeichnet, daß in dem Falle, wo ein Bit einen Sendezeichen-Puffer (56) verläßt, das damit verbundene Anschlußgerät ein Datenbit an die ihm zugeordneten Sendedaten-Puffer (54) sendet, wobei dieses gesendete Bit dem vorher bestimmten Bit eines Byte entspricht, wenn das ausgehende Bit den besagten ersten Wert aufweist;

(e) der besagte Demultiplexer (40) eine Vielzahl von Empfangszeichen- Puffern (66) enthält, dadurch gekennzeichnet daß in dem Falle, wo ein Datenbit in den Empfangsdaten-Puffer (64) eines Anschlußgeräts geschrieben wird, ein weiteres Bit in besagten Empfangszeichen-Puffer (66) geschrieben wird, wobei der Wert dieses weiteren Bits einem ersten Wert entspricht, wenn besagtes vorher bestimmtes Bit eines Byte entsprechend der Festlegung durch besagten zweiten Rahmungsalgorithmus des Demultiplexers (40) durch den besagten Empfangsrahmen (62) angezeigt wird, und einem zweiten Wert entspricht, wenn ein anderes Bit als das vorher bestimmte Bit entsprechend der Festlegung durch den besagten zweiten Rahmungsalgorithmus des Demultiplexers (40) durch den Empfangsrahmen (62) angezeigt wird, und desweiteren dadurch gekennzeichnet, daß in dem Falle, wo ein Datenbit einen Empfangszeichen-Puffer (66) gleichzeitig mit einem einen Empfangsdaten- Puffer (64) verlassenden Bit verläßt, das damit verbundene Anschlußgerät darüber informiert wird, ob es sich nach dem Wert des Bits, das den Empfangszeichen-Puffer (66) verläßt, bei dem den Empfangsdaten-Puffer (64) verlassenden Bit uni das vorher bestimmte Bit eines Byte handelt; und

(f) die Gesamtverzögerung zwischen der Anforderung eines bestimmten Bits durch den besagten Senderahmen (52) und der Übermittlung des angeforderten Bits über die Datenverbundleitung (50a, 50b) I*L + C Bits entspricht, worin I einer ganzen Zahl größer als Null, L der Anzahl der Bits in einem Byte und C einer Konstanten entspricht, die eine Phasenverschiebung zwischen den synchronisierten Sende- und Empfangsrahmen festlegt.

2. System gemäß Anspruch 1, dadurch gekennzeichnet, daß:

der besagte Multiplexer (30) desweiteren eine Vielzahl von Eingabezeigern (92) und Ausgabezeigern (90) umfaßt, die auf Speicherplätze in der besagten Vielzahl von Sendedaten-Puffern (54) und Sendezeichen-Puffern (56) hinweisen, wobei die Ausgabezeiger (90) den Eingabezeigern (92) in die Sendedaten-Puffer (54) und die Eingabezeiger (92) den Ausgabezeigern (90) in die Sendezeichen-Puffer (56) nachfolgen.

3. System gemäß Anspruch 2, dadurch gekennzeichnet, daß:

C gleich Null gesetzt wird und die synchronisierten Sende- und Empfangsrahmen (52, 62) eine Nullphasenverschiebung aufweisen.

4. System gemäß Anspruch 3, dadurch gekennzeichnet daß:

besagte Sendezeichen-Puffer (56) Bitlängen von I*L aufweisen, wobei I einer ganzen Zahl größer Null und L der Lange eines Byte entspricht.

5. System gemäß Anspruch 4 dadurch gekennzeichnet, daß:

besagte Sendedaten-Puffer (54) Bitlängen aufweisen, die den Längen dem Sendezeichen-Puffer (56) entsprechen.

6. System gemäß Anspruch 5, dadurch gekennzeichnet, daß:

die Länge eines jeden der besagten Sendezeichen-Puffer (56) und der besagten Sendedaten-Puffer (54) der zweifachen Länge eines Byte entspricht.

7. System gemäß Anspruch 6, dadurch gekennzeichnet daß:

der Abstand zwischen den Eingabezeigern (92) und den Ausgabezeigern (96) entlang der Sendezeichen-Puffer (56) und der Sendedaten-Puffer (54) anfänglich auf die Länge eines Byte festgesetzt wird.

8. System gemäß Anspruch 7, dadurch gekennzeichnet, daß:

besagter Demultiplexer (40) desweiteren eine Vielzahl von Demultiplexer-Eingabezeigern (100) und Ausgabezeigern (102) für die besagte Vielzahl von Empfangsdaten-Puffern (64) und Empfangszeichen-Puffern (66) umfaßt, wobei die demultiplexierenden Ausgabezeiger (102) den demultiplexierenden Eingabezeigern (100) nachfolgen und die Längen der Empfangsdaten-Puffer (64) und der Empfangszeichen-Puffer (66) identisch sind.

9. System gemäß Anspruch 1, dadurch gekennzeichnet, daß:

die Länge eines jeden Empfangsdaten-Puffers (64) der zweifachen Länge eines Byte entspricht und der Abstand zwischen den Multiplexer-Eingabe- und -Ausgabezeigern (100, 102) anfänglich auf die Länge eines Byte festgesetzt wird.

10. System gemäß Anspruch 3, dadurch gekennzeichnet, daß das vorher bestimmte Bit eines Byte das MSB ist.

11. System gemäß Anspruch 10, dadurch gekennzeichnet, daß:

der besagte Rahmungsalgorithmus Daten und Steuerinformationen von den besagten Anschlußgeräten sowie Multiplexer (30)-Rahmensynchronisationsinformationen und Datenübertragungsinformationen von besagtem Multiplexer (30) rahmt.

12. System gemäß Anspruch 1, dadurch gekennzeichnet, daß:

besagter Multiplexer (30) desweiteren einen Demultiplexer (40) entsprechend Unterabsatz b) umfaßt;

besagter Demultiplexer (40) desweiteren einen Multiplexer (30) entsprechend Unterabsatz a) umfaßt; und

die mindestens einmal vorhandene Datenverbundleitung (50b) den Datenaustausch zwischen besagte in Demultiplexer des Multiplexers und besagte in Multiplexer des Demultiplexers gestattet,

wobei bei jedem Multiplexer (30) die Gesamtverzögerung zwischen der Anforderung eines bestimmten Bits durch den besagten Senderahmen (52, 82) und der Übermittlung des angeforderten Bits über die Datenverbundleitung (50a, 50b) I*L + C Bits entspricht, worin I einer ganzen Zahl größer als Null, L der Anzahl der Bits in einem Byte und C einer Konstanten entspricht, die eine Phasenverschiebung zwischen den synchronisierten Senderahmen (52, 82) des Multiplexers und Empfangsrahmen (62, 72) des zugehörigen Demultiplexers festlegt.

13. System gemäß Anspruch 12, dadurch gekennzeichnet, daß:

im Falle eines jeden Multiplexers (30) besagter Multiplexer (30) desweiteren eine Vielzahl von Eingabezeigern (92, 100) und Ausgabezeigern (90, 102) umfaßt, die auf Speicherplätze in der besagten Vielzahl von Sendedaten-Puffern (52, 84) und Sendezeichen-Puffern (56, 86) hinweisen, wobei die Ausgabezeiger (90, 102) den Eingabezeigern (92, 100) in die Sendedaten-Puffer (54, 84) und die Eingabezeiger (92, 100) den Ausgabezeigern (90, 102) in die Sendezeichen-Puffer (56,106) nachfolgen.

14. System gemäß Anspruch 13, dadurch gekennzeichnet, daß:

bei jedem Multiplexer und zugehörigem Demultiplexer C gleich Null gesetzt wird und die besagten synchronisierten Sende- und Empfangsrahmen (52, 62; 82, 72) eine Nullphasenverschiebung aufweisen.

15. System gemäß Anspruch 14, dadurch gekennzeichnet, daß:

bei jedem Multiplexer die besagten Sendezeichen-Puffer (45, 86) Bitlängen von I*L aufweisen, worin I einer ganzen Zahl größer Null und L der Länge des Byte entspricht.

16. System gemäß Anspruch 15, dadurch gekennzeichnet, daß:

bei jedem Multiplexer die besagten Sendedaten-Puffer (54, 84) Bitlängen aufweisen, die den Längen der Sendezeichen-Puffer (56, 86) entsprechen.

17. System gemäß Anspruch 16, dadurch gekennzeichnet, daß:

bei jedem Multiplexer die Länge eines jeden der besagten Sendezeichen-Puffer (56, 86) und besagten Sendedaten-Puffer (54, 84) der zweifachen Länge eines Byte entspricht.

18. System gemäß Anspruch 17, dadurch gekennzeichnet, daß:

bei jedem Multiplexer der Abstand zwischen den besagten Eingabe- und Ausgabezeigern (92, 90; 100,102) entlang der besagten Sendezeichen-Puffer (56, 86) und besagten Sendedaten-Puffer (54, 84) anfänglich auf die Länge eines Byte festgesetzt wird.

19. System gemäß Anspruch 18, dadurch gekennzeichnet, daß:

im Falle eines jeden Demultiplexers (40) besagter Demultiplexer (40) desweiteren eine Vielzahl von Demultiplexer Eingabe und Ausgabezeigern (92, 90, 100, 102) für die besagte Vielzahl von Empfangsdaten-Puffern (54, 84) und Empfangszeichen- Puffern (56, 86) umfaßt, wobei die demultiplexierenden Ausgabezeiger (90,102) den besagten demultiplexierenden Eingabezeigern (92, 100) nachfolgen und die Längen besagter Empfangsdaten-Puffer (54, 84) und Empfangszeichen-Puffer (66, 76) identisch sind.

20. System gemäß Anspruch 19, dadurch gekennzeichnet, daß:

bei jedem Demultiplexer die Länge eines jeden der besagten Empfangsdaten-Puffer (64, 74) der zweifachen Länge eines Byte entspricht und der Abstand zwischen besagten Demultiplexer-Eingabe- und -Ausgabezeigern (100, 102) anfänglich auf die Länge eines Byte festgesetzt wird.

21. System gemäß Anspruch 14, dadurch gekennzeichnet, daß das besagte vorher bestimmte Bit eines Byte das MSB ist.

22. System gemäß Anspruch 14, dadurch gekennzeichnet, daß:

bei jedem Demultiplexer der besagte Rahmungsalgorithmus Daten und Steuerinformationen von den besagten Anschlußgeräten sowie Multiplexer-Rahmensynchronisationsinformationen und Datenübertragungsinformationen von besagtem Multiplexer rahmt.