DE3786044T2

DE3786044T2 - Bit-verschachtelter Zeitmultiplexer mit hoher Datenübertragungsgeschwindigkeit für Multiknoten-Kommunikationssystem.

Info

Publication number: DE3786044T2
Application number: DE87306160T
Authority: DE
Inventors: Christian Carl Jacobsen
Original assignee: General Datacomm Inc
Current assignee: General Datacomm Inc
Priority date: 1986-08-01
Filing date: 1987-07-13
Publication date: 1993-10-21
Anticipated expiration: 2007-07-14
Also published as: CA1266536A; CA1266536C; US4815074A; NZ221171A; JPS63106059A; EP0255255A3; EP0255255B1; DE3786044D1; AU7525087A; EP0255255A2; DE3786044T4; AU608518B2

Description

Diese Erfindung betrifft Zeitmultiplexer, und zwar insbesondere Architekturen für einen bitverschachtelten Hochgeschwindigkeits-Zeitmultiplexer für Mehrknoten-Kommunikationssysteme.
Geräte zum Zeitmultiplexieren gehören seit längerem zum Stand der Technik. Typischerweise umfassen Multiplexer Schnittstellen zu einer Vielzahl von Kanälen und zu einer Datenverbundleitung, Puffer für eingehende und ausgehende Informationen und einen Rahmen mit einer Speichereinrichtung und einem Ringzähler, der die Speichereinrichtung adressiert. Der Rahmen dient dazu, Informationen aus einer Vielzahl von Kanälen auszuwählen und über eine Datenverbundleitung entsprechend einem Rahmungsalgorithmus weiterzuleiten. Der Rahmen rahmt typischerweise sowohl Daten aus der Vielzahl von Kanälen, Steuerinformationen aus den Kanälen als auch allgemeine Multiplexer-Informationen wie beispielsweise Intermultiplexer- Datenübertragungs- und -Synchronisationsbits. Demultiplexer, die die über die Datenverbundleitung eingehenden Informationen entschlüsseln, umfassen typischerweise einen Rahmen, der in einer ähnlichen Weise wie der Rahmen des Multiplexers programmiert ist, so daß die empfangenen Informationsbits korrekt an die Kanäle, für die sie bestimmt sind, weitergeleitet werden können. Ein
solches Multiplexer-Demultiplexer-System ist derzeit unter der Bezeichnung "Punkt-zu-Punkt"-System bekannt.
In jüngster Zeit sind Mehrknoten-Netzwerke aufgekommen. Jeder Knoten eines solchen Netzwerkes ist so ausgelegt, daß er über eine Vielzahl von Datenverbundleitungen kommunizieren kann. Dadurch kann bei einem Ausfall einer Datenverbundleitung zwischen zwei Knoten die Information über andere Knoten an die gewünschten Adressen übermittelt werden. Die dem derzeitigen Stand der Technik entsprechenden Standard-Mehrknoten-Netzwerke bieten zwar verbesserte Dienste über die Punkt-zu-Punkt-Systeme, erfordern jedoch ausgeklügelte Arbitrationssysteme mit Puffern und sonstigen Schaltkreisen, um zwischen den simultanen Anforderungen verschiedener Kanälen an den einzigen Sendebus oder den einzigen Empfangsbus zu vermitteln. D.h., wird einem einzelnen Kanal Zugriff auf eine Vielzahl von Multiplexern über einen einzelnen Bus gewährt, muß der Kanal bei dem Arbitrationssystem um Zugriff auf den Bus im Verhältnis zu seiner Kanalübertragungsgeschwindigkeit anfragen und die Freigabe von dem Arbitrationssystem abwarten, bevor er Informationen übermitteln kann. Werden gesonderte Sende- und Empfangsbusse für den Knoten verwendet, müssen Einrichtungen vorgesehen werden, die die Busse miteinander verbinden, wenn eine Umgehung einer Datenverbundleitung gewünscht wird. Tatsächlich müssen in den dem derzeitigen Stand der Technik entsprechenden Standard-Mehrknoten-Netzsystemen solche Bypässe an einem Knoten baulich realisiert werden, wenn im Falle der Trennung einer Leitung Informationen an einen bestimmten Knoten über den mit einem Bypass versehenen Knoten übermittelt werden sollen.
Ein Gegenstand dieser Erfindung ist somit, einen bitverschachtelten Hochgeschwindigkeits-Multiplexer für ein Mehrknotensystem zu liefern, der die bisher notwendigen Arbitrationssysteme überflüssig macht.
Ein weiterer Gegenstand dieser Erfindung ist, einen Multiplexer ohne Arbitrationssystem für Mehrknotensysteme zu liefern, der keine zusätzlichen Schaltungen oder Bauteile benötigt, um eine Bypassfunktion auszuüben.
Entsprechend den Zielsetzungen dieser Erfindung wird ein bitverschachtelter Hochgeschwindigkeits-Multiplexer für ein Mehrknotensystem vorgestellt, der allgemein folgende Elemente umfaßt:
a) einen Hochgeschwindigkeitsbus;
b) mindestens zwei aggregat-gemeinsame Einrichtungen, jeweils mit
1) aggregat-gemeinsamer Adreßerkennungseinrichtung, die erkennt, wann die betreffende aggregat-gemeinsame Einrichtung angesprochen ist,
2) Umkodiereinrichtung, die über eine Datenverbundleitung Informationen entsprechend einem ersten Rahmen erhält, eine multiplexerinterne Systemadresse für mindestens ein Bit dieser eingegangenen Informationen bereitstellt und besagtes eine Informationsbit versehen mit besagter multiplexerinternen Systemadresse an besagten Hochgeschwindigkeitsbus weitergibt,
3) aggregat-gemeinsamer Dekodiereinrichtung, die über besagten Hochgeschwindigkeitsbus Informationsbits empfängt und diese an einen Puffersatz in besagter aggregat-gemeinsamen Einrichtung weiterleitet, wenn die aggregat-gemeinsame Adreßerkennungseinrichtung anzeigt daß genau diese aggregat-gemeinsame Einrichtung angesprochen ist, und
4) Aggregat-Sendemultiplexiereinrichtung, die besagte Informationen in dem erwähnten Puffersatz der betreffenden aggregatgemeinsamen Einrichtung gemäß einem zweiten Rahmen multiplexiert und über eine Datenverbundleitung weiterleitet;
c) mindestens eine kanal-gemeinsame Einrichtung, jeweils mit:
1) kanal-gemeinsamer Adreßerkennungseinrichtung, die erkennt, wann die betreffende kanal-gemeinsame Einrichtung angesprochen ist,
2) kanal-gemeinsamer Dekodiereinrichtung, die Informationsbits von besagtem Hochgeschwindigkeitsbus empfängt und an die richtigen Kanäle weiterleitet, wenn die kanal-gemeinsame Adreßerkennungseinrichtung anzeigt daß genau diese kanal-gemeinsame Einrichtung angesprochen ist, und
3) kanal-gemeinsamer Multiplexiereinrichtung, die Informationen aus einer Vielzahl von Kanälen entsprechend einem dritten Rahmen in einen Bitstrom multiplexiert, eine multiplexerinterne Systemadresse für mindestens ein Bit aus besagtem Bitstrom bereitstellt und mindestens ein Informationsbit dieses Bitstroms versehen mit besagter multiplexerinternen Systemadresse über besagten Hochgeschwindigkeitsbus weiterleitet, und
d) an besagten Hochgeschwindigkeitsbus angeschlossene Systemsteuerungseinrichtung, die Einrichtungen zur Erzeugung von Auswahlsignalen für jede der besagten aggregat-gemeinsamen und kanal-gemeinsamen Einrichtungen umfaßt und die im Falle der Auswahl besagter kanal-gemeinsamen bzw.
aggregat-gemeinsamen Einrichtung jeweils mindestens ein Informationsbit versehen mit einer multiplexerinternen Systemadresse über den Hochgeschwindigkeitsbus sendet. Sowie in dieser Unterlage verwendet, ist unter dem Begriff "Auswahl" ("select") eine Zeitspanne zu verstehen, innerhalb welcher Informationen dem Bus zugespeist werden können.
Der Multiplexer dieser Erfindung weist eine dreistufige Auslegung auf. Bei der Übertragung von aus einem Kanal eingehenden Informationsbits über eine Datenverbundleitung zeigt sich, daß in der ersten Stufe die Informationsbits aus Kanälen durch die kanal-gemeinsame Einrichtung entsprechend dem Rahmen dieser kanal-gemeinsamen Einrichtung multiplexiert werden. Die kanal-gemeinsame Einrichtung liefert eine multiplexerinterne Systemadresse zu jedem multiplexierten Informationsbit. In der zweiten Stufe fragt die Systemsteuerungseinrichtung sequentiell die kanal-gemeinsame Einrichtung ab, die die Informationsbits zusammen mit den multiplexerinternen Systemadressen an einen Hochgeschwindigkeitsbus weitergibt und dabei die bereits multiplexierten Informationen weiter auffächert. Das Ziel eines jeden multiplexierten Bits ist die von der kanal-gemeinsamen Einrichtung gelieferte multiplexerinterne Systemadresse und kann jede der kanal-gemeinsamen Einrichtungen oder jede aus einer Vielzahl von aggregat-gemeinsamen Einrichtungen sein. In der dritten Stufe werden Informationsbits, die die aggregat-gemeinsame Einrichtung über den Hochgeschwindigkeitsbus empfangen und in ihren Kanalpuffern gespeichert hat, zur Übertragung über eine Datenverbundleitung entsprechend dem Rahmen der aggregat-gemeinsamen Einrichtung multiplexiert.
Es ist festzuhalten, daß jede an den Hochgeschwindigkeitsdatenbus angeschlossene Einrichtung vorzugsweise über einen eigenen Mikroprozessor und eine eigene Speichereinrichtung zum Zwecke der Rahmenbildung und Steuerung ihrer verschiedenen Funktionen verfügt hierin eingeschlossen eine Funktion zur Erkennung, wann sie selbst angesprochen ist. Gleichermaßen umfaßt auch die Systemsteuerungseinrichtung einen Mikroprozessor und eine Speichereinrichtung zum Zwecke des Datenaustauschs mit den angeschlossenen Einrichtungen sowie zum Zwecke der Steuerung und Speicherung von Knotenkonfigurationen wie Datenlenkung und Kanalauswahl. Die Systemsteuerung kann somit leicht eine Knotenumgehung durchführen, wenn eine Datenverbundleitung abgeschaltet ist, indem sie die an die betreffende aggregat-gemeinsame Einrichtung angeschlossenen Einrichtungen entsprechend informiert und sie veranlaßt ihre Informationen umzuleiten. Die Systemsteuerung würde ebenso die Systemsteuerung eines Fern-Multiplexers über die Notwendigkeit einer Knoten-Umgehung in Kenntnis setzen. Der Fern- Multiplexer könnte dann alle Informationen, die über eine an eine erste Datenverbundleitung angeschlossene Einrichtung eingehen, über eine an eine zweite Datenverbundleitung angeschlossene Einrichtung verschicken.
Weitere Ziele und Vorzüge dieser Erfindung lassen sich leichter verstehen nach dem Studium der ausführlichen Beschreibung der Erfindung in Verbindung mit den Abbildungen.
ABB. 1 ist ein vereinfachtes Blockdiagramm und zeigt die Auslegung der Multiplexer-Erfindung;
ABB. 2 ist ein vereinfachtes Blockdiagramm, das den Bus der Multiplexer- Erfindung sowie seine Beziehung zu den übrigen Teilen der Erfindung zeigt
ABB. 3 ist ein Blockdiagramm, das den Informationsfluß durch die kanalgemeinsame Einrichtung der Erfindung veranschaulicht;
ABB. 4 ist ein Blockdiagramm, das den Informationsfluß durch die aggregat-gemeinsame Einrichtung der Erfindung veranschaulicht;
ABB. 5 ist ein Blockdiagramm der Systemsteuerung der Erfindung;
ABB. 6 ist ein Blockdiagramm der kanal-gemeinsamen Einrichtung der Erfindung; und
ABB. 7a, 7b und 7c sind Blockdiagramme des CPU-Teils, des Empfangslogik-Teils bzw. des Sendelogik-Teils der aggregat-gemeinsamen Einrichtung der Erfindung.
Ein grundlegender Einblick in die Architektur des Multiplexers 10 dieser Erfindung läßt sich anhand von Abbildung 1 gewinnen. Man erkennt, daß der Multiplexer 10 dieser Erfindung sich zusammensetzt aus einem einzigen Hochgeschwindigkeitsbus 15, einer Vielzahl von an diesen Bus angeschlossenen Einrichtungen 20 und 25 und einer Systemsteuerung 30. Die angeschlossenen Einrichtungen, die Informationsbits aus einer Vielzahl von auf Kanalregalen 34 angeordneten Kanälen 32 multiplexieren, bevor sie sie dem Hochgeschwindigkeitsbus 15 zuspeisen, werden bequemlichkeitshalber "kanal-gemeinsame Einrichtungen" genannt und mit der Bezugsziffer 20 gekennzeichnet. Die angeschlossenen Einrichtungen, die Informationsbits aus einer Datenverbundleitung empfangen, bevor sie sie dem Hochgeschwindigkeitsbus zuspeisen, werden "aggregat-gemeinsame Einrichtungen" genannt und mit der Bezugsziffer 25 gekennzeichnet. Die aggregat-gemeinsamen Einrichtungen empfangen Informationsbits von den kanal-gemeinsamen Einrichtungen oder anderen aggregat-gemeinsamen Einrichtungen, um sie über die Aggregat-Verknüpfungen 38 zu verschicken.
Die grundlegende Arbeitsweise des Multiplexers 10 ist in Abbildung 2 dargestellt. Die Systemsteuerung 30 umfaßt einen Hochgeschwindigkeitstaktgeber 40 und einen Ringzähler 42, die dazu eingesetzt werden, die an dem System angeschlossenen Einrichtungen 20 und 25 seriell anzusprechen. Nach entsprechender Adressierung ist es der jeweiligen angeschlossenen Einrichtung 20 oder 25 gestattet (in der bevorzugten Ausführung), dem Hochgeschwindigkeitsbus 15 fünf Informationsbits ("Datenwort" oder "Steuerwort") zusammen mit elf Systemadreßbits zuzuspeisen. Von den fünf Informationsbits dient ein erstes "Flag"-Bit dazu, anzuzeigen, ob es sich bei den zu übertragenden Informationen um Daten- oder Steuerinformationen handelt. Zeigt das Flag-Bit ein Datenwort an, so ist das zweite Bit das übertragene Datenbit. Das dritte Bit dient dann dazu, eine Null-Transaktion anzuzeigen, während das vierte Bit in der aggregatgemeinsamen Einrichtung nur dazu verwendet wird, das Vorliegen oder Fehlen von Synchronisation mit einem entfernt angeordneten Multiplexer anzuzeigen. Das fünfte Bit ist derzeit noch undefiniert. Zeigt das Flag-Bit ein Steuerbit an, so werden die Bits 2 bis 5 als Steuerbits verwendet. Natürlich stellt die Verwendung von fünf Informationsbits mit speziellen Bedeutungen nur ein Beispiel dar für die bevorzugte Ausführung der Erfindung. Der Fachmann könnte ebenso andere Entwürfe vorlegen, die, wenngleich sie auch andere Anzahlen von Informationsbits vorsehen und/oder den Bits andere Bedeutungen zuordnen, doch Ausgestaltungen dieser Erfindung sind.
Von den elf Adreßbits (multiplexerinterne Systemadresse), die mit den fünf Informationsbits verschickt werden, werden vier Adreßbits benutzt um einen der angeschlossenen Einrichtungen 20 und 25 zu identifizieren, und sieben Bits, um den Kanal in der angeschlossenen Einrichtung zu identifizieren. In dem bevorzugten Multiplexer dieser Erfindung können also bis zu sechzehn angeschlossene Einrichtungen mit jeweils bis zu einhundertundachtundzwanzig adressierbaren Kanälen in dem System vorgesehen werden. Auch hier kann der Fachmann bei Bedarf die Anzahl der Adreßbits ändern, um zusätzliche angeschlossene Einrichtungen und/oder Kanäle pro angeschlossener Einrichtung zu unterstützen. Ungeachtet dessen werden die Informationsbits dem gemeinsamen Bus 15 zusammen mit den Adreßbits zugespeist und werden die Informationen von der angesprochenen angeschlossenen Einrichtung empfangen, da jede dieser angeschlossenen Einrichtungen über systemeigene Intelligenz verfügt und ihre Adresse erkennen und die Informationen über einen Signalspeicher entgegennehmen kann.
Wie in den Abbildungen 1 und 2 gezeigt, weist der Multiplexer 10 dieser Erfindung eine dreistufige Auslegung auf. Bei der Übertragung von Informationsbits aus einem Kanal 32 über eine Datenverbundleitung 38 zeigt sich, daß in der ersten Stufe die Informationsbits aus Kanälen durch die kanal-gemeinsame Einrichtung 20 entsprechend dem Rahmen dieser kanal-gemeinsamen Einrichtung multiplexiert werden, wie später noch im einzelnen beschrieben wird. Die kanal-gemeinsame Einrichtung 20 liefert eine multiplexersysteminterne Adresse zu jedem multiplexierten Informationsbit. In der zweiten Stufe fragt die Systemsteuerungseinrichtung 30 sequentiell die kanal-gemeinsamen Einrichtungen ab, die daraufhin jeweils die Informationen und die multiplexerinterne Systemadresse an den Hochgeschwindigkeitsbus 15 weitergeben. Auf diese Weise werden bereits multiplexierte Informationen von einer Vielzahl von angeschlossenen Einrichtungen 20 und 25 erneut aufgefächert, auch wenn die Bestimmungsorte der dem Bus 15 zugespeisten Informationen unterschiedlich sein können. D.h., daß bei der Weiterleitung von Informationen aus einem Kanal 32 zu einer Datenverbundleitung 38 der Bestimmungsort der auf Bus 15 übertragenen Informationen die Systemadresse ist, die von der kanal-gemeinsamen Einrichtung 20 geliefert wurde, und jede aus einer Vielzahl von kanalgemeinsamen Einrichtungen 25 sein kann. In der dritten Stufe werden Informationen, die die aggregat-gemeinsame Einrichtung 25 über den Hochgeschwindigkeitsbus 15 empfangen und in ihren Kanalpuffern gespeichert hat, zur Übertragung über eine Datenverbundleitung 38 entsprechend dem Rahmen der aggregat-gemeinsamen Einrichtung multiplexiert.
Bei Betrachtung der Abbildungen 3 und 4 ist zu erkennen, daß der Multiplexer 10 den Datenaustausch im Duplexbetrieb voll unterstützt und außerdem den Datenaustausch zwischen Kanälen und zwischen Datenverbundleitungen gestattet. In Abbildung 3 ist eine vereinfachte kanal-gemeinsame Einrichtung 20 dargestellt, um den Informationsfluß durch die Einrichtung 20 aufzuzeigen. Die kanal-gemeinsame Einrichtung 20 umfaßt einen Mikroprozessor 50, eine RAM-Steuerung 54, einen Kanal-RAM 58, einen Adreßumwandler 62, einen Sende-/ Empfangsteil einschließlich Signalspeicher 64 und 66, einen Decodierer 67 und einen Decodier-Treiber 68. Der Mikroprozessor 50 ist verantwortlich für die Rahmenberechnung und Kanalsteuerung und kommuniziert mit der Systemsteuerung 30 über den Mikroprozessorbus 69 und mit einzelnen Kanälen über einen Antwortbus 74. Der Rahmen zur Multiplexierung von bis zu einhundertundachtundzwanzig Informationskanälen wird von der RAM-Steuerung 54 in den Kanal-RAM 58 geladen, wo er gespeichert wird. Der Rahmen wird vorzugsweise von dem Mikroprozessor entsprechend den Lehren der US-Patente Nr. 4.122.309 und 4.460.993 gebildet, die an die hierin Benannte abgetreten wurden. Wenn ein Signal von der RAM-Steuerung 54 eine Adresse in Kanal-RAM 58 inkrementiert, zeigt RAM 58 an, ob die nächste Auswahl Daten- oder Steuerinformationen betrifft. Umfaßt die Auswahl Daten aus einem Kanal, geht von der kanal-gemeinsamen Einrichtung ein Sendeauswahlsignal 70a an den von dem RAM 58 identifizierten Kanal aus. Als Reaktion darauf übermittelt der Kanal Daten über 70b, die zusammen mit vier weiteren Bits (d. h. einem Flag- Bit, einem Null-Bit, einem vorher eingestellten Synchronisations-Bit (Sync = 1) und einem Zusatz-Bit) sequentiell in einem FIFO-Puffer-Signalspeicher 64 gespeichert werden. Zusammen mit den über die Sendedatenleitung 70b übermittelten Daten wird eine multiplexerinterne Elf-Bit-Systemadresse von dem Adreßumwandler 62 unter Anweisung der RAM-Steuerung 54 erzeugt. Die Elf- Bit-Systemadresse wird zusammen mit den fünf Informations-Bits in dem Signalspeicher 64 gespeichert. Erstreckt sich die von RAM 58 angezeigte Auswahl indes auf Steuerinformationen, so adressiert der Kanal-RAM 58 einen Steuerungsauswahlgenerator 71, worauf dieser in ihm enthaltene Steuerinformationen ausgibt. Diese Steuerinformationen werden von dem Steuerungsauswahlgenerator 71 über die Leitung 72b entsprechend den Auswahlen empfangen, die über die Leitung 72a generiert werden, und entsprechend den Lehren des im gemeinsamen Besitz befindlichen US-Patents Nr. 4.437.182. D.h., wenn RAM 58 eine Kanalsteuerung auswählt, dann werden vier Steuerinformationsbits von dem Steuerungsauswahlgenerator 71 an den Adreßumwandler gesendet, wo eine multiplexerinterne Elf-Bit-Systemadresse erzeugt wird. Wie auch im Falle der Informationsbits werden die Steuerbits und die diese begleitende Systemadresse in Signalspeicher 64 gespeichert.
Wird die kanal-gemeinsame Einrichtung 20 von der System 11-Steuerung 30 ausgewählt, dann wird ein Satz der in dem Puffer des Signalspeichers 64 enthaltenen Informationsbits und Systemadreßbits 12 dem Hochgeschwindigkeits 13-Bus 15 zugespeist. Wenngleich auch alle an den Bus angeschlossenen Einrichtungen Bus Zugriff auf die Informationen und die Systemadresse haben, nimmt nur die angeschlossene Einrichtung, deren Adresse den ersten vier Adreßbits entspricht, die fünf Informationsbits und die verbleibenden sieben Adreßbits an. In dem Empfangsteil der kanal-gemeinsamen Einrichtung 20 werden die über den Bus übertragenen sechzehn Bits in dem Signalspeicher 66 gespeichert, während die vier die angeschlossene Einrichtung identifizierenden Adreßbits in dem Decodierer 67 mit der Adresse der angeschlossenen Einrichtung verglichen werden. Wird eine Übereinstimmung festgestellt und zeigen die fünf Informationsbits nicht ein Nulldatenwort an, wird der Decodier-Treiber 68 mit der Sieben-Bit-Kanaladresse und den fünf Informationsbits geladen. Der Decodier-Treiber 68 übermittelt anschließend die fünf Informationsbits oder eine gekürzte Fassung derselben an den angegebenen Kanal. Der Fachmann wird erkennen, daß die Auslegung des Multiplexers, die allen angeschlossenen Einrichtungen Zugriff auf einen einzigen Hochgeschwindigkeitsbus gewährt, eine Rückwärtsübertragung ("loop-back") gestattet, indem sie es einer angeschlossenen Einrichtung 20 erlaubt, sich selbst zu adressieren.
Die Abbildung 4 zeigt den Datenfluß durch eine aggregat-gemeinsame Einrichtung anhand eines vereinfachten Blockdiagramms der aggregat-gemeinsamen Einrichtung 25. Wie leicht zu erkennen ist, sind viele Aspekte der aggregat-gemeinsamen Einrichtung 25 ähnlich, wenn nicht identisch, mit der kanal-gemeinsamen Einrichtung 20. Die aggregat-gemeinsame Einrichtung umfaßt also einen Mikroprozessorteil, einen Sendeteil und einen Empfangsteil. Der Mikroprozessorteil umfaßt einen Mikroprozessor 75, der Rahmenberechnungen durchführt und der die RAM-Steuerung 76 benutzt, um die Rahmen in einem Empfangsrahmen-RAM 78 sowie einen Senderahmen-RAM 80 zu laden. Der Mikroprozessor 75 lädt ferner den Adreßumwandler 81 mit Leitweginformationen, die er von der Systemsteuerung 30 über den Mikroprozessorbus 69 empfangen hat.
Der Sendeteil der aggregat-gemeinsamen Einrichtung verfügt über einen Senderahmen 80, einen Signalspeicher 82, einen Decodierer 83, Kanal- und Steuerungspuffer 84 und 85 sowie eine Synchronisiereinheit 86 und funktioniert in gewisser Weise ähnlich wie der Empfangsteil der kanal-gemeinsamen Einrichtung 20. D.h. also, daß die sechzehn auf dem Bus befindlichen Bits (fünf Informationsbits und elf Systemadreßbits) in dem Signalspeicher 82 gespeichert und die vier die angeschlossene Einheit identifizierenden Adreßbits in dem Decodierer 83 mit der Adresse der angeschlossenen Einheit verglichen werden. Wird eine Übereinstimmung festgestellt und zeigt das Flag-Bit die Übertragung eines Datenbits an und wird kein Nulldatenwort angezeigt, dann wird ein der Sieben-Bit-Kanaladresse entsprechender Puffer 84 mit dem Datenbit geladen, das über die Datenverbundleitung übertragen werden soll. Zeigt das Flag-Bit die Übertragung von Steuerinformationen an, dann wird der Steuerungspuffer 85 des angesprochenen Kanals mit den Steuerbits geladen. Die Informationsbits in den Puffern 84 und 85 werden über die Datenverbundleitung über die Synchronisiereinheit 86 und die Aggregatschnittstelle 88 entsprechend dem Senderahmen in den RAM 80 übertragen.
Der Empfangsteil der aggregat-gemeinsamen Einrichtung 25 verfügt über einen Empfangsrahmen-RAM 78, einen Adreßumwandler 81, einen Synchronisationskontrolleinrichtung 90, einen Empfangssteuerteil 94 sowie einen Signalspeicher 92 und funktioniert in gewisser Weise ähnlich wie der Sendeteil der kanal-gemeinsamen Einrichtung 20. Der Empfangsteil der aggregat-gemeinsamen Einrichtung empfängt Informationen über die Aggregatschnittstelle 88 und lokalisiert die Rahmenbits des empfangenen Aggregatbitstroms in der Synchronisiereinheit 90. Unter Verwendung der Rahmenbits als Bezugsangabe gliedert der Empfangsrahmen-RAM 78 den Bitstrom in Kanaldaten, Kanalsteuerinformationen und allgemeine Multiplexer-Informationen auf. Die Kanaldatenbits werden so verarbeitet, daß die Daten zusammen mit vier weiteren Bits (d. h. einem Flag-Bit, einem Null-Bit, einem Synchronisations-Bit und einem Zusatz- Bit) gespeichert und die fünf Informationsbits mit einer Elf-Bit-Systemzieladresse von dem Adreßumwandler 81 unter Anweisung der RAM-Steuerung 76 und des Mikroprozessors 75 gekennzeichnet werden. Die multiplexerinterne Elf- Bit-Systemadresse wird zusammen mit den fünf Informationsbits in Signalspeicher 92 gespeichert. Handelt es sich bei den von dem aggregat-gemeinsamen Empfangsteil empfangenen Informationen um Steuerinformationen, so wird die Information von dem Empfangssteuerteil 94 verarbeitet, das ein Fünf- Bit-Steuerwort (ein Flag-Bit und vier Steuerinformationsbits) zusammen mit einer Sieben-Bit-Adresse an den Adreßumwandler 81 sendet, wo eine Elf-Bit- Systemadresse erzeugt wird. Die Steuerbits sowie die sie begleitende Systemadresse werden wie die Informationsbits auch in dem Signalspeicher 92 gespeichert.
Der Fachmann wird feststellen, daß sich bei einer derartigen Auslegung der aggregat-gemeinsamen Einrichtung 25 ein Knoten-Bypass sehr leicht ohne Einsatz zusätzlicher Bauteile realisieren läßt. Um dies zu bewerkstelligen, wird die Information, die für einen entfernt angeordneten Multiplexer bestimmt ist, die jedoch über eine aggregat-gemeinsame Einrichtung 25 des jetzigen Multiplexers 10 geleitet wird, mit einer multiplexerinternen Systemadresse einer anderen aggregat-gemeinsamen Einrichtung des Multiplexers 10 versehen. Der Adreßumwandler 81 der empfangenden aggregat-gemeinsamen Einrichtung wird von der Systemsteuerung 30 über den Mikroprozessor 75 der aggregatgemeinsamen Einrichtung über die Datenverbundleitung (und den Kanal) informiert, an die (den) die Information zu übergeben ist.
Nach dieser allgemeinen Beschreibung der Auslegung des Multiplexers dieser Erfindung und des Datenstroms durch diesen Multiplexers folgt eine genaue Beschreibung der bevorzugten Ausführung der Komponenten des Multiplexers 10 anhand der Abbildungen 5, 6 und 7a bis 7c.
Wie zuvor bereits angeführt, sorgt die Systemsteuereinrichtung 30 dieser Erfindung für die Taktgenerierung und die Ringzählerschaltkreise, die zur Erzeugung von Auswahlsignalen für die Informationen beisteuernden Einrichtungen 20 und 25 eingesetzt werden. Die Systemsteuereinrichtung 30 sorgt außerdem für die multiplexersysteminterne Koordinierung und übernimmt die Durchführung, Steuerung und Speicherung sämtlicher Knotenkonfigurationsinformationen wie Informationslenkung und Kanalauswahl sowie die gesamte Diagnoseabwicklung. Die Systemsteuereinrichtung wird von einem Mikroprozessor angesteuert und benutzt einen Mikroprozessorbus für den Datenaustausch mit jeder einzelnen angeschlossenen Einrichtung und zur Steuerung der Systemkonfiguration.
Die Abbildung 5 zeigt den Schaltkreis zur Durchführung der verschiedenen Funktionen der Systemsteuerung 30 anhand eines Blockdiagramms. Die "Intelligenz" des Systems ist in dem Mikroprozessor 102 untergebracht, vorzugsweise einem 68B09-Mikroprozessor von Motorola. Der Mikroprozessor kontrolliert die meisten Funktionen der Systemsteuerung über einen internen Systemsteuerungsadreßbus 103 und -datenbus 104. Der Speicher und der Eingabe/ Ausgabe-Adreßdecodierer 105 des Mikroprozessors zeigen an, daß verschiedene Adressen des Speichers des Mikroprozessors 102 mit den Systemsteuerungsspeichern 110, hierin eingeschlossen ein EEPROM, ein EPROM, ein RAM und der Schnittstellenteil 120, eine Schnittstelle bilden. Das EEPROM des Speichers 110 dient zur Speicherung von Anwendungsroutinen, Betriebsprogrammsoftware, Knotenkonfigurationen, Leitwegkarten durch den Multiplexer, andere allgemeine Routinen usw. in einer relativ gleichbleibenden Umgebung. Das EEPROM kann vorprogrammiert sein oder von dem Benutzer über eine Netzwerksteuerung - wie in der von General DataComm Inc., der hierin Benannten, im Mai 1986 herausgegebenen Publikation No. 058R671 offenbart - programmiert, geändert oder verwaltet werden. Das EPROM des Speichers 110 dient zur Speicherung der konstantesten Elemente der Software, hierin eingeschlossen Eigenprüfroutinen, Urladeprogramme, das Betriebssystem und allgemeine Routinen und Vektortabellen, die bei der Unterbrechungsbehandlung zum Einsatz kommen. Der Speicher-RAM dient zur Speicherung von Informationen rein temporärer Art, wie z. B. Stapelzeiger und Tabellen, sowie von Zwischenkalkulationen für Konfigurationsbestimmungen, usw.
Wenn gewünscht, lassen sich zahlreiche weitere Elemente vorsehen, um die Arbeitsweise des Mikroprozessors zu beschleunigen. So kann beispielsweise zur Förderung der Schnittstellenbildung des Mikroprozessors 102 mit dem Speicher 110 ein Direktspeicherzugriff 115 vorgesehen werden. Ebenso läßt sich, wenn zusätzliche Speicherkapazität gewünscht oder benötigt wird, eine Banksteuerung 16 vorsehen, so daß mit derselben Anzahl Adreßbits auf einen größeren Speicher zugegriffen werden kann. Außerdem können DIP-Schalter 117 und Schalterschnittstellen 118 vorgesehen werden, um zusätzliche Funktionen zu realisieren.
Der Mikroprozessor 102 selbst unterliegt einer gewissen Steuerung durch verschiedene Elemente der Systemsteuerung 30. Die Unterbrechungssteuerung 124 sorgt für die Steuerung und rangmäßige Einordnung der von dem Mikroprozessor anderer Elemente der Steuerung 30 - wie z. B. einer Schnittstellenschaltung oder von Speicherelementen - eingehenden Unterbrechungsanweisungen. Bei der Bearbeitung einer Unterbrechungsanweisung erzeugt die Steuerung 124 einen Vektor, der von der Software dazu verwendet wird, die entsprechende Unterbrechungsbehandlungsroutine einzuleiten. Die Netz-Ein- Grundstellung 126 erzeugt Rücksetzimpulse während der Leistungsanstiegsphase, um sicherzustellen, daß die Anlage ordnungsgemäß startet, und während Leistungsstörungen, um ein Einschreiben in das EEPROM des Speichers 110 zu verhindern, wenn die Spannungsversorgung niedrig ist. Der Watchdog- Zeitgeber 128 schützt davor, daß die Software des Mikroprozessors in eine fatale Schleife eintritt. Der Watchdog 128 wird insofern von der Software angetrieben, als diese den Zeitgeber in regelmäßigen Abständen einstellt. Vergeht ein Realzeitabschnitt ohne Rücksetzung des Watchdog-Zeitgebers 128, wird der Zeitgeber auslaufen und die Ausgabe einer Unterbrechung höchster Priorität in dem Mikroprozessor 102 veranlassen, damit entsprechende Maßnahmen ergriffen werden können.
Die Systemsteuerung 30 bildet Schnittstellen mit den an dem Multiplexer angeschlossenen Einrichtungen 20 und 25 sowie mit Datenaustauscheinrichtungen außerhalb des Multiplexers über den Schnittstellenteil 120. In der bevorzugten Ausführung können somit vier serielle Datenaustauschverbindungen mit der Systemsteuerung vorgesehen sein. Eine bedienergesteuerte Anzeigeeinheitsverbindung 140 oder eine Netzwerksteuerungsverbindung 141 lassen sich über einen RS423- und/oder RS232C-Anschluß 144 und einen universellen Synchron/Asynchron-Empfänger-Geber (USART) 146 realisieren. Auf diese Weise kann ein Bediener die Informationslenkung, Knotenkonfigurationen, usw. aus der Ferne oder vor Ort steuern, indem er über eine Steuerung höherer Stufe wie z. B. einem IBM PC mit der Systemsteuerungseinrichtung 30 kommuniziert. Eine dritte serielle Datenaustauschverbindung des Schnittstellenteils 120 ist eine Modemverbindung 148. Das System unterstützt die Fähigkeit, Systemanweisungen von einem Bediener über eine Telefonleitung über eine automatische Antwortschnittstelle 150, ein Modem 152 und einen universellen Asynchron-Empfänger-Geber (UART) 154 zu erteilen. Und schließlich verbindet eine serielle Datenverbindung 156 eine Notsystemsteuerung (nicht dargestellt) und die Systemsteuerung 30 über den UART 154. Dieser serielle Anschluß erlaubt es, daß die Notsystemsteuerung mit denselben Informationen wie die in Betrieb befindliche Systemsteuerung 30 versorgt wird. Bei allen vier seriellen Datenaustauschverbindungen 140,141,148 und 156 kommt ein Adreß-/Datenmultiplexer 158 zum Einsatz, der die von dem UART 154 oder dem USART 146 empfangenen Informationen an den richtigen Bus (z. B. den Adreß- oder Datenbus 103 bzw. 104) weiterleitet.
Weitere Aspekte des Schnittstellenteils 120 der Systemsteuerung 30 sind die Schnittstelle 160 mit Redundanzsteuereinrichtung (nicht dargestellt), zu der die Notüberwachungseinrichtung zählt, und die Schnittstelle 170 mit den Informationen beitragenden Einrichtungen 20 und 25. Die Redundanzsteuereinrichtung (nicht dargestellt) übernimmt die Steuerung der redundanten Schaltkreise für all die anderen Elemente des Multiplexers. Daraus ergibt sich, daß der Multiplexer auch dann korrekt arbeitet, wenn bestimmte Elemente gewartet werden oder nicht korrekt arbeiten. Die Schnittstelle 170 zu den angeschlossenen Einrichtungen ist eine Schnittstelle mit den Doppelanschluß-RAMs sämtlicher angeschlossenen Einrichtungen 20 und 25. Da alle angeschlossenen Einrichtungen einen gemeinsamen Block des Systemsteuerungsmikroprozessorspeichers benutzen, wählt eine Banksteuerung 172 die angeschlossene Einrichtung aus, auf die zu einem bestimmten Zeitpunkt zugegriffen wird. Konkurrenzschaltkreise für die Doppelanschluß-RAMs der angeschlossenen Einrichtungen sind in den angeschlossenen Einrichtungen untergebracht.
Als letzte und für die Zwecke dieser Anwendung vielleicht wichtigste Funktionen der Systemsteuerung 30 sind schließlich noch die Taktfunktion und die Auswahlfunktion zu nennen. Die Systemsteuerung 30 umfaßt einen Haupttaktgeber 40 und eine Ringzählerschaltung 42, die benutzt werden, um Auswahlanweisungen für die angeschlossenen Einrichtungen 20 und 25 zu generieren. Die Taktrate des Taktgebers 40 wird vorzugsweise auf 16,896 Mbit/s gesetzt, was es bis zu sechzehn angeschlossenen Einrichtungen mit einer Taktrate von jeweils 1,056 Mbit gestattet, Informationen in sequentieller Folge gemäß Auswahlringzähler 42 dem Bus zuzuspeisen. Es ist festzuhalten, Weiterleitung an den richtigen Kanal verantwortlich ist, sind Sende- und Empfangsschaltkreise vorgesehen. Benutzt die Systemsteuerung 30 den Ringzähler 42, um an 230 die kanal-gemeinsame Einrichtung 20 auszuwählen, wird die in Ausgangssignalspeicher 64 abgelegte Information dem Hochgeschwindigkeitsbus 15 zugespeist.
Bei der Versorgung des Ausgangssignalspeichers 64 mit Informationen erzeugt der Rahmen-RAM 58, in den der Mikroprozessor 50 über die Rahmen- RAM-Steuerung 54 den Senderahmen geladen hat, Auswahlanweisungen für Daten unter Hinzuziehung einer Decodierer/Treiber-Schaltung 234 und die Auswahlanweisungen für Steuerinformationen unter Hinzuziehung der sendeseitigen Steuerinformations-Abfrageeinrichtung 235 und von Decodierer/Treiber 236. Im Falle von Daten sendet die Decodierer/Treiber-Schaltung 234 die Auswahlanweisungen über die Leitungen 70a ausgehend von einer von dem Rahmen-RAM 58 empfangenen Sieben-Bit-Kanaladresse. Diese Sieben-Bit- Kanaladresse gibt die Nummer des Kanals an, von dem Daten auszuwählen sind. Als Reaktion auf die Datenauswahl wird ein Datenbit über die Leitung 70b an den Daten/Steuerinformations-Multiplexer 244 übermittelt. Zeigt der Rahmen-RAM 58 eine Steuerinformationsauswahl an, erzeugt die sendeseitige Steuerinformations-Abfrageeinrichtung 235 eine Sieben-Bit-Adresse für den Daten/Steuerinformations-Multiplexer 244, der bereits Kanalsteuerinformationen gespeichert hat. Der Multiplexer 244 hat diese Steuerinformationen empfangen, als die sendeseitige Steuerinformations-Abfrageeinrichtung 235 den Decodierer/Treiber 236 angewiesen hatte, Kanalsteuerinformationen über die Leitungen 72a auszuwählen und die Steuerinformationen über die Leitung 72b an den Daten/Steuerinformations-Multiplexer 244 rückübertragen worden waren. Außerdem kann die Abfrageeinrichtung 235 über das Vorliegen von Prioritätssteuerinformationen über die Leitungen 245 informiert werden und kann ihre Steuerinformationsauswahl anhand dieser Informationen entsprechend abstimmen. Der Multiplexer 244, der Daten über die Leitung 70b, Steuerinformationen über die Leitung 72b und Kanaladreßinformationen von dem Rahmen-RAM 58 und der sendeseitigen Steiierinformations-Abfrageeinrichtung 235 empfängt, multiplexiert die Signale, um eine Sieben-Bit-Adresse zu bilden, die ein Fünf-Bit-Daten- oder -Steuerwort begleitet. Wie zuvor bereits erwähnt, umfassen in dem Falle, wo ein Datenwort übermittelt wird, die fünf Informationsbits das von Leitung 70b gelieferte Datenbit, ein Flag-Bit, ein Null- Bit, ein zuvor bestimmtes Synchronisationsbit (da das Synchronisationsbit nur von der Aggregateinrichtung benutzt wird) sowie ein undefiniertes Zusatz-Bit, die allesamt von dem Daten/Steuerinformations-Multiplexer 244 geliefe;t werden. In dem Falle, wo Steuerinformationen zu übermitteln sind, sind vier der fünf Bits Steuerbits und ist das fünfte von dem Daten/Steuerinformations- Multiplexer 244 gelieferte Bit ein Flag-Bit. Die von dem Multiplexer 244 hinzugefügte Sieben-Bit-Adresse ist die Kanalherkunftsadresse. Diese Sieben- Bit-Herkunftsadresse wird sodann an einen Sieben-in-Elf-Bit-Adreßumwandler 62 weitergeleitet, der eine multiplexerinterne Elf-Bit-Systemadresse liefert, die festlegt, an welchen Kanal von welcher angeschlossenen Einrichtung die Information zu übermitteln ist. Zur Durchführung der Umwandlung der logischen Herkunftsadresse in eine logische multiplexerinterne Systemzieladresse verfügt der Adreßumwandler 62 über eine von dem Mikroprozessor 50 und der zugehörigen Schaltung unter Anweisung der Systemsteuerung 30 erzeugte Leitwegtabelle. Es ist festzuhalten, daß die logische Herkunftsadresse und die logische Zieladresse nicht miteinander zusammenhängen. Die multiplexerinterne Elf-Bit-Systemadresse und die fünf Informationsbits werden sodann in den Ausgabesignalspeicher 64 geladen, wo sie solange verbleiben, bis sie zur Ausgabe an den Hochgeschwindigkeitsbus 15 ausgewählt werden. Insgesamt gesehen können der Multiplexer 244, der Rahmen 58, der Adreßumwandler 62, der Signalspeicher 64 und die Decodierer/Treiber-Schaltungen 234 und 236 allesamt als Elemente eines kanal-gemeinsamen Multiplexers betrachtet werden, der Informationen aus einer Vielzahl von Kanälen multiplexiert und diese sodann versehen mit einer multiplexerinternen Adresse über den Hochgeschwindigkeitsbus weiterleitet.
Auf der Empfangsseite empfängt die kanal-gemeinsame Einrichtung 20 von dem Hochgeschwindigkeitsbus 15 sechzehn Informationsbits, zusammengesetzt aus vier Informationen beisteuernde Einrichtungen identifizierenden Bits, sieben kanal-identifizierenden Bits sowie fünf Informationsbits. Der Eingangssignalspeicher 66 speichert diese sechzehn Informationsbits mit jedem Taktzyklus. Die vier zur Identifizierung der angeschlossenen Einrichtungen dienenden Bits werden sodann in dem Adreßerkennungslotdecodierer 67 mit der verschlüsselten Adresse der speziellen Einrichtung 20 verglichen. Wird eine Übereinstimmung festgestellt und zeigen die Informationsbits nicht ein Nulldatenwort an, werden die Sieben-Bit-Kanaladresse und die fünf Informationsbits in einen FIFO-Puffer 260 geladen. Nun kommt der Demultiplexer 264 zum Einsatz, um festzustellen, ob die fünf Informationsbits Daten- oder Steuerwörter enthalten (d. h. ob das Flag-Bit auf "0" oder auf "1" gesetzt ist). Handelt es sich bei der Information um ein Datenwort, wird der Kanal, der das Datenbit empfangen soll, von dem Decodierer/Treiber 266, der die Kanäle über die Leitungen 268 auswählt, entschlüsselt. Sodann werden die Daten über die Leitungen 270 an die ausgewählten Kanäle übermittelt. Zeigt das Flag-Bit an, daß es sich bei den Informationen um Steuerinformationen handelt, geht die Adresse an der Steuerungsschnittstelle 274, die den Decodierer/Treiber 276 ansteuert, ein. Der Decodierer/Treiber wählt nun seinerseits über die Leitung 278 den Kanal aus, der die Steuerinformationen empfangen soll, wobei diese über den Bus 72 an die Kanäle weitergegeben werden. Gleichzeitig informiert die Steuerungsschnittstelle 274 den Decodierer/Treiber 236, der Sendesteuerungsauswahlanweisungen ausgibt, darüber, daß der Bus 246 in Betrieb ist und daß alle ausgewählten Steuerinformationen bis zum nächsten Taktzyklus warten sollen. Insgesamt gesehen können der Signalspeicher 66, der FIFO-Puffer 260, der Demultiplexer 264 sowie die Decodierer/Treiber 266 und 276 als ein kanalgemeinsamer Decodierer zum Empfang von Bits über Bus 15 und zur Weiterleitung dieser Bits an die jeweils richtigen Kanäle betrachtet werden.
Die interne Taktgabe der kanal-gemeinsamen Einrichtung 20 basiert auf einem Vielfachen der Rate von 1,056 Mbit/s. Diese Taktrate leitet sich ab von der Taktrate des Hochgeschwindigkeitsbusses 15, die sechzehn angeschlossenen Einrichtungen aufnehmen kann. Die Taktgabe der verschiedenen Kanäle der kanalgemeinsamen Einrichtung 20 leitet sich ab von dem Kanaltaktgeber 280, der Taktsignale von dem Systemsteuerungstaktgeber 180 empfängt. Wenngleich auch die interne Taktgabe vorzugsweise bei 1,056 Mbit/s liegt wird der Fachmann feststellen, daß die über den Hochgeschwindigkeitsbus 15 übermittelten Informationen in die Eingangssignalspeicher mit der Rate von 16,896 Mbit/s getaktet werden und der Slotdecodierer 67 seine Entscheidung in einem ähnlichen Zeitrahmen treffen muß.
Die Abbildungen 7a, 7b und 7c zeigen anhand von Blockdiagrammen die Einzelheiten der aggregat-gemeinsamen Einrichtung 25. Wie bereits erwähnt, werden von der aggregat-gemeinsamen Einrichtung 25 Informationen zum Zwecke deren Weitergabe über eine Datenverbundleitung multiplexiert und Informationen von der Datenverbundleitung demultiplexiert oder umcodiert. Bei den multiplexierten Informationen handelt es sich um Daten und Steuerinformationen für bis zu einhundertundachtundzwanzig Kanäle sowie um allgemeine Intermultiplexer-Informationen und -Synchronisationsinformationen. Um diese Aufgaben erfüllen zu können, umfaßt die aggregat-gemeinsame Einrichtung 25 generell einen CPU-Teil, der Rahmenberechnungen und Diagnoseaufgaben durchführt, einen Sendeteil, der von dem Hochgeschwindigkeits-Multiplexerbus 15 eingehende Daten zwischenspeichert und dahingehend verarbeitet, daß ihnen allgemeine Informationsbits und Synchronisationsbits entsprechend dem Senderahmen hinzugefügt werden, bevor sie über die Datenverbundleitung weitergeleitet werden, und einen Empfangsteil, der den Datenverbundleitungsdatenstrom in Kanaldaten und Kanalsteuerinformationen und allgemeine Informationen aufgliedert und die Kanaldaten und -steuerinformationen zusammen mit multiplexerinternen Adreßinformationen über den Hochgeschwindigkeitsbus 15 übermittelt. Da die Rahmungs- und Synchronisierverfahren für diese Erfindung nicht entscheidend sind, wird auf sie hier nicht näher eingegangen. Statt dessen wird auf die US-Patente Nr. 4.122.309, 4.437.182, 4.437.183, 4.450.558 und 4.460.993 verwiesen, die allesamt an die hierin Benannte abgetreten wurden.
Der CPU-Teil der in der Abbildung 7a gezeigten aggregat-gemeinsamen Einrichtung 25 ist in vielerlei Hinsicht mit der Mikroprozessorschaltung der in Abbildung 6 gezeigten kanal-gemeinsamen Einrichtung vergleichbar. D.h., die Funktionen des Mikroprozessors werden überwacht und unterstützt durch einen Watchdog-Zeitgeber 302, der eine Hardware-Rücksetzung im Falle eines Ausfalls des Mikroprozessors oder eines Stromausfalls auslöst, ein Urladeprogramm-EPROM 304, in dem die Initialisierungsroutinen des Mikroprozessors 75 sowie das Programm zum Einladen von Softwareaktualisierungen gespeichert sind, und ein EEPROM 306, in dem das Betriebsprogramm des Mikroprozessors gespeichert und die Informationen über die spezielle Konfiguration der aggregat-gemeinsamen Einrichtung 25 gesichert sind. Desweiteren ist ein RAM-Datenspeicher 308 zur Speicherung von Berechnungen und Informationen vorgesehen, die in das EEPROM 306 oder in die Rahmungs-RAMs des Empfangsteils und Sendeteils einzuladen sind. Bei der Durchführung seiner Funktionen muß der Mikroprozessor 75 auf das EPROM 304, das EEPROM 306 und den RAM 308 zugreifen und benötigt hierfür einen Adreßdecodierer 309. Der Adreßdecodierer 309 entschlüsselt die bedeutsamsten Adreßbits um festzustellen, mit welchem Teil des Speichers der Mikroprozessor kommuniziert.
Bei der Berechnung des Rahmens berücksichtigt der Mikroprozessor 75 alle Informationen, die von der Systemsteuerung 30 an die aggregat-gemeinsame Einrichtung 25 übermittelt werden. Diese Informationen, die u. a. Statusinformationen, Befehle, Antworten, Konfigurationsinformationen umfassen, werden von der Schnittstelle 170 zur Daten beisteuernden Einrichtung der Systemsteuerung 30 über den Mikroprozessorbus 69 nur dann an den Doppelanschluß-RAM 310 der aggregat-gemeinsamen Einrichtung 25 übermittelt, wenn der Slotdecodierer 311 anzeigt daß die Informationen für genau diese aggregat-gemeinsame Einrichtung 25 bestimmt sind. Da sowohl der Mikroprozessor 75 der aggregat-gemeinsamen Einrichtung 25 als auch die Systemsteuerung 30 Zugriff auf den Doppelanschluß-RAM 310 haben, kommt ein RAM-Arbitrationssystem 312 zum Einsatz, um ein Besetztzeichen entweder an den Mikroprozessor 75 oder an die Systemsteuerung 30 zu übermitteln.
Der CPU-Teil der aggregat-gemeinsamen Einrichtung umfaßt darüber hinaus Bausteine, die nicht in der kanal-gemeinsamen Einrichtung zu finden sind. So wird ein Doppel-Universal-Synchron/Asynchron-Empfänger-Geber 320 vom Typ Z8030 von Zilog Inc. verwendet für den seriellen Datenaustausch zwischen Multiplexern mit einem entfernten Multiplexer vergleichbarer Ausführung sowie für den Datenaustausch mit einer redundanten aggregat-gemeinsamen Einrichtung (nicht dargestellt). Da der Doppel-USART 320 multiplexierte Adreß- und Datenleitungen erfordert, ist ein Multiplexer 322 vorgesehen, der die Informationen an den richtigen Bus leitet. Der CPU-Teil umfaßt ferner eine Multiplexersteuerung 325, die mit den Anlagenteilen der aggregatgemeinsamen Einrichtung kommuniziert und solche Funktionen ausführt wie Rückführungen, Diagnose, Laden der Rahmen und Leitweglenkungs-RAMs, usw. Und schließlich ist da noch eine Taktauswahleinrichtung 326, die auswählt, welches der von dem Systemsteuerungstaktgeber 180 erzeugten zahlreichen Taktsignale von dem Taktteiler 328 verwendet werden soll, um den geeigneten Datenverbundleitungstakt zu erzeugen.
Die Empfangslogik der aggregat-gemeinsamen Einrichtung ist in der Abbildung 7b dargestellt. Von der Aggregatverbindung 331 empfangene Informationen gehen in die Relais 332 ein, die zur Vermeidung von Doppelabschlüssen in dem redundanten System vorgesehen sind. Sodann werden die Informationen an die Schnittstelle 88 weitergeleitet, die das Schnittstellenspannungspegel auf TTL-Niveau umwandelt. Die umgewandelten Informationen werden dann der Antivalenz-Steuerung 333 zugeführt, die, wenn gewünscht, die Umschaltung von der Primärverbindung auf eine Ersatzaggregatverbindung übernimmt. Von dort werden die Informationen über eine örtliche Rückschleifenschaltung 334, die die Rückführung von Informationen von der aggregatgemeinsamen Einrichtung zu dieser Einrichtung zu Diagnosezwecken erlaubt, weiter voran geschickt.
Von der örtlichen Rückschleifenschaltung 334 werden die Informationen weiter an den Rahmungsteil geschickt, wo die Synchronisationslogik 90 die Synchronisationsbits so bearbeitet, daß die Logik 90 den Empfangsrahmen in RAM 78 mit den empfangenen Informationen synchronisieren kann. Die Zählersteuerungsschaltung 338 wertet die Synchronisationsinformationen aus und agiert als Zeiger zu den Wiederholungs- und Nichtwiederholungsteilen der Rahmen-RAM 78, um die Daten und Steuerinformationen aus dem eingehenden Informationsstrom auszusondern (Siehe in gemeinsamen Besitz befindliches US-Patent Nr. 4.122.309 für weitere Informationen hierzu sowie zu dem Rahmenende/Subrahmenende-Decodierer 336.). Befindet sich der Empfangsteil der aggregat-gemeinsamen Einrichtung nicht in Synchronisation mit dem entfernt angeordneten Multiplexer, versucht die Rahmenschaltungslogik 339 zusammen mit der Synchronisationslogik 90 Synchronisation herzustellen (Siehe das in gemeinsamen Besitz befindliche US-Patent Nr. 4.450.558 für weitere Informationen hierzu.). Die Rahmenschaltungslogik 339 erlaubt ferner die Umschaltung von einem Rahmen auf einen anderen auf Befehl des entfernt angeordneten Multiplexers.
Der Rahmen-RAM 78 demultiplexiert die eingehenden Informationen und liefert zu diesen eine Adresse entsprechend den hierzu bekannten Verfahren, und er unterscheidet bei der Herstellung der Synchronisation genau zwischen Kanaldaten, Kanalsteuerinformationen und allgemeinen Multiplexer-Informationen. Zur Übersetzung der allgemeinen Multiplexer-Informationen kommen Signalspeicher und Vergleichseinrichtungen 340, 341, 342, 343 und 344 zum Einsatz. Der adressierbare Signalspeicher 340 empfängt von dem Rahmen- RAM 78 die allgemeinen Informationsbits eines kompletten Rahmens der eingehenden Daten und speichert diese. Nach Eingang des ersten Bits des nächsten Rahmens in dem Empfangsteil der aggregat-gemeinsamen Einrichtung 25 werden die allgemeinen Informationsbits an einen temporären Signalspeicher 341 weitergeleitet, um Platz für die allgemeinen Informationsbits des nächsten Rahmens zu schaffen. Ist der nächste Rahmen komplett, vergleicht die Allgemein-Informations-Vergleichseinrichtung 342 die in beiden Signalspeichern gespeicherten Bits, wobei das Vergleichsergebnis in dem Vergleichssignalspeicher 343 abgelegt wird. Fallen sowohl der jetzige Vergleich als auch der vorhergehende Vergleich positiv aus, werden die allgemeinen Informationsbits an den Allgemein-Informations-Signalspeicher 344 weitergeleitet, wo sie von der daran interessierten Schaltung ausgelesen werden können. Wird von den allgemeinen Informationsbits beispielsweise ein Rahmenwechsel angezeigt wird die Rahmenschaltungslogik 339 hierüber informiert. Entsprechend wird die Zeichenhaltelogik 345 informiert, wenn sich der entfernt angeordnete Multiplexer in der lokalen Schleifenrückführungsbetriebsart befinden, und sie kann das adressierte Ziel zwingen, während des Prüfungsablaufs festmarkierte Daten anzunehmen.
Die Kanaldaten, die durch das RAM 78 mit einer Adresse versehen werden, werden an einen Daten-Codierer 348 übermittelt, der ihnen ein Flag-Bit, ein Synchronisationsbit, usw. hinzufügt. Die angefügte Adresse wird an den Multiplexer 350 gesendet, der die Adressen der Daten und Steuerinformationen, die er empfängt, multiplexiert und an den Adreßumwandler 81 weiterleitet. Der Adreßumwandler 81 wandelt die eingehenden Adressen in multiplexerinterne Adressen um, wobei die ersten vier Bits anzeigen, für welche der sechzehn angeschlossenen Einrichtungen 20 oder 25 die Informationen bestimmt sind, und die letzten sieben Bits die Kanalnummer in der angeschlossenen Einrichtung anzeigen. Auch hier ist festzuhalten, daß die eingehende Adresse, die von dem RAM 78 geliefert wird, nicht mit der von dem Adreßumwandler 81 gelieferten multiplexerinternen Systemadresse in Beziehung stehen muß. Die codierten Daten zusammen mit der multiplexerinternen Adresse werden sodann in einen Signalspeicher 92 gesendet, der die Daten und die Adresse solange speichert, bis die nächste Auswahl der aggregat-gemeinsamen Einrichtung eingeht. Nach Eingang der nächsten Auswahl bei der Busschnittstelle 352 werden die Daten und die Adresse von dem Signalspeicher 92 freigegeben. Die Busschnittstelle 352 sowie der Signalspeicher 92 arbeiten zusammen unter der Kontrolle der Schnittstellensteuerung 354, und die Auswahlrate wird von dem Taktratensteuerung 355 kontrolliert, die ihrerseits von der Systemsteuerung 30 gesteuert wird.
Handelt es sich bei den eingehenden Informationen um Kanalsteuerinformationen, dann werden diese Informationen an ein Steuerschieberegister 356 geleitet, wo die Steuerbits für den Rahmen gespeichert werden. Mit Beginn des nächsten Rahmens werden die Bits in dem Schieberegister 356 an den Steuersignalspeicher 357 geschickt, wo sie solange gespeichert werden, bis sie gegen einen anderen Bitsatz ausgetauscht werden. Die Steuerinformationsvergleichseinrichtung 368 vergleicht die Steuerbits in dem Schieberegister 356 und dem Steuersignalspeicher 357 miteinander. Wird eine Übereinstimmung festgestellt, werden die Steuerinformationen in dem Empfangssteuersignalspeicher 359 gespeichert, der dem Multiplexer 350 signalisiert, die die Steuerbits begleitende Adresse entgegenzunehmen, und die Steuerbits werden an den Codierer 348 gesendet, wo ihnen ein Flag-Bit hinzugefügt wird. Wie auch im Falle der die Datenbits begleitende Adresse aus dem Rahmen-RAM wird die die Steuerbits begleitende Adresse aus dem Steuersignalspeicher an den Adreßumwandler 81 geschickt, der eine multiplexerinterne Elf-Bit-Adresse liefert. Die Steuerbits und die Adreßbits werden sodann in dem Signalspeicher 92 gespeichert und erst dann über den Hochgeschwindigkeitsbus 15 weitergeleitet, wenn die Schnittstellenschaltung 352 angesteuert wird.
Zusammenfassend ist festzuhalten, daß der RAM 78, der Codierer 348, der Adreßmultiplexer 350, der Adreßumwandler 81, der Signalspeicher 92 und die Schnittstellenschaltung zusammen als ein Umcodierer betrachtet werden können, der Informationen von einem Aggregat empfängt diese Informationen mit einer multiplexerinternen Adresse versieht und sie mit einer multiplexerinternen Systemadresse dem Hochgeschwindigkeitsbus zuspeist.
Wie aus der die Sendelogik der aggregat-gemeinsamen Einrichtung 25 zeigenden Abbildung 7c ersichtlich, geht die Aggregatadreßinformation von dem Hochgeschwindigkeitsbus 15 in dem Aggregatadreßerkennungsdecodierer 83 ein, wobei im Falle einer Entsprechung dieser Adresse mit einer speziellen Aggregatadresse der Informationsdecodierer 360 freigegeben und die Kanaladresse im Signalspeicher 82 gespeichert wird. Der Informationsdecodierer 360 decodiert die fünf Informationsbits entweder in Kanalsteuerbits, die in dem Steuerinformations-FIFO 85 abgelegt werden, in Nulldaten, die ignoriert werden, oder in Kanaldaten, die an einen der einhundertundachtundzwanzig Datenpuffer 84 geleitet werden. Die Kanaldaten umfassen einzelne Datenbits und werden jeweils in einen bestimmten Puffer geschickt, abhängig von den letzten sieben Bits ihrer multiplexerinternen Adresse. Die in dem Puffer befindlichen Bits werden dann von einem Sendemultiplexer 370 entsprechend den Anweisungen des Rahmen-RAM 80 selektiert. Der Rahmen-RAM 80 legt die Reihenfolge, in der die Datenpuffer 84 angesteuert werden, nach Rahmen fest, die einschlägig bekannt sind. Der Sendemultiplexer 370 gibt in Wirklichkeit die Auswahlanweisungen an die Datenpuffer 84 (und an den Steuerbit-Multiplexer 372 und den Allgemein-Informationsbit-Multiplexer 374, wie später noch beschrieben) aus, und die multiplexierten Informationen werden an die Datenverbundleitung 331 über eine entfernt angeordnete Rückschleife 334, eine Schnittstelle 88 und Relais 332 gesendet, auf die bereits in der Beschreibung zu Abbildung 7b im einzelnen eingegangen worden ist.
Sollte es sich bei den Informationen in dem Decodierer 360 um Steuerinformationen gehandelt haben, die an den Steuerinformations-FIFO 85 geleitet worden sind, der die eingehenden Steuerinformationen zwischenspeichert, dann werden diese Steuerinformationen von der Steuerungsschaltung verarbeitet. D.h., gehen in dem Steuerinformations-FlFO 85 neue Steuerinformationen ein, so werden diese von der Steuerungsablaufsteuerung 375 gelesen. Letztere weist den Steuerinformations-RAM 376, der die Steuerinformationen für jeden der Kanäle speichert, an, die Informationen über den Empfangskanal an die Steuerinformationsvergleichseinrichtung 378 zu senden. Die Steuerinformationsvergleichseinrichtung 378 vergleicht sodann die von der Steuerungsablaufsteuerung 380 eingegangenen Steuerinformationen mit den Steuerdaten aus dem RAM 376 um festzustellen, ob sich der Steuerstatus geändert hat, d. h. ob Steuerung nach Priorität gilt. Lautet die Steuerinformation Steuerung nach Priorität, so schreibt die Steuerungsablaufsteuerung 375 die neue Information in das Steuerinformations-RAM 376 und sendet die neue Steuerinformation und Adresse an den Prioritätssteuerungs-FIFO 380, wo sie bis zur Übertragung an den nächsten Steuersignalspeicher 382 gespeichert werden.
Die Steuerungsablaufsteuerung 375 empfängt außerdem Steuersendeanforderungen. In diesem Falle greift die Steuerungsablaufsteuerung 375 auf den Steuerinformations-RAM 376 zu und veranlaßt die Übermittlung der Steuerinformationen an den nächsten Steuersignalspeicher 382. Steuerinformationen und Adressen werden in dem nächsten Steuersignalspeicher 382 gespeichert, der mit dem Steuersignalspeicher 384 zusammenarbeitet, um die Informationen zwischenzuspeichern. Der Steuerbit-Multiplexer 372, der von dem Rahmen- RAM' 80 und der Steuerinformationsabfrageeinrichtungslogik 381 angesteuert wird, wählt dann eines der in dem Steuersignalspeicher 384 gespeicherten Steuerbits zur Übertragung an den Steuerbit-Multiplexer 370 im Falle einer entsprechenden Auswahl aus. Das ausgewählte Steuerbit hängt von seiner Quelle ab. D.h., wenn Steuerinformationen von dem Prioritätssteuerungs-FIFO 380 eingehen, werden diese Informationen ausgewählt. Wenn nicht, werden Steuerinformationen die von dem Steuerinformations-RAM 376 abgefragt werden, ausgewählt. Wie bereits erwähnt, kann der Sendedaten-Multiplexer 370 unter der Steuerung des RAM 80 ebenso Informationen auswählen, die in dem Allgemein-Informationsbit-Multiplexer 374 gespeichert sind. Die allgemeinen Informationsbits gehen nicht über den Hochgeschwindigkeitsbus 15 ein, sondern sind in dem Multiplexer 374 zur Auswahl durch den Sendedaten-Multiplexer 370 gespeichert.
Wie bereits erwähnt, richtet sich die Auswahl durch den Sendedaten- Multiplexer 370 nach dem Rahmen-RAM 80. Zur Festlegung des Rahmens, der laufen soll, ist ein Rahmenschalter 392 vorgesehen. Der Rahmenschalter 392 wird von dem Mikroprozessor 75 angesteuert. Darüber hinaus ist zur korrekten Ansteuerung des Rahmen-RAM ein Rahmenende/Subrahmenende-Decodierer 394 vorgesehen, der Rahmenende bzw. Subrahmenendeimpulse erzeugt. Diese Impulse werden sowohl von einem Steuersignalzähler 396, der die Zeiger zu den Rahmen und Subrahmen kontrolliert, als auch von der redundanten Synchronisationslogik 398, die die Senderahmen der Sendelogik der ausweichsaggregat- und hauptaggregat-gemeinsamen Einrichtung synchronisiert, verwertet. Werden keine Rahmenende- oder Subrahmenende-Impulse erzeugt, wird eine Alarmeinrichtung 399 aktiviert. Es ist festzuhalten, daß die Alarmeinrichtung aus anderen Gründen auch von anderen Elementen ausgelöst werden kann, z. B. von der Steuerinformations-Abfrageeinrichtung 381, wenn nicht regelmäßig Steuerbits eingehen.
In dieser Unterlage wurde ein bitverschachtelter Hochgeschwindigkeits- Zeitmultiplexer für Mehrknoten-Kommunikationssysteme beschrieben und illustriert. Die Tatsache, daß hier spezielle Ausgestaltungen dieser Erfindung beschrieben werden, ist nicht so zu verstehen, als beschränke sich die Erfindung auf die angeführten Beispiele, sondern es soll vielmehr zum Ausdruck bringen, daß die Erfindung ein sehr breites Anwendungsspektrum hat, und die Beschreibungen sind entsprechend aufzufassen. Es ist also festzuhalten, daß ungeachtet der Tatsache, daß in dieser Beschreibung der Erfindung davon die Rede ist, daß elf multiplexerinterne Adreßbits fünf Informationsbits begleiten, der Fachmann erkennen wird, daß die Anzahl der multiplexerinternen Adreßbits geändert werden kann, da sich diese schlicht nach der Anzahl der in dem System vorgesehenen Informationen beisteuernden Einrichtungen und Kanäle richtet. Ebenso gilt, daß anstelle der hier verwendeten fünf Informationsbits mit einem Flag-Bit zur Kennzeichnung, ob es sich um Daten oder Steuerinformationen handelt, eine andere Anzahl von Informationsbits vorgesehen werden kann. Tatsächlich können, wenn mehr als sechzehn Steuerfunktionen gewünscht werden, zusätzliche Informationsbits erforderlich sein. Desweiteren sollte es für den Experten klar sein, daß ungeachtet der Beschreibung der Steuerinformationshandhabung unter Verweis auf Prioritätssteuerungen und sonstigen Steuerungen andere wohlbekannte Muster zur Handhabung von Steuerinformationen Anwendung finden können, wie z. B. die in den US-Patenten Nr. 4.437.182 und 4.437.183, die an der hierin Benannte abgetreten worden sind, veröffentlichten Handhabungsmuster.
Dem Fachmann sollte ferner bewußt sein, daß aus Gründen der Klarheit der Begriff "Informationen" allgemein im Sinne von "Daten", "Steuerinformationen" und "allgemeinen Informationen" und der Begriff "Daten" im engeren Sinne von tatsächlichen Daten im Gegensatz zu anderen Informationsarten wie z. B. Steuerinformationen verwendet wurden. Da sich die Begriffe "Informationen" und "Daten" jedoch häufig überlappen, ist bei der Auslegung der Beschreibung stets daran zu denken, da nicht beabsichtigt ist, allein durch die Festlegung auf diese in ihrer weiteren Bedeutung verwendeten Terminologie der Erfindung zusätzliche Beschränkungen aufzuerlegen. Und schließlich ist zu beachten, daß wenngleich die Elemente dieser Erfindung hinsichtlich ihrer Komponenten ausführlich beschrieben wurden, zahlreiche Konfigurationen realisierbar sind, die identische Funktionen ausführen können und die ebenso als zum Anwendungsbereich dieser Erfindung gehörig zu erachten sind. D.h., daß Konfigurationen mit anderen Komponenten, die dieselben oder ähnliche Funktionen allein oder zusammen ausführen können, Konfigurationen, die die Funktionen der hierin beschriebenen Komponenten kombinieren oder unterteilen, sowie Konfigurationen, die identische Funktionen wie in dieser Erfindung umfassen, bei denen die Komponenten jedoch in anderen Schaltungsteilen angeordnet sind, allesamt als Teil des Anwendungsbereichs dieser Erfindung zu erachten sind.

Claims

1. Ein bitverschachtelter Zeitmultiplexer (10) für Mehrknotensysteme mit einer Vielzahl von Verbundleitungen, bestehend aus:

a) einem Hochgeschwindigkeitsbus (15);

b) mindestens zwei an den erwähnten Bus angeschlossenen aggregatgemeinsamen Einrichtungen (25), die jeweils umfassen:

1) eine aggregat-gemeinsame Adreßerkennungseinrichtung (76), die erkennt, wann die betreffende aggregat-gemeinsame Einrichtung angesprochen ist,

2) eine Umkodiereinrichtung, die von einem bestimmten Aggregat (38) entsprechend einem ersten Rahmen Informationen erhält, eine multiplexerinterne Systemadresse für mindestens ein Bit dieser eingegangenen Informationen bereitstellt und diese Information versehen mit vorerwähnter multiplexerinterner Systemadresse an den Hochgeschwindigkeitsbus weitergibt,

3) eine aggregat-gemeinsame Dekodiereinrichtung (67), die über den genannten Hochgeschwindigkeitsbus Informationsbits empfängt und diese an einen Pufferspeichersatz in der betreffenden aggregat-gemeinsamen Einrichtung weiterleitet, wenn die aggregat-gemeinsame Adreßerkennungseinrichtung anzeigt daß die Nachricht an genau diese aggregat-gemeinsame Einrichtung gerichtet ist, und

4) eine Aggregat-Sendemultiplexeinrichtung (80, 82, 83, 84, 85, 86), die diese Daten in dem erwähnten Pufferspeichersatz der aggregat-gemeinsamen Einrichtung gemäß einem zweiten Rahmen auffächert und über das besagte Aggregat weiterleitet; und

c) einer an den Hochgeschwindigkeitsbus angeschlossenen Systemsteuerungseinrichtung (30), die Funktionseinheiten zur Erzeugung von Auswahlsignalen für jede der mindestens zwei aggregat-gemeinsamen Einrichtungen umfaßt und die im Falle der Auswahl einer aggregat-gemeinsamen Einrichtung mindestens ein Informationsbit versehen mit einer multiplexerinternen Systemadresse über den Hochgeschwindigkeitsbus sendet.

2. Ein Multiplexer gemäß Anspruch 1, dadurch gekennzeichnet, daß:

die aggregat-gemeinsame Einrichtung desweiteren einen Mikroprozessor (50) beinhaltet;

die Umkodiereinrichtung und die Aggregat-Sendemultiplexeinrichtung zumindest zum Teil von dem Mikroprozessor gesteuert werden; und

die Systemsteuerungseinrichtung desweiteren gemeinsame Steuerungseinheiten umfaßt die dem Mikroprozessor der aggregat-gemeinsamen Einrichtung Anweisungen bezüglich der Systemkonfigurationen erteilen, so daß dieser die Umkodiereinrichtung und die Aggregat-Sendemultiplexeinrichtung richtig steuern kann.

3. Ein Multiplexer gemäß Anspruch 2, dadurch gekennzeichnet, daß zwecks Einrichtung eines knotenartigen Bypasses die von der Umkodiereinrichtung einer ersten aggregat-gemeinsamen Einrichtung für die von ihr empfangenen Informationsbits bereitgestellte multiplexerinterne Systemadresse die Adresse einer zweiten aggregat-gemeinsamen Einrichtung ist.

4. Ein Multiplexer gemäß Anspruch 3, dadurch gekennzeichnet, daß: der Hochgeschwindigkeitsbus ein asynchroner Hochgeschwindigkeitsbus ist.

5. Ein Multiplexer gemäß Anspruch 4, dadurch gekennzeichnet, daß: die Umkodiereinrichtungen der ersten und zweiten aggregat-gemeinsamen Einrichtung so ausgelegt sind, daß sie von Nulldaten abweichende Daten mit verschiedenen Übertragungsgeschwindigkeiten zur Übermittlung über den Hochgeschwindigkeitsbus liefern.

6. Ein Multiplexer gemäß Anspruch 5, dadurch gekennzeichnet, daß: die Aggregat-Sendemultiplexeinrichtungen der ersten und zweiten aggregatgemeinsamen Einrichtung so ausgelegt sind, daß sie Informationen über die erste und zweite Einrichtung mit verschiedenen Übertragungsraten übermitteln.

7. Ein Multiplexer gemäß Anspruch 1, dadurch gekennzeichnet, daß: zum einen jedes bei der Umkodiereinrichtung der aggregat-gemeinsamen Einrichtung ankommende Informationsbit mit wenigstens einem Flag-Bit umkodiert wird, um anzuzeigen, ob es sich bei diesem Informationsbit um Steuerinformationen handelt, und zum anderen die von der Umkodiereinrichtung gelieferte multiplexerinterne Adresse parallel mit dem Informationsbit und wenigstens dem Flag-Bit über den Hochgeschwindigkeitsbus übertragen wird.

8. Ein Multiplexer gemäß Anspruch 7, dadurch gekennzeichnet, daß in dem Falle, wo es sich bei dem Informationsbit um ein Steuerbit handelt, das Flag-Bit so angeordnet ist, daß es die Übertragung von Steuerbits anzeigt, und dieses Steuerbit sowie drei weitere Steuerbits und das Flag-Bit zusammen mit der multiplexerinternen Adresse parallel über den Hochgeschwindigkeitsbus übertragen werden.

9. Ein Multiplexer gemäß Anspruch 1, dadurch gekennzeichnet, daß er desweiteren

b) mindestens eine an den Hochgeschwindigkeitsbus angeschlossene kanalgemeinsame Einrichtung umfaßt, die beinhaltet:

1) eine kanal-gemeinsame Adreßerkennungseinrichtung, die erkennt, wann die betreffende kanal-gemeinsame Einrichtung angesprochen ist,

2) eine kanal-gemeinsame Dekodiereinrichtung, die die von dem Hochgeschwindigkeitsbus eingehenden Informationsbits empfängt und an die richtigen Kanäle weiterleitet, wenn die kanal-gemeinsame Adreßerkennungseinrichtung anzeigt daß die Nachricht an genau diese kanal-gemeinsame Einrichtung gerichtet ist, und

3) eine kanal-gemeinsame Multiplexeinrichtung, die die über eine Vielzahl von Kanälen ankommenden Informationen zu einem Bitstrom ineinander verschachtelt entsprechend einem dritten Rahmen, eine multiplexerinterne Systemadresse zur Begleitung von wenigstens einem Bit dieses Bitstroms über den Hochgeschwindigkeitsbus bereitstellt und wenigstens ein Bit dieses Bitstroms versehen mit der multiplexerinternen Systemadresse an den Hochgeschwindigkeitsbus übergibt, wobei die Systemsteuerungseinrichtung außerdem Einrichtungen zur Erzeugung von Auswahlsignalen für die mindestens einmal vorgesehene kanal-gemeinsame Einrichtung beinhaltet und letztere wenigstens ein Informationsbit versehen mit einer multiplexerinternen Systemadresse über den Hochgeschwindigkeitsbus sendet.

10. Ein Multiplexer gemäß Anspruch 9, dadurch gekennzeichnet, daß:

die aggregat-gemeinsame Einrichtung außerdem einen Mikroprozessor beinhaltet;

die Umkodiereinrichtung und die Aggregat-Sendemultiplexeinrichtung zumindest teilweise von dem Mikroprozessor gesteuert werden;

die kanal-gemeinsame Einrichtung außerdem einen Mikroprozessor beinhaltet;

die kanal-gemeinsame Multiplexeinrichtung zumindest teilweise von dem Mikroprozessor gesteuert wird; und

die Systemsteuerungseinrichtung außerdem gemeinsame Steuerungseinheiten beinhaltet, die dem Mikroprozessor der aggregat-gemeinsamen Einrichtung sowie dem Mikroprozessor der kanal-gemeinsamen Einrichtung Anweisungen bezüglich der Systemkonfigurationen erteilen, so daß diese Mikroprozessoren die Umkodiereinrichtung, Aggregat-Sendemultiplexeinrichtung und die kanal-gemeinsame Multiplexeinrichtung richtig steuern können.

11. Ein Multiplexer gemäß Anspruch 10, dadurch gekennzeichnet, daß: zwecks Einrichtung eines knotenartigen Bypasses die von der Umkodiereinrichtung der ersten aggregat-gemeinsamen Einrichtung für die von ihr empfangenen Informationsbits bereitgestellte multiplexerinterne Systemadresse die Adresse einer zweiten aggregat-gemeinsamen Einrichtung ist.

12. Ein Multiplexer gemäß Anspruch 11, dadurch gekennzeichnet, daß: besagter Hochgeschwindigkeitsbus ein asynchroner Hochgeschwindigkeitsbus ist.

13. Ein Multiplexer gemäß Anspruch 12, dadurch gekennzeichnet, daß: wenigstens eine der Umkodiereinrichtungen der mindestens zweimal vorgesehenen aggregat-gemeinsamen Einrichtungen sowie der kanal-gemeinsame Multiplexer der mindestens einmal vorgesehenen kanal-gemeinsamen Einrichtungen so ausgelegt sind, daß sie jeweils von Nulldaten abweichende Informationen mit einer anderen Übertragungsgeschwindigkeit als eine andere Umkodiereinrichtung der mindestens zwei aggregat-gemeinsamen Einrichtungen und als der kanal-gemeinsame Multiplexer der mindestens einmal vorgesehenen kanal-gemeinsamen Einrichtungen zur Übermittlung über den Hochgeschwindigkeitsbus liefern.

14. Ein Multiplexer gemäß Anspruch 13, dadurch gekennzeichnet, daß die Aggregat-Sendemultiplexeinrichtungen der ersten und zweiten aggregatgemeinsamen Einrichtung so ausgelegt sind, daß sie Informationen via erstem und zweite in Aggregat mit verschiedenen Übertragungsgeschwindigkeiten senden.

15. Ein Multiplexer gemäß Anspruch 9, dadurch gekennzeichnet, daß: jedes bei der Umkodiereinrichtung der aggregat-gemeinsamen Einrichtung und jedes bei der kanal-gemeinsamen Multiplexeinrichtung über eine Vielzahl von Kanälen ankommende Informationsbit mit wenigstens einem Flag-Bit umkodiert wird, um anzuzeigen, ob es sich bei diesem Informationsbit um Steuerinformationen handelt, und die von der Umkodiereinrichtung und der kanal-gemeinsamen Multiplexeinrichtung bereitgestellte multiplexerinterne Adresse parallel mit diesem Informationsbit und wenigstens dem Flag-Bit über den Hochgeschwindigkeitsbus übertragen wird.

16. Ein Multiplexer gemäß Anspruch 15, dadurch gekennzeichnet, daß: in dem Falle, wo es sich bei dem Informationsbit um ein Steuerbit handelt, das Flag-Bit so angeordnet ist, daß es die Übertragung von Steuerbits anzeigt, und daß dieses sowie drei weitere Steuerbits und das Flag-Bit zusammen mit der multiplexerinternen Adresse parallel über den Hochgeschwindigkeitsbus übertragen werden.

17. Ein bitverschachtelter Zeitmultiplexer (10) bestehend aus:

a) einem Hochgeschwindigkeitsbus (15),

b) mindestens einer aggregat-gemeinsamen Einrichtung (25), die umfaßt

2) eine Umkodiereinrichtung, die Informationen entsprechend einem ersten Rahmen über eine Systemadresse für mindestens ein Informationsbit empfängt und diese Informationen versehen mit der multiplexerinternen Systemadresse an den Hochgeschwindigkeitsbus weiterleitet,

3) eine aggregat-gemeinsame Dekodiereinrichtung (67), die die über den Hochgeschwindigkeitsbus ankommenden Informationsbits empfängt und diese an einen Pufferspeichersatz in der betreffenden aggregat-gemeinsamen Einrichtung weiterleitet, wenn die aggregat-gemeinsame Adreßerkennungseinrichtung anzeigt, daß die Nachricht an genau diese aggregat-gemeinsame Einrichtung gerichtet ist, und

4) eine Aggregat-Sendemultiplexeinrichtung (80, 82, 83, 84, 85, 86), die diese Daten in dem erwähnten Pufferspeichersatz der aggregat-gemeinsamen Einrichtung entsprechend einem zweiten Rahmen auffächert und über ein Aggregat weiterleitet;

c) mindestens einer kanal-gemeinsamen Einrichtung (20), die umfaßt

1) eine kanal-gemeinsame Adreßerkennungseinrichtung (50, 209), die erkennt, wann die betreffende kanal-gemeinsame Einrichtung angesprochen ist,

2) eine kanal-gemeinsame Dekodiereinrichtung (66, 67, 68), die die über den Hochgeschwindigkeitsbus ankommenden Informationsbits empfängt und diese an die richtigen Kanäle weiterleitet, wenn die kanal-gemeinsame Adreßerkennungseinrichtung anzeigt daß die Nachricht an genau diese kanal-gemeinsame Einrichtung gerichtet ist, und

3) eine kanal-gemeinsame Multiplexeinrichtung (62, 64), die die über eine Vielzahl von Kanälen ankommenden Informationen zu einem Bitstrom ineinander verschachtelt entsprechend einem dritten Rahmen, eine multiplexerinterne Systemadresse zur Begleitung von wenigstens einem Bit dieses Bitstroms über den Hochgeschwindigkeitsbus bereitstellt und wenigstens ein Bit dieses Bitstroms versehen mit der multiplexerinternen Systemadresse an den Hochgeschwindigkeitsbus weiterleitet; und

d) einer an den Hochgeschwindigkeitsbus angeschlossenen Systemsteuerungseinrichtung (30), die Einrichtungen (40, 42) zur Erzeugung von Auswahlsignalen für jede aggregat-gemeinsame und kanal-gemeinsame Einrichtung beinhaltet, von denen jede, sofern entsprechend ausgewählt, wenigstens ein Informationsbit versehen mit einer multiplexer-internen Systemadresse über den Hochgeschwindigkeitsbus sendet.

18. Ein Multiplexer gemäß Anspruch 17, dadurch gekennzeichnet, daß:

die aggregat-gemeinsame-Einrichtung desweiteren einen Mikroprozessor beinhaltet;

die Umkodiereinrichtung und die Aggregat-Sendemultiplexeinrichtung zumindest teilweise von diesem Mikroprozessor gesteuert werden;

die kanal-gemeinsame Einrichtung desweiteren einen Mikroprozessor beinhaltet; die kanal-gemeinsame Multiplexeinrichtung zumindest teilweise von diesem Mikroprozessor gesteuert wird; und

die Systemsteuerungseinrichtung zudem noch gemeinsame Steuerungseinheiten umfaßt, die dem Mikroprozessor der aggregat-gemeinsamen Einrichtung und dem Mikroprozessor der kanal-gemeinsamen Einrichtung Anweisungen bezüglich der Systemkonfigurationen erteilen, so daß diese Mikroprozessoren die Umkodiereinrichtung, die Aggregat-Sendemultiplexeinrichtung und die kanal-gemeinsame Multiplexeinrichtung richtig steuern können.

19. Ein Multiplexer gemäß Anspruch 18, dadurch gekennzeichnet, daß: der Hochgeschwindigkeitsbus ein asynchroner Hochgeschwindigkeitsbus ist.

20. Ein Multiplexer gemäß Anspruch 19, dadurch gekennzeichnet, daß: wenigstens eine der Umkodiereinrichtungen der mindestens einmal vorgesehenen aggregat-gemeinsamen Einrichtungen sowie der kanal-gemeinsame Multiplexer der wenigstens einmal vorgesehenen kanal-gemeinsamen Einrichtungen so ausgelegt sind, daß sie jeweils von Nulldaten abweichende Informationen mit einer anderen Übertragungsgeschwindigkeit als eine andere Umkodiereinrichtung der mindestens einen vorgesehenen aggregat-gemeinsamen Einrichtungen und als der kanal-gemeinsame Multiplexer der mindestens einmal vorgesehenen kanal-gemeinsamen Einrichtungen zur Übermittlung über den Hochgeschwindigkeitsbus liefern.

21. Ein Multiplexer gemäß Anspruch 17, dadurch gekennzeichnet, daß: jedes bei der Umkodiereinrichtung der aggregat-gemeinsamen Einrichtung und jedes bei der kanal-gemeinsamen Multiplexeinrichtung über eine Vielzahl von Kanälen ankommende Informationsbit mit wenigstens einem Flag-Bit umkodiert wird, um anzuzeigen, ob es sich bei diesem Informationsbit um Steuerinformationen handelt, und die von der Umkodiereinrichtung und der kanal-gemeinsamen Multiplexeinrichtung bereitgestellte multiplexerinterne Adresse parallel mit diesem Informationsbit und wenigstens dem Flag-Bit über den Hochgeschwindigkeitsbus übertragen wird.

22. Ein Multiplexer gemäß Anspruch 21, dadurch gekennzeichnet, daß: in dem Falle, wo es sich bei dem Informationsbit um ein Steuerbit handelt, das Flag-Bit so angeordnet ist, daß es die Übertragung von Steuerbits anzeigt, und dieses Steuerbit sowie drei weitere Steuerbits und das Flag-Bit zusammen mit der multiplexerinternen Adresse parallel über den Hochgeschwindigkeitsbus übertragen werden.

23. Ein bitverschachtelter Zeitmultiplexer (10) bestehend aus:

a) einem Hochgeschwindigkeitsbus (15),

b) mindestens zwei an diesen Bus angeschlossenen kanal-gemeinsamen Einrichtungen (20), die umfassen:

1) eine kanal-gemeinsame Adreßerkennungseinrichtung (50, 203), die erkennt, wann die jeweilige kanal-gemeinsame Einrichtung angesprochen ist;

2) eine kanal-gemeinsame Dekodiereinrichtung (66, 67, 68), die die über den Hochgeschwindigkeitsbus eingehenden Informationsbits empfängt und an die richtigen Kanäle weiterleitet, wenn die kanal-gemeinsame Adreßerkennungseinrichtung anzeigt, daß die Nachricht an genau diese kanal-gemeinsame Einrichtung gerichtet ist, und

3) eine kanal-gemeinsame Multiplexeinrichtung (62, 64), die die über eine Vielzahl von Kanälen ankommenden Informationen zu einem Bitstrom ineinander verschachtelt entsprechend einem dritten Rahmen, eine multiplexerinterne Systemadresse zur Begleitung von wenigstens einem Bit dieses Bitstroms über den Hochgeschwindigkeitsbus bereitstellt und wenigstens ein Bit dieses Bitstroms versehen mit dieser multiplexerinternen Systemadresse an den Hochgeschwindigkeitsbus weiterleitet; und

c) einer an den Hochgeschwindigkeitsbus angeschlossenen Systemsteuerungseinrichtung (30), die Einrichtungen zur Erzeugung von Auswahlsignalen für jede der mindestens zwei kanal-gemeinsamen Einrichtungen beinhaltet und die bei Auswahl einer kanal-gemeinsamen Einrichtung mindestens ein Informationsbit versehen mit einer multiplexerinternen Systemadresse an den Hochgeschwindigkeitsbus weiterleitet.

24. Ein Multiplexer gemäß Anspruch 23, dadurch gekennzeichnet, daß:

die zumindest zweimal vorgesehenen kanal-gemeinsamen Einrichtungen zudem noch je einen Mikroprozessor beinhalten;

die kanal-gemeinsamen Multiplexeinrichtungen dieser wenigstens zwei kanalgemeinsamen Einrichtungen jeweils zumindest teilweise von diesem Mikroprozessor gesteuert werden; und

diese Systemsteuerungseinrichtung desweiteren gemeinsame Steuerungseinheiten beinhaltet, die an die Mikroprozessoren der kanal-gemeinsamen Einrichtungen Anweisungen bezüglich der Systemkonfigurationen erteilen, so daß diese Mikroprozessoren die kanal-gemeinsamen Multiplexeinrichtungen richtig steuern können.

25. Ein Multiplexer gemäß Anspruch 24, dadurch gekennzeichnet, daß: der Hochgeschwindigkeitsbus ein asynchroner Hochgeschwindigkeitsbus ist.

26. Ein Multiplexer gemäß Anspruch 25, dadurch gekennzeichnet, daß: die kanal-gemeinsamen Multiplexeinrichtungen der ersten und zweiten kanalgemeinsamen Einrichtung so ausgelegt sind, daß sie jeweils von Nulldaten abweichende Informationen mit verschiedenen Übertragungsgeschwindigkeiten zur Übermittlung über den Hochgeschwindigkeitsbus liefern.

27. Ein Multiplexer gemäß Anspruch 23, dadurch gekennzeichnet, daß: zum einen die Multiplexeinrichtung jeder der mindestens zwei kanal-gemeinsamen Einrichtungen desweiteren Umkodierer umfaßt die jedem der über eine Vielzahl der Kanälen ankommenden und der durch die kanal-gemeinsame Multiplexeinrichtung aufgefächerten Informationsbits weitere Informationsbits hinzufügen, wobei diese weiteren Informationsbits zumindest ein Flag-Bit beinhalten zur Anzeige, ob es sich bei dem über die Vielzahl der Kanäle empfangenden Informationsbit um Steuerinformationen handelt, und zum anderen die multiplexerinterne Adresse, die von der kanal-gemeinsamen Multiplexeinrichtung geliefert wird, parallel mit dem über eine Vielzahl von Kanälen ankommenden Informationsbit sowie wenigstens einem Flag-Bit über den Hochgeschwindigkeitsbus übermittelt wird.

28. Ein Multiplexer gemäß Anspruch 27, dadurch gekennzeichnet, daß: in dem Falle, wo es sich bei dem von der besagten Vielzahl der Kanäle empfangenen Informationsbit um ein Steuerbit handelt, das Flag-Bit so angeordnet ist, daß es die Übertragung von Steuerbits anzeigt, wobei dieses Steuerbit sowie drei weitere von den besagten Kanälen empfangene Steuerbits und das Flag-Bit zusammen mit der multiplexerinternen Adresse parallel über den Hochgeschwindigkeitsbus übertragen werden.