DE3533808A1 - METHOD FOR PRODUCING A FIELD EFFECT TRANSISTOR - Google Patents
METHOD FOR PRODUCING A FIELD EFFECT TRANSISTORInfo
- Publication number
- DE3533808A1 DE3533808A1 DE19853533808 DE3533808A DE3533808A1 DE 3533808 A1 DE3533808 A1 DE 3533808A1 DE 19853533808 DE19853533808 DE 19853533808 DE 3533808 A DE3533808 A DE 3533808A DE 3533808 A1 DE3533808 A1 DE 3533808A1
- Authority
- DE
- Germany
- Prior art keywords
- zone
- source
- junction
- semiconductor wafer
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 230000005669 field effect Effects 0.000 title claims description 10
- 238000004519 manufacturing process Methods 0.000 title claims description 4
- 239000004065 semiconductor Substances 0.000 claims description 37
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 27
- 229910052782 aluminium Inorganic materials 0.000 claims description 25
- 238000000034 method Methods 0.000 claims description 9
- 238000009792 diffusion process Methods 0.000 claims description 6
- 229910052785 arsenic Inorganic materials 0.000 claims description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims description 2
- 230000007704 transition Effects 0.000 claims description 2
- 230000003071 parasitic effect Effects 0.000 description 11
- 239000002019 doping agent Substances 0.000 description 6
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000003321 amplification Effects 0.000 description 2
- 210000000746 body region Anatomy 0.000 description 2
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 239000005388 borosilicate glass Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 239000005368 silicate glass Substances 0.000 description 2
- VMXJCRHCUWKQCB-UHFFFAOYSA-N NPNP Chemical compound NPNP VMXJCRHCUWKQCB-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 239000002800 charge carrier Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000001627 detrimental effect Effects 0.000 description 1
- 238000010304 firing Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 238000005507 spraying Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
- H01L29/66333—Vertical insulated gate bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41741—Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
-A--A-
Die Erfindung betrifft ein Verfahren zum Herstellen eines Feldeffekttransistors mit isoliertem Gate, also einen Isolierschichtfeldeffekttransistor (IGFET) mit den folgenden Schritten:The invention relates to a method for producing a field effect transistor with an insulated gate, that is to say an insulating layer field effect transistor (IGFET) with the following steps:
a) Ausgehen von einem Halbleiterscheibchen mit einer Drainzone des ersten Leitungstyps in einen Oberflächenbereich des Halbleiterscheibchens;a) Starting from a semiconductor wafer with a drain zone of the first conductivity type in a surface region of the semiconductor wafer;
b) Herstellen eines Körper/Drain-PN-Übergangs durch Eindiffundieren einer den zweiten Leitungstyp aufweisenden Körperzone in das Halbleiterscheibchen von einem Teil des Oberflächenbereichs aus; undb) Producing a body / drain PN junction by diffusing in one having the second conductivity type Body zone into the wafer from a portion of the surface area; and
c) Bilden eines sich bis zu einer vorgegebenen Tiefe in das Halbleiterscheibchen erstreckenden Source/ Körper-PN-Übergangs durch Eindiffundieren einer Sourcezone des ersten Leitungstyps in den Oberflächenbereich des Halbleiterscheibchens innerhalb der Grenzen der Körperzone und mit innerhalb des Oberflächenbereichs des Halbleiterscheibchens eine Kanalzone definierendem Abstand von dem Körper/ Drain-PN-Übergang.c) Forming a source extending to a predetermined depth into the semiconductor wafer / Body PN junction by diffusing a source zone of the first conductivity type into the surface area of the semiconductor wafer within the limits of the body zone and with within the Surface area of the semiconductor wafer a channel zone defining a distance from the body / Drain-PN junction.
Die Erfindung betrifft ferner einen Feldeffekttransistor mit isoliertem Gate in einem Halbleiterscheibchen mit angrenzend an eine Oberfläche des Scheibchens liegender Drainzone des ersten Leitungstyps, mit einer sich von einem Teil des Oberflächenbereichs aus in den Körper des Halbleiterscheibchens erstreckenden, einen Körper/Drain-PN-Übergang bildenden Körperzone des zweiten Leitungstyps und mit einer einen sich bis zu einer vorgegebenen Tiefe von dem Oberflächenbereich aus in den Körper des HalbleiterscheibchensThe invention also relates to an insulated gate field effect transistor in a semiconductor wafer with an adjacent Drain zone of the first conductivity type lying on a surface of the wafer, with a drain zone extending from one part of the surface area consists of a body / drain PN junction extending into the body of the semiconductor wafer forming body zone of the second conductivity type and having a one to a predetermined depth from the surface area out into the body of the semiconductor wafer
erstreckenden Source/Körper-PN-Übergang bildenden Sourcezone des ersten Leitungstyps innerhalb der Grenzen der Körperzone und mit eine Kanalzone innerhalb des Oberflächenbereichs definierendem Abstand von dem Körper/Drain-PN-Übergang. extending source / body PN junction forming source zone of the first conductivity type within the boundaries of the body zone and with a channel zone within the surface area defining distance from the body / drain PN junction.
Bei diesen IGFETs kann es sich um MOSFETs (Metall-Oxid-Halbleiter-FETs)
handeln. Insbesondere kommen vertikale
MOSFETs in Frage, deren Source- und Gate-Elektroden auf einer Oberfläche eines Halbleiterscheibchens liegen, während
die Drain-Elektrode auf der gegenüberliegenden Scheibchenoberfläche
angeordnet wird. Im Rahmen der vorliegenden Erfindung geht es vorzugsweise um vertikale, doppelt diffundierte
MOSFETs Bauelemente (VDMOS), wie leitfähigkeitsmodulierte FETs, sogenannte COMFETs.These IGFETs can be MOSFETs (metal oxide semiconductor FETs). In particular, come vertical
MOSFETs in question, the source and gate electrodes of which are located on one surface of a semiconductor wafer, while the drain electrode is arranged on the opposite wafer surface. In the context of the present invention, vertical, double-diffused MOSFETs components (VDMOS), such as conductivity-modulated FETs, so-called COMFETs, are preferably concerned.
Ein VDMOS-Bauelement enthält ein Halbleiterscheibchen, in dem Source-, Körper- und Drainzonen abwechselnden Leitungstyps in Reihe angeordnet werden. Die Körperzone wird an eine Scheibchenoberfläche gelegt und die Source- und Drainzonen werden so konstruiert, daß sie Länge und Breite einer Kanalzone in der Körperzone an der genannten Oberfläche begrenzen. Die Bezeichnung VDMOS basiert auf dem Verfahren zum Herstellen des Bauelements. Hierbei wird eine Drainzone in einer Scheibchenoberfläche eines Halbleiterkörpers hergestellt, daraufhin werden typisch nacheinander Dotierstoffe zum Bilden einer Körperzone und einer Sourcezone durch eine Maskenöffnung in einen Teil der Drainzone eindiffundiert. A VDMOS device contains a semiconductor wafer, in the source, body and drain zones of alternating conductivity type are arranged in series. The body zone becomes on laid a wafer surface and the source and drain regions are constructed so that they are length and width of a Limit the canal zone in the body zone on the surface mentioned. The designation VDMOS is based on the procedure for manufacturing the component. Here, a drain zone is formed in a wafer surface of a semiconductor body produced, then dopants are typically successively to form a body zone and a source zone diffused through a mask opening into part of the drain zone.
Auf die Scheibchenoberfläche oberhalb der Kanalzone wird eine isolierte Gate-Elektrode aufgebracht. Wenn bei Betrieb des Bauelements eine eine spezielle Schwellspannung über-An insulated gate electrode is applied to the surface of the wafer above the channel zone. When in operation of the component a special threshold voltage over-
steigende Spannung an die Gate-Elektrode angelegt wird, erfolgt eine Inversion des Leitungstyps der Kanalzone in dem an die Scheibchenoberfläche angrenzenden Teil der Körperzone. Dadurch wird ein sogenannter Inversionskanal gebildet, der einen Strom von Elektronen oder Löchern zwischen den Source- und Drainzonen gestattet. Es handelt sich daher um einen seiner Natur nach unipolaren Bauelementbetrieb, in welchem ein Elektronen- oder Löcherfluß durch eine an das Gate angelegte Spannung selektiv zu modulieren ist. Weitere Angaben zu herkömmlichen VDMOS-Strukturen und Verfahrensweisen können den US-PS'en 41 45 700 und 40 72 975 entnommen werden.When a rising voltage is applied to the gate electrode, the conduction type of the channel zone is inversed the part of the body zone adjacent to the surface of the disc. This creates a so-called inversion channel, which allows a flow of electrons or holes between the source and drain regions. It is therefore a by its nature unipolar component operation, in which an electron or hole flow through a the gate applied voltage is to be selectively modulated. Further information on conventional VDMOS structures and procedures can see U.S. Patents 4,145,700 and 4,072,975 can be removed.
Ein COMFET ist eine Abwandlung eines VDMOS-Bauelements, der außerdem eine an die Drainzone angrenzende vierte Halbleiterzone mit zum Leitungstyp der Drainzone entgegengesetztem Leitungstyp enthält. Diese als Anodenzone zu bezeichnende vierte Halbleiterzone bildet eine Quelle für Ladungsträger bei Betrieb des Bauelements und dient dazu, die Leitfähigkeit der angrenzenden Drainzone zu modulieren. Eines der bezeichnenden Merkmale eines COMFET-Bauelements ist der zu einem äquivalent aufgebauten VDMOS-FET mit drei Schichten stark verminderte Durchlaßwiderstand. Eine eingehendere Beschreibung der Struktur eines COMFET kann der US-PS 43 64 073 entnommen werden.A COMFET is a modification of a VDMOS component, which also has a fourth semiconductor zone adjoining the drain zone and having the opposite conductivity type of the drain zone Line type contains. This fourth semiconductor zone, known as the anode zone, forms a source for Charge carrier during operation of the component and serves to modulate the conductivity of the adjacent drain zone. One of the characteristic features of a COMFET component is that of an equivalent VDMOS-FET with three Layers greatly decreased forward resistance. A more detailed description of the structure of a COMFET can be found in the US-PS 43 64 073 can be taken.
Zu einer dreischichtigen Source/Körper/Drain-Struktur eines MOSFETs gehört inhärent ein parasitärer NPN- oder PNP-Bipolartransistor. Die Source/Körper/Drain-MOSFET-Struktur entspricht einer parasitären Emitter/Basis/Kollektor-Bipolarstruktur. Wenn der Emitter/Basis-PN-Übergang in Durchlaßrichtung vorgespannt ist, wird bei Betrieb des MOSFETs derA parasitic NPN or PNP bipolar transistor inherently belongs to a three-layer source / body / drain structure of a MOSFET. The source / body / drain MOSFET structure corresponds to a parasitic emitter / base / collector bipolar structure. When the emitter / base PN junction is forward biased, when the MOSFET is operating, the
parasitäre Bipolartransistor eingeschaltet bzw. leitend. Da dieser Effekt schädlich für die MOS-FET-Leistung ist, sind verschiedene Bemühungen unternommen worden, die Verstärkung des parasitären Bipolartransistors zu vermindern. Ein Beispiel hierfür wird in der oben genannten US-PS 40 72 975 und in der Patentanmeldung P 35 05 393 der Anmelderin beschrieben.parasitic bipolar transistor switched on or conducting. Since this effect is detrimental to MOS-FET performance, various efforts have been made to improve the amplification of the parasitic bipolar transistor. An example of this is given in the above-mentioned US Pat 72 975 and in the applicant's patent application P 35 05 393 described.
Eine Verminderung der Verstärkung der parasitären Bipolar- ^ Transistoren in einem COMFET ist von besonderer Bedeutung, da die Summe der Verstärkungen des parasitären Source/Körper/Drain-Bipolartransistors und des parasitären Anode/ Drain/Körper-Bipolartransistors niedrig gehalten werden müssen, um ein Einrasten bzw. Zünden des entsprechenden parasitären NPNP- oder PNPN-Thyristors zu verhindern. Wenn eine solche Zündung auftritt, fällt die Gate-Steuerung aus und das Bauelement arbeitet nicht mehr als COMFET.A decrease in the amplification of the parasitic bipolar ^ Transistors in a COMFET is of particular importance as the sum of the gains of the parasitic source / body / drain bipolar transistor and the parasitic anode / drain / body bipolar transistor are kept low must to prevent the corresponding parasitic NPNP or PNPN thyristor from engaging or firing. if such an ignition occurs, the gate control fails and the device no longer works as a COMFET.
Der Erfindung liegt die Aufgabe zugrunde, sowohl die Wirkungen der parasitären Bipolartransistoren in dreischichtigen VDMOS-^Baue lementen als auch die Wahrscheinlichkeit eines Zündens des parasitären Thyristors in einem COMFET zu vermindern. Die erfindungsgemäße Lösung ist bei dem eingangs genannten Verfahren gekennzeichnet durch einen weiteren Schritt, nämlich durch Verhindern einer Vorspannung in Durchlaßrichtung am Source/Körper-PN-Übergang bei Betrieb des Feldeffekttransistors durch Bilden von Aluminium auf dem Oberflächenbereich des Halbleiterscheibchens mit Kontaktierung des Source/Körper-PN-Übergangs durch das Aluminium in der vorgegebenen Tiefe. Die Lösung für den Isolierschicht-Feldeffekttransistor eingangs genannter Art ist gekennzeichnet durch eine auf den Oberflächenbereich des Halbleiterscheibchens aufgebrachte Aluminium-ElektrodeThe invention is based on the object of both the effects of the parasitic bipolar transistors in three-layer VDMOS- ^ components as well as the probability ignition of the parasitic thyristor in a COMFET. The solution according to the invention is at the beginning said method characterized by a further step, namely by preventing a bias in the forward direction at the source / body PN junction during operation of the field effect transistor by forming aluminum on the surface area of the semiconductor wafer with Contacting the source / body PN junction through the aluminum at the specified depth. The solution for the insulating layer field effect transistor of the type mentioned at the beginning is characterized by an aluminum electrode applied to the surface area of the semiconductor wafer
mit den Source/Körper-PN-Übergang in dessen vorgegebener Tiefe kontaktierenden, eine Vorspannung des Übergangs in Durchlaßrichtung bei Betrieb verhindernden Zacken.with the source / body PN junction in its default Deep contacting, a bias of the transition in the forward direction during operation preventing prongs.
Gemäß der Erfindung wird also das Aluminium so auf die Source-Oberfläche aufgebracht bzw. dort so weiterbehandelt, daß es den Source/Körper-PN-Übergang in dessen vorgegebener Tiefe innerhalb des Körpers des Halbleiterscheibchens ebenfalls kontaktiert und auf diese Weise verhindert, daß der Source/Körper-PN-Übergang bei Bauelementbetrieb in Durchlaßrichtung vorgespannt wird. Hierzu wird insbesondere vorgesehen, das Aluminium auf die Scheibchenoberfläche so aufzubringen und so weiterzubehandeln, daß von dem Aluminium Zacken in den Körper des Halbleiterscheibchens so weit hineinwachsen, daß die Spitzen der Zacken den Source/Körper-PN-Übergang in dessen vorgegebener Tiefe kontaktieren, d.h. zumindest erreichen. Wenn also der Source/Körper-PN-Übergang bis zu weniger als etwa 1,0 Mikrometer tief in die Oberfläche eindiffundiert worden ist, sollen die Zacken bis zu einer Tiefe von etwa 1,0 Mirkometer tief in den Körper hineinreichen.According to the invention, the aluminum is applied to the source surface or further treated there, that there is the source / body PN junction at its predetermined depth within the body of the semiconductor wafer also contacted and in this way prevents the source / body PN junction during device operation is biased in the forward direction. For this purpose, provision is made in particular for the aluminum to be applied to the surface of the disc to be applied and treated in such a way that the aluminum spikes into the body of the semiconductor wafer grow so far in that the tips of the prongs the source / body PN junction in its predetermined depth contact, i.e. at least reach out. So if the source / body PN junction is down to less than about 1.0 micrometer has been diffused deep into the surface, the spikes should be to a depth of about 1.0 micrometers reach deep into the body.
Anhand der schematischen Darstellung eines AusfUhrungsbeispiels werden Einzelheiten der Erfindung erläutert.Using the schematic representation of an exemplary embodiment details of the invention are explained.
In der beiliegenden einzigen Figur wird ein VDMOS-Bauelement insgesamt mit 10 bezeichnet. Es kann sich hierbei grundsätzlich um einen dreischichtigen MOSFET oder um einen vierschichtigen COMFET handeln. Zur Vereinfachung der Beschreibung wird auf ein N-Kanal-VDMOS-Bauelement Bezug genommen, wobei zu betonen ist, daß bei Umkehr sämtlicher Leitungstypen die Ausführungen auch für einen P-Kanal-VDMOS-Bauelement gelten.In the accompanying single figure, a VDMOS component denoted by 10 as a whole. It can basically be a three-layer MOSFET or a act four-layer COMFET. To simplify the description reference is made to an N-channel VDMOS device, It should be emphasized that if all line types are reversed, the versions also apply to a P-channel VDMOS component are valid.
35338033533803
Das Bauelement 10 enthält ein Halbleiterscheibchen 12 mit einer ersten Hauptfläche 14 und einer gegenüberliegenden zweiten Hauptfläche 16. An der zweiten Hauptfläche 16 befindet sich eine gut leitende Zone 18 entweder aus N+- oder P+-Material. In einem dreischichtigen N-Kanal-MOSFET ist die Zone 18 N+-leitend und wird als eine Drain-Zone bezeichnet. In einem N-Kanal-COMFET ist die Zone 18 P+-leitend und wird als eine Anodenzone bezeichnet. In der N-Kanal-COMFET-Struktur kann - wie durch die gestrichelte Linie angedeutet wird - eine N+-Drainzone 20 auf der Anodenzone 18 liegen. Angrenzend an die N+-Drainzone 20 oder bei Nichtvorhandensein der Zone 20 - an die relativ gut leitende Zone 18 wird eine ausgedehnte N~-Drainzone 22 vorgesehen, die sich bis zur ersten Hauptfläche 18 des Halbleiterscheibchens 12 erstreckt. Von der ersten Hauptfläche 14 des Halbleiterscheibchens 12 erstreckt sich eine P~-Körperzone 24 in den Körper des Scheibehens hinein und bildet an der Grenzfläche mit der N~-Drainzone 22 einen Körper/ Drain—PN-Übergang 26. In einem bevorzugten Ausführungsbeispiel wird die Körperzone 24 von einem ausgewählten Oberflächenbereich der ersten Hauptfläche 14 in den Körper des Scheibehens eindiffundiert, so daß der Körper/Drain-PN-Übergang 26 die Hauptfläche 14 in Form eines regelmäßigen Polygons, z.B. eines Sechsecks oder Quadrats, schneidet.The component 10 contains a semiconductor wafer 12 with a first main surface 14 and an opposing second main surface 16. On the second main surface 16 there is a highly conductive zone 18 made of either N + or P + material. In a three-layer N-channel MOSFET, zone 18 is N + -conductive and is referred to as a drain zone. In an N-channel COMFET, zone 18 is P + -conductive and is referred to as an anode zone. As indicated by the dashed line, an N + drain zone 20 can lie on the anode zone 18 in the N-channel COMFET structure. Adjacent to the N + drain zone 20 or in the absence of the zone 20 - to the relatively highly conductive zone 18, an extensive N + drain zone 22 is provided, which extends to the first main surface 18 of the semiconductor wafer 12. A P ~ body zone 24 extends from the first main surface 14 of the semiconductor wafer 12 into the body of the wafer and forms a body / drain PN junction 26 at the interface with the N ~ drain zone 22 Body zone 24 diffuses from a selected surface area of the first main surface 14 into the body of the disk so that the body / drain PN junction 26 intersects the main surface 14 in the form of a regular polygon, for example a hexagon or square.
Von der ersten Hauptfläche 14 des Halbleiterscheibchens 12 erstreckt sich ferner innerhalb der Grenzen der Körperzone 24 eine N+-Sourcezone 28 in den Halbleiterkörper hinein und bildet an seiner Grenzfläche mit der Körperzone 24 einen Source/Körper-PN-Übergang 30. Dieser Übergang 30 besitzt an der Hauptfläche 14 einen solchen Abstand von dem Körper/Drain-PN-Übergang 26, daß an der ersten Hauptfläche 14 Länge und Breite einer Kanalzone 32 in der Kör-From the first main surface 14 of the semiconductor wafer 12, an N + source zone 28 extends into the semiconductor body within the boundaries of the body zone 24 and forms a source / body PN junction 30 at its interface with the body zone 24. This junction 30 has on the main surface 14 at such a distance from the body / drain PN junction 26 that on the first main surface 14 the length and width of a channel zone 32 in the body
perzone 24 definiert werden. Die Sourcezone 28 besitzt typisch eine Ringform (wenn auch keine Kreisform). Der äußere
Teil des Source/Körper-PN-Übergangs 30 durchstößt die Hauptfläche 14 in Form eines regelmäßigen Polygons mit einer der
Oberflächendurchstoßlinie des Körper/Drain-PN-Übergangs 26 ähnlichen Form. Von der ersten Hauptfläche 14 aus erstreckt
sich schließlich in den zentralen Bereich der Körperzone 24 eine P+-HiIfskörperzo;
zone 28 umgeben wird.perzone 24 can be defined. The source zone 28 typically has an annular shape (although not a circular shape). The outer part of the source / body PN junction 30 penetrates the main surface 14 in the form of a regular polygon with a shape similar to the surface penetration line of the body / drain PN junction 26. Finally, a P + auxiliary body zone extends from the first main surface 14 into the central area of the body zone 24;
zone 28 is surrounded.
eine P+-HiIfskörperzone 34, die von der ringförmigen Source-a P + auxiliary body region 34 extending from the annular source
Auf die erste Hauptfläche 14 wird oberhalb der Kanalzone 32 eine isolierte Gate-Elektrode aufgebracht. Diese wird aus einer Gate-Isolierung 36 unmittelbar auf der ersten Hauptfläche 14 und einer Gate-Elektrode 38 auf der Gate- Isolierung 36 gebildet. Die Gate-Isolierung 36 besteht typisch aus Siliziumdioxid in einer Schichtdicke in der Größenordnung von 50 bis 200 nm. Die Gate-Elektrode 38 wird typisch aus dotiertem, polykristallinem Silizium hergestellt. Auf der Gate-Elektrode 38 liegt ferner eine die Elektrode elektrisch gegenüber den darüber anzuordnenden Schichten isolierende Isolierschicht 40, welche typisch aus Silikatglas, z.B. aus Phosphorsilikatglas (PSG), Borsilikatglas (BSG) oder Borphosphorsilikatglas (BPSG), hergestellt wird. Über die Isolierschicht 40 erstreckt sich eine aus Aluminium bestehende Source-Elektrode 42, die auch die erste Hauptfläche 14 kontaktiert und auf diese Weise einen elektrischen Kontakt mit der Sourcezone 28 und der Körperzone 24 herstellt. Eine Drain-Elektrode 44 kontaktiert die gut leitende Zone 18 auf der zweiten Hauptfläche 16.An insulated gate electrode is applied to the first main surface 14 above the channel zone 32. This will be from a gate insulation 36 directly on the first main surface 14 and a gate electrode 38 on the gate insulation 36 formed. The gate insulation 36 typically consists of silicon dioxide in a layer thickness of the order of magnitude from 50 to 200 nm. The gate electrode 38 is typically made of doped, polycrystalline silicon. on the gate electrode 38 also has an electrode electrically opposite the layers to be arranged above it insulating insulating layer 40, which is typically made of silicate glass, e.g. made of phosphorus silicate glass (PSG), borosilicate glass (BSG) or borophosphosilicate glass (BPSG). One made of aluminum extends over the insulating layer 40 existing source electrode 42, which also contacts the first main surface 14 and in this way a electrical contact with the source zone 28 and the body zone 24 is established. A drain electrode 44 makes contact the highly conductive zone 18 on the second main surface 16.
Es ist im Rahmen der vorliegenden Erfindung entscheidend, daß die aus Aluminium bestehende Source-Elektrode 42 soIt is crucial in the context of the present invention that the source electrode 42 made of aluminum so
aufgebracht wird, daß sie in den Körper des Halbleiterscheibchens 12 wenigstens bis zur Tiefe des Source/Körper-PN-Übergangs 30 "hineinsticht" und so die P~-Körperzone 24 kontaktiert. Die in das Halbleiterscheibchen hineinstechenden, aus Aluminium bestehenden Zacken werden in der Figur mit 43 bezeichnet. Eine eingehende Beschreibung der Zackenbildung von Aluminium findet sich in der US-PS 36 09 470.is applied that it is in the body of the semiconductor wafer 12 at least to the depth of the source / body PN junction 30 "sticks in" and so does the P ~ body zone 24 contacted. The aluminum prongs that pierce into the semiconductor wafer are shown in the figure designated by 43. A detailed description of the jagged formation of aluminum can be found in US Pat. No. 3,6 09,470.
Im Rahmen der vorliegenden Erfindung ist es günstig, wenn die Aluminiumzaeken 43 durch die Source-Zone hindurchstechen und einen größtmöglichen Bereich des Source/Körper-PN-Übergangs 30 ohne nachteilige Beeinträchtigung der Kanalzone 32 kontaktieren. In der optimalen Stechtiefe durchstoßen die Zacken 43 den Source/Körper-PN-Übergang 30, reichen aber nicht bis zu einer wesentlichen Tiefe in die darunterliegende Körperzone 24 hinein.In the context of the present invention, it is advantageous if the aluminum teeth 43 pierce through the source zone and as much as possible of the source / body PN junction 30 without adversely affecting the channel zone 32 contact. Pierce at the optimal piercing depth the prongs 43 reach the source / body PN junction 30 but not to a substantial depth into the underlying body zone 24.
Das Bilden der Aluminiumzacken wird erreicht, indem das Bauelement einer Wärmebehandlung entweder während des Aufbringens oder anschließend an das Aufbringen der Source-Elektrode 42 unterworfen wird. In dem bevorzugten Ausbildungsbeispiel wird die aus Aluminium bestehende Source-Elektrode 42 durch herkömmliche Verfahren, z.B. durch Aufdampfen oder Aufsprühen, niedergeschlagen, darauf wird die Aluminiumschicht für eine "Zeitdauer von etwa 15 Minuten bis zu einer Stunde bei einer Temperatur von etwa 400 bis 450 C wärmebehandelt. Hierbei wachsen Aluminiumzacken 43 ausgehend von der ersten Hauptfläche 14 durch die Sourcezone 28 bis zu einer Tiefe von etwa 0,5 bis 1,5 Mikrometer. Da die ungefähre Maximallänge der Zacken bei der Wärmebehandlung 1,5 Mikrometer beträgt, müssen die anderen Schritte zur Bauelementbehandlung so durchgeführt werden, daßThe formation of the aluminum prongs is achieved by either heat treating the component during deposition or subsequent to the application of the source electrode 42 is subjected. In the preferred embodiment, the source electrode made of aluminum is used 42 is deposited by conventional methods such as vapor deposition or spraying, and the Aluminum layer for a "period of about 15 minutes." heat-treated for up to one hour at a temperature of about 400 to 450 C. Here, aluminum spikes 43 grow starting from the first main surface 14 through the source zone 28 to a depth of approximately 0.5 to 1.5 micrometers. Since the approximate maximum length of the prongs when heat treated is 1.5 microns, the other steps must be followed for component treatment are carried out so that
die Tiefe des Source/Körper-PN-Übergangs 30 von der ersten Hauptfläche 40 unterhalb von 1,5 Mikrometer bleibt. In dem bevorzugten Ausführungsbeispiel wird als Tiefe des Source/ Körper-PN-Übergangs 30 weniger als 1 Mikrometer vorgegeben; sie kann wahlweise weniger als etwa 0,5 Mikrometer betragen. Die entsprechenden Source-Schichtdicken sind relativ gering im Vergleich zu den entsprechenden Konstruktionsparametern bei herkömmlichen Bauelementen, deren Sourcezonen sich typisch bis zu einer Tiefe von mehr als 1 Mikrometer in den Körper des Halbleiterscheibchens hineinerstrecken. Um diese relativ geringe Tiefe des Source/Körper-PN-Übergangs 30 steuerbar zu erhalten, wird vorzugsweise Arsen als N-Dotierstoff zum Herstellen der Sourcezone 28 verwendet. Zwar kann auch Phosphor alternativ als N-Source-Dotiermittel eingesetzt werden, es ist aber schwierig, die Diffusionstiefe bei Phosphor auf weniger als 1 Mikrometer zu steuern.the depth of the source / body PN junction 30 from the first Major surface 40 remains below 1.5 microns. In the preferred embodiment, the depth of the source / Body PN junction 30 given less than 1 micrometer; it can optionally be less than about 0.5 micrometers. The corresponding source layer thicknesses are relatively small compared to the corresponding design parameters in conventional components, the source zones of which are typically down to a depth of more than 1 micrometer extend into the body of the semiconductor wafer. Around this relatively shallow depth of the source / body PN junction To obtain 30 controllably, arsenic is preferably used as N-dopant for producing the source zone 28. Although phosphorus can also be used as an alternative to the N-source dopant, it is difficult to control the diffusion depth for phosphorus to be controlled to less than 1 micrometer.
Beim Herstellen des Bauelements 10 dient die isolierte Gate-Elektrode als Maske zum Eindiffundieren der Source- und Körperzonen 28 bzw. 24 durch die Oberfläche 14. Die isolierte Gate-Elektrode hat typisch die Konfiguration einer gelochten Schicht, die Körper- und Source-Dotierstoffe werden nacheinander durch die Löcher in den Körper des Halbleiterscheibchens 12 eingebracht. In der beiliegenden Figur wird die durch die isolierte Gate-Elektrode definierte Öffnung mit 46 bezeichnet. Zum Maximieren der Effektivität der Zacken bzw. Zackenbildung soll der Kontaktbereich der Source-Elektrode 42 auf der ersten Hauptfläche 14 den Source/Körper-PN-Übergang 30 an Punkten mit Abstand von der Kanalzone 32 in möglichst großem Maße überdecken. Hierdurch wird der Bereich des Source/Körper-PN-Übergangs 30 maximiert, der durch die angegebene Wärmebehandlung mit den Aluminiumzacken 43 zu kontaktieren ist.When producing the component 10, the insulated gate electrode serves as a mask for diffusing in the source and body regions 28 and 24, respectively, through surface 14. The insulated gate electrode typically has the configuration of a perforated layer, the body and source dopants are successively passed through the holes in the body of the semiconductor wafer 12 introduced. In the accompanying figure, the opening defined by the insulated gate electrode is shown denoted by 46. To maximize the effectiveness of the spikes or spike formation, the contact area should be the Source electrode 42 on the first main surface 14 the source / body PN junction 30 at points spaced apart from cover the channel zone 32 to the greatest possible extent. This becomes the area of the source / body PN junction 30 that is maximized by the specified heat treatment with the aluminum prong 43 is to be contacted.
Bei Ausführung der Erfindung sollte zusätzlich die Dotierst off konzentrat ion in der P~-leitenden Körperzone 24 so eingestellt werden, daß die Schwellspannung des Bauelements für die relativ fläche Diffusion der Source-Zone 28 kompensiert wird. Das heißt, daß die Diffusion, die die flache Source-Zone 28 erzeugt, auch eine Seitendiffusion relativ geringer Ausdehnung zur Folge hat. Da die Schwellspannung, d.h. die Spannung, bei der sich der Inversionskanal bildet, durch die Trägerkonzentration an dem Source/Körper-PN-Übergang 30 angrenzend an die Kanalzone 32 gesteuert wird, muß die P+-Dotierstoffkonzentration in der Körperzone 24 an dem Source/Körper-PN-Übergang 30 in gleichem Maße vermindert werden, wie die Ausdehnung der Seitendiffusion des N+-Dotierstoffs der Source-Zone 28 reduziert wird.When carrying out the invention, the doping concentration in the P ~ -conducting body zone 24 should also be set so that the threshold voltage of the component for the relatively flat diffusion of the source zone 28 is compensated. That is, the diffusion that the shallow source region 28 creates also results in side diffusion of relatively little extent. Since the threshold voltage, ie the voltage at which the inversion channel forms, is controlled by the carrier concentration at the source / body PN junction 30 adjacent to the channel zone 32, the P + dopant concentration in the body zone 24 at the source / Body PN junction 30 can be reduced to the same extent as the extent of the side diffusion of the N + dopant of the source region 28 is reduced.
Durch die aus Aluminium bestehenden Zacken 43 wird die Durchlaßstromverstärkung O^ des der NPN-Source-ZKörper/ Drain-Struktur des VDMOS-Bauelements 10 entsprechenden parasitären Bipolartransistors wirksam vermindert. Bei Vergleich eines Bauelements ohne die Aluminiumzacken mit einem erfindungsgemäßen Bauelement wurde für das erstgenannte ein oC von etwa 0,9 und für das erfindungsgemäße Bauelement ein cC = 0,25 als typisch festgestellt. Bei Anwendung der Erfindung in einem COMFET wurde festgestellt, daß die aus Aluminium bestehenden Zacken 43 die Zünd- bzw. Einrastströme um Faktoren in der Größenordnung bis zu 100 erhöhten.The existing aluminum prongs 43 is the Forward current gain O ^ of the NPN source Z body / Drain structure of the VDMOS component 10 corresponding parasitic Bipolar transistor effectively reduced. When comparing a component without the aluminum prongs with a Component according to the invention was an oC of about 0.9 for the former and for the component according to the invention a cC = 0.25 found to be typical. When using the Invention in a COMFET was found to be the off Aluminum prongs 43 increased the ignition or latching currents by factors of the order of magnitude of up to 100.
Zusätzlich kann durch das erfindungsgemäße Verfahren dem Erfordernis nach der P+-Hilfskörperzone 44 begegnet werden, da die aus Aluminium bestehenden Zacken 43 sowohl die Körperzone 24 als auch den Source/Körper-PNÜbergang 30 kontaktieren und damit die P~KÖrperzone 24 mit der Sourceelektrode 42 verbinden. Weiterhin kann das erfindungsgemäßeIn addition, the method according to the invention can meet the requirement for the P + auxiliary body zone 44, since the prongs 43 made of aluminum contact both the body zone 24 and the source / body PN junction 30 and thus the P ~ body zone 24 with the source electrode 42 associate. Furthermore, the inventive
Verfahren die Konfiguration der Sourcezone 28 vereinfachen, da eine Ringform für die Sourcezone nicht mehr unbedingt erforderlich ist. Die aus Aluminium bestehenden Zacken 43 reichen nämlich in die Tiefe des Source/Körper-PN-Übergangs 30, so daß die Hilfskörperzone 34 zum Verbinden der Körperzone 34 mit der Source-Elektrode 42 an der Oberfläche 14 nicht mehr benötigt wird.Method simplifying the configuration of the source zone 28, since a ring shape is no longer absolutely necessary for the source zone. The aluminum prongs 43 namely reach into the depth of the source / body PN junction 30, so that the auxiliary body zone 34 for connecting the body zone 34 with the source electrode 42 on the surface 14 is no longer required.
Schließlich sei betont, daß die Erfindung - obwohl für die Anwendung bei VDMOS-Bauelementen beschrieben - ebenso auf laterale MOS-Bauelemente und ganz allgemein auf IGFETs anzuwenden ist.Finally, it should be emphasized that the invention - although for the Application for VDMOS components described - also on lateral MOS devices and generally to IGFETs is.
Claims (6)
erhitzt wird.2. The method according to claim 1, characterized in that the aluminum (42) is deposited on the surface region (14) and for a period of about 15 minutes
is heated.
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US65510984A | 1984-09-27 | 1984-09-27 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| DE3533808A1 true DE3533808A1 (en) | 1986-04-03 |
Family
ID=24627549
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE19853533808 Withdrawn DE3533808A1 (en) | 1984-09-27 | 1985-09-21 | METHOD FOR PRODUCING A FIELD EFFECT TRANSISTOR |
Country Status (4)
| Country | Link |
|---|---|
| JP (1) | JPS6184867A (en) |
| DE (1) | DE3533808A1 (en) |
| FR (1) | FR2570880A1 (en) |
| GB (1) | GB2165091B (en) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2193597A (en) * | 1986-08-08 | 1988-02-10 | Philips Electronic Associated | Method of manufacturing a vertical DMOS transistor |
| JPS63302535A (en) * | 1987-06-03 | 1988-12-09 | Mitsubishi Electric Corp | Gallium arsenide integrated circuit |
| JP2526960B2 (en) * | 1988-01-11 | 1996-08-21 | 日本電装株式会社 | Conduction modulation type MOSFET |
| JPH01235277A (en) * | 1988-03-15 | 1989-09-20 | Nec Corp | Vertical field-effect transistor |
| JP2510710B2 (en) * | 1988-12-13 | 1996-06-26 | 三菱電機株式会社 | MOS field effect transistor formed in semiconductor layer on insulator substrate |
| KR20100135521A (en) * | 2009-06-17 | 2010-12-27 | 주식회사 하이닉스반도체 | Semiconductor device and method for manufacturing the same |
| CN106206300A (en) * | 2015-04-29 | 2016-12-07 | 北大方正集团有限公司 | Vertical double diffused metal-oxide semiconductor field effect transistor and processing method |
| CN109817707A (en) * | 2019-01-15 | 2019-05-28 | 上海华虹宏力半导体制造有限公司 | RC-IGBT structure and its manufacturing method |
| CN117238969A (en) * | 2023-11-13 | 2023-12-15 | 深圳基本半导体有限公司 | Silicon carbide MOSFET device and preparation method and application thereof |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5363983A (en) * | 1976-11-19 | 1978-06-07 | Toshiba Corp | Semiconductor device |
| JPS543480A (en) * | 1977-06-09 | 1979-01-11 | Fujitsu Ltd | Manufacture of semiconductor device |
| DE2930780C2 (en) * | 1979-07-28 | 1982-05-27 | Deutsche Itt Industries Gmbh, 7800 Freiburg | Method of manufacturing a VMOS transistor |
| DE3240162C2 (en) * | 1982-01-04 | 1996-08-01 | Gen Electric | Method of fabricating a double-diffused source-based short-circuit power MOSFET |
| US4503598A (en) * | 1982-05-20 | 1985-03-12 | Fairchild Camera & Instrument Corporation | Method of fabricating power MOSFET structure utilizing self-aligned diffusion and etching techniques |
| JPS5957477A (en) * | 1982-09-27 | 1984-04-03 | Fujitsu Ltd | Semiconductor device |
| CA1216968A (en) * | 1983-09-06 | 1987-01-20 | Victor A.K. Temple | Insulated-gate semiconductor device with improved base-to-source electrode short and method of fabricating said short |
-
1985
- 1985-09-19 FR FR8513907A patent/FR2570880A1/en active Pending
- 1985-09-21 DE DE19853533808 patent/DE3533808A1/en not_active Withdrawn
- 1985-09-25 GB GB08523651A patent/GB2165091B/en not_active Expired
- 1985-09-26 JP JP60214398A patent/JPS6184867A/en active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| FR2570880A1 (en) | 1986-03-28 |
| JPS6184867A (en) | 1986-04-30 |
| GB2165091B (en) | 1988-04-20 |
| GB8523651D0 (en) | 1985-10-30 |
| GB2165091A (en) | 1986-04-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| DE19704996C2 (en) | Process for the production of an IGBT component | |
| DE69535441T2 (en) | METHOD FOR PRODUCING A MOS-CONTROLLED COMPONENT WITH A REDUCED MASK NUMBER | |
| DE3823270C2 (en) | Transistor, in particular insulating gate bipolar transistor, and method for its production | |
| EP0239652B1 (en) | Method of producing a monolithic integrated circuit with at least one bipolar planar transistor | |
| EP0025854B1 (en) | Method of making bipolar transistors | |
| DE2654482C2 (en) | ||
| DE3326534A1 (en) | SCHOTTKYBARRIER MOS COMPONENTS | |
| DE3334337A1 (en) | METHOD FOR PRODUCING AN INTEGRATED SEMICONDUCTOR DEVICE | |
| EP0003231A1 (en) | MIS field effect transistor with short channel length and method of making the same | |
| DE3505393A1 (en) | VERTICAL FIELD EFFECT TRANSISTOR AND METHOD FOR PRODUCING SUCH A COMPONENT | |
| EP0032550A1 (en) | Method for producing a vertical bipolar PNP transistor structure | |
| DE3901369A1 (en) | METHOD FOR PRODUCING A DOUBLE-DIFFUSED METAL-OXIDE SEMICONDUCTOR FIELD EFFECT TRANSISTOR DEVICE AND APPARATUS MANUFACTURED BY THIS METHOD | |
| EP0038994B1 (en) | Contact for mis semiconductor device and method of making the same | |
| EP0007923A1 (en) | Process for manufacturing a twice diffused lateral transistor and a complemtary vertical transistor integrated therewith | |
| DE2726003A1 (en) | METHOD OF MAKING MIS DEVICES WITH OFFSET GATE | |
| EP1181712B1 (en) | Low-resistance vdmos semiconductor component | |
| DE19640561A1 (en) | Insulated gate semiconductor device e.g. power MOSFET or IGBT | |
| DE10214175B4 (en) | By field effect controllable semiconductor device and method for its production | |
| DE1950069A1 (en) | Method of manufacturing semiconductor devices | |
| DE19641838A1 (en) | Termination structure for semiconductor components and method for producing such termination structures | |
| DE2160462A1 (en) | SEMICONDUCTOR ARRANGEMENT AND METHOD OF MANUFACTURING THIS SEMICONDUCTOR ARRANGEMENT | |
| DE3533808A1 (en) | METHOD FOR PRODUCING A FIELD EFFECT TRANSISTOR | |
| EP0000545A1 (en) | Method for forming a semiconducter device with self-alignment | |
| DE19818518A1 (en) | Semiconductor device with a p-n junction | |
| DE2058442C3 (en) | Method for manufacturing a semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| 8130 | Withdrawal |