DE3533031A1

DE3533031A1 - Querverbindungsanordnung

Info

Publication number: DE3533031A1
Application number: DE19853533031
Authority: DE
Inventors: Walter K. Guelph Wellington Wurst
Original assignee: International Standard Electric Corp
Current assignee: Alcatel Lucent NV
Priority date: 1984-09-21
Filing date: 1985-09-17
Publication date: 1986-04-03
Also published as: GB8523079D0; GB2164821A; GB2164821B; US4641300A

Description

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Querverbindungsanordnung

Die Erfindung betrifft eine Querverbindungsanordnung für digitale Nachrichtensysteme.

übLiche IJuerve rbi ndungsanordnungen werden zum Verbinden von Nebenstellenanlagen benutzt. Dazu sind E8M-Schaltungen (earth- Zi microphone systems) bekannt, die zwei analoge Sprachfrequenzverbindungen zwischen den Nebenstellenanlagen herstellen. Schnelle digitale Daten können nicht direkt übertragen werden, da die ESM-SchaItungen eine begrenzte analoge Bandbreite aufweisen.

Die technische Aufgabe gemäß der Erfindung besteht darin eine Querverbindungsariordnung für die übertragung von digitalen Signalen hoher Bitrate zwischen Nachrichtensystemen zu realisieren=

Eine erfindungsgemäße Querverbindungsanordnung für:digitaie Nachrichtensystem ist dadurch gekennzeichnet, daß die Queryerbindungsanordnung' eine Zeitschlitzumsetzeinheit aufweist, die mit einem PCM-Systembus sowie mit einem ankommenden und einem abgehenden externen Bus verbunden ist

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und daß ein über einen DatenkanaL mit einem Mikroprozessor verbundener Steuei— und Indexspeicher an die ZeitschLitzumsetzeinheit angeschlossen ist, um die Umsetzung; der ZeitschLitze zwischen den Bussen' zu steuern.

Weitere vorteilhafte AusbiLdungen des Gegenstandes der Erfindung sind den Unteransprüchen zu entnehmen.

Ein AusführungsbeispieL wird im folgenden anhand der Zeichnung erLäutert. Es zeigen:

Figur 1 ein BLockschaLtbiLd der erfindungsgemäßen -JO Querverbindungsanordnung;

Figur 2 eine als Nebenschluß bei Stromausfall und als Rückschleife dienende ReLaisanordnung gemäß der Erfindung;

Figur 3 ein Blockschaltbild einer Verbindung zweier Nebenste I Lenanlagen mit einer externen Bus

anordnung gemäß der Erfindung;

Figur 4 ein Blockschaltbild einer Verbindung von

drei oder mehreren NebensteILenan lagen mit einer externen Busanordnung gemäß der Ei— 2Q findung, und

Figur 5 ein BlockschaLtbi Id von mehneren Neben-

steLLenanlagen mit einer Vi&Lfäch-externen Busänordnung gemäß der Erfindung.

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In Verbindung mit Figur 1 wird eine Querverbindungsanordnung beschrieben, die mit einer seriellen PCM-Manchester-Codierung arbeitet. Querverbindungsanordnungen von MehrfachnebensteLlenanLagen können an einen externen Zeitvielfach PCM-Bus angeschlossen werden. Eine Mehrfachne- >"i' ^d * bensteLlenanlage kann untereinander durch einen externen

Bus verbunden werden, wobei jede Nebanstellenanlage eine ί; , '
Querverbindungsanordnung benutzt. Entsprechend kann eine

Mehrfachnebenstellenanlage untereinander über ein exter- ,
nes Mehrfachbussystem verbunden werden, wobei jeder ex- ,' ,₄ ,\ terne Bus eine Querverbindungsanordnung benutzt. Für jede ] 4' Querverbindungsanordnung wird eine Schnittstelleneinheit

zwischen der zugeordneten Nebenstellenanlage und dem entsprechenden externen Bus vorgesehen.

Die übertragungsbiträte T1 auf einem PCM-Systembus SB

beträgt 1,544 MBit/s und die auf einem externen Bus \

15,44 MBit/s. Den 192 Kanälen des PCM-Systembus SB wer- j den auf dem externen Bus je ein Zeitschlitz zugeordnet,
wobei zusätzlich ein Zeitschlitz für die Synchronisation

vorhanden ist. Jeder Kanal enthält zehn Bits, wobei ein | Bit für die Synchronisation, acht Bit für die PCM Infoi— j mation und ein Bit für die Signalisierung benutzt werden. jj Als Rahmensynchronisationssignal werden je zebn aufeinanderfolgende Nullen im 193-ten Kanal des externen Busess

ausgewählt. Unter fehlerfreien Bedingungen können Daten-

I anordnungen in allen anderen Kanälen keine neun aufein- jj

anderfοLgende Nullen erreichen. Die Querverbindungsanord- |

nung nutzt dieses "Zehn-NulLen"-Rahmensynchronmuster J

in einem Kanal je Rahmen, wobei das 10-te Bit in allen } anderen Rahmen Eins ist, zur einfachen Rahmensynchroni-

sationaus. c

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Die Querverbindungsanordnung besteht aus einer rechnergesteuerten Schaltungsanordnung, die eine modulare ZeitschLitzumsetzeinheit HTSI aufweist. Durch diese werden die einzelnen Kanäle des PCM-Systembus SB zum externen „Bus und zwischen nach dem Manchester-Code arbeitenden
Codier- und Decodiereinheiten ME, MI entsprechend umgesetzt.

Ein Mikroprozessor P ist über einen Steuer- und Indexspeicher M1 für die ZeitSchlitzumsetzung und für andere Steueraufgaben mit der ZeitschLitzumsetzeinheit MTSI verbunden. Um die Abläufe in der mit großer Geschwindigkeit arbeitenden ZeitschLitzumsetzeinheit PITSI opti-■maL steuern zu können, insbesondere um auch komplexere (Funktionen schnellst möglich ausführen zu können, wird eine Kombination aus Hardware und Rechnersoftware benutzt.

Die ZeitschLitzumsetzeinheit MTSI besteht aus einem 4-Tor-Speiehernetzwerk mit einem SignaLspeieher M2, wobei ZeitschLitzzuordnungen unter allen vier Toren ermöglicht werden. Dazu sind zwei Tore für Eingangsfunkt ionen und zwei Tore für Ausgangsfunktionen ausgebildet. Ein dem
PCM-Systembus SB zugeordnetes Eingangstor SR wird zum
Laden der 193 Systembus-Zeitschlitzsignale in den Signalspeicher M2 benutzt. Ein einem ankommenden externen Bus IN zugeordnetes Eingangstor ER wird zum Laden der 193

Zeitsch IitzsignaIe des externen Bus IN in den Speicher M2 benutzt. Ein dem PCM-Systembus SB zugeordnetes Ausgangstor ST wird zum Ausgeben jedes der 386 im Signalspeicher M2 abgelegten Zeitschlitze auf den PCM-Systembus SB benutzt. Schließlich wird ein einem abgehenden

externen Bus OUT zugeordnetes Ausgangstor ET zum Auslesen

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jedes der 386 im SignaLspeieher M2 abgelegten Zeitschlitze auf den abgehenden externen Bus OUT benutzt.

Nicht für Informationen verfügbare Zeitschlitze des PCM-Systembusses SB können für einen schnellen bidirektionaLen ^Oatenkanal CD zugeordnet werden, über den Nachrichten mit dem zwischen die Nebenstellenanlage und die Querverbindungsianordnung geschalteten Mikroprozessor P austauschen zu "können. Die Datenübertragungsrate auf dem Datenkanal CD beträgt 64 Kilobaud.

Die ZeitschIitzumsetzeinheit MTSI kann verschiedene Vermittlungsarten, gesteuert durch den Mikroprozessor P, fausführen. In der VermittLungsart externer Bus auf PCM-Systembus SB können alle auf dem ankommenden externen Bus IN befindlichen Zeitschlitze zu allen Zeitschlitzen des PCM-Systembuses SB umgesetzt werden. In der Vermittlungsart externer Bus auf externer Bus können alle auf dem ankommenden externen Bus IN befindlichen Zeitschlitze zu allen Zeitschlitzen des abgehenden externen Buses OUT umgesetzt werden. Entsprechend können in der Vermitt lungsart PCM-Systembus SB auf externer Bus alle auf dem Systembus SB befindlichen Zeitschlitze zu allen Zeitschlitzen des abgehenden externen Buses OUT umgesetzt werden.

Die Zeitschlitzumsetzung für den abgehenden externen Bus OUT kann variabl verzögert werden und zwar maximal um eine Zeitrahmenperiode, wobei dies stufenweise in Zeitsch Li tzperiodenabständen erreicht werden kann. Diese Verzögerung erleichtert eine Master/SLave-Operation, wenn externe Vielfachbusse zum verbinden von Nebenstellenanlagen benutzt werden. Die auf den ankommenden externen Bus IN befindliche Information kann, durch Rechnersoft-

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ware gesteuert, bis zu einer Zeitrahmenperiode, gestuft in ZeitschLitzpen'odenabstände, verzögert werden, um eine Rahmensynchronisation mit dem PCH-Systembus SB zu erzielen.

Nicht für PCM-Information verfügbare Zeitsch Litze, wie z.B. der 193-te Zeitschlitz, können einem Datenkanal-Registerpaar zugeordnet werden. Dieses besteht aus einem Dateneingangsregister DCRI und einem Datenausgangsregister DCRO über die Daten zum Mikroprozessor P gesendet und empfangen werden. Ankommende und abgehende externe Buszeitschlitze können dem Datenkanal zugeordnet werden.

Es kann während einer PCM-Systembus-Zeitschlitzperiode in vier verschiedenen Zugriffsarten auf den Signalspeicher M2 der ZeitschLitzumsetzeinheit HTSI zugegriffen werden.

Während der ersten Zugriffsart liest der Signalspeicher M2 die auf dem externen Bus IN ankommenden,Manchestercodierte Signale ein und speichert sie ab, nach dem sie von Seriell in 10-Bit parallel umgesetzt wurden. Der Reihe nach werden so aLLe 193 Zeitschlitze des ankommenden externen Busses IN abgespeichert, inklusive dem 10-Bit-Rahmensynchronmuster im Kanal 193.

Während der zweiten Zugriffsart wird der Zeitschlitz in Signalspeicher M2,dessen Speicherplatz über eine von dem Steuer- und Indexspeicher M1 zugeordnete Adresse ausgewählt wird,in ein ParaLLeL-Serielt-Schieberegister PS geLaden. Jede Kombination der 386 in den Signalspeicher M2 abgespeicherten Zeitschlitze können so übertragen werden. Für Kanal 193 ist z.B. Bit 14 des Ausgangssignales des Indexspeichers M1 programmiert, um das

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Rahmensynchronmuster in diese KanalLage einzublenden. Das Rahmensynchronmuster besteht aus 10 aufeinanderfolgenden Nullen, wobei Bit 10 in den Kanälen 1 bis 192 eine entgegengesetzte Polarität aufweist. Kanallageverschiebungen die auf den Inhalt des Steuer- und Indexspeichers M1 wirken, können den abgehenden seriellen Rahmen um bis zu 192 Zeitlagen in Bezug auf den PCM-Systembustakt verzögern.

Während der dritten Zugriffsart liest der Signalspeicher M2 entweder den Inhalt des PCM-Systembusses SB oder des Dateneingangsregisters DCRI über einen EingangsschaLter XR ein, wobei der Eingangsschalter XR über ein Steuersignal des Steuer- und Indexspeichers M1 eingestellt wird. Dabei kann der Inhalt aller 192 Zeitschlitze auf dem PCM-Systembus SB ausgewählt oder der Inhalt des Dateneingangsregisters DCRI in jede der 193 Signalspeiche.— platze, die einen nichtbenutzten Speicherplatz entsprechen, ei nge leser: Harder,, üird z.B. Bit 11 des ÄusgangssignaLes des Steuer- und Indexspeichers M1 programmiert, so wird der Inhalt der Zeitschlitze des PCM-Systembusses SB in den SignaLspeieher M2 geladen. Ei— hält Bit 11 die umgekehrte Polarität, wird der 8-Bit Inhalt des Dateneingangsregisters DCRI und ein Paritäts- ;jbit in den Signalspeicher M2 geladen. Dem Mikroprozessor {P wird immer dann ein Unterbrechungssignal über den Datenkanal CD gesendet, wenn das Dateneingangsregister DCRl· neue Daten aufnehmen kann. Ein Unterbr.echühgssi gna L kann -..Β. entsprechend der übert ragungsbi t rate T1 = 125 iis die sich aus der 8 KHz Sprachabtastperiode ergibt, alle 125 /Us -gesendet werden:

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SchLießLich_f während der vierten Zugriffsart, wird der ZeitschLitz im SpeicherpLatz M2, adressiert durch den Steuer- und Indexspeicher M1 , in einen paraLLeLen Ausgangsspeicher POL geLaden. Der InhaLt dieses Ausgangsspeichers POL kann über einen Ausgangssc ha Lter XT entweder eingebLendet oder in das Datenausgangsregister DCRO geLaden werden, weLches über den DatenkanaL von dem Mikroprozessor P ausgeLesen . wird. Dabei kann z.B. Bit 9 des AusgangssignaLes des Steuer- und Indexspeichers M1 für die übertragung zum Datenausgangsr.egi ster DCRO benutzt werden. Immer dann wenn das Datenausgangsregister DCRO geLaden wird erhäLt der Mikroprozessor P ein UnterbrechungssignaL. Dies kann wiederum aLLe 125 /Jsec erfoLgen. Der Mikroprozessor P überprüft und korrigiert dabei den InhaLt des Datenausgangsregisters DCRO.

Der SignaLspeieher M2 kann ein schneLLer 386 maL 10-Bit Speicher mit wahLfreiem Zugriff RAM sein. Dabei werden die Bit wie foLgt festgeLegt: Bit 0 bis 7 enthäLt die 8-Bit PCM SignaLbus-Information und Bit 8 wird zur SignaLisierung verwendet. Der SignaLspeieher M2 kann für Sicherheits- und Prüfzwecke doppeLt ausgeführt werden.

Der Steuer- und Indexspeicher M1 kann ein schneLLer 386 maL 16 Bit Speicher mit wahLfreiem Zugriff RAM sein. Dabei werden ZeitschLitzzuordnungen durch den Mikroprozessor P in den Steuer- und Indexspeicher M1 entsprechend der gewünschten ZeitschLitzumsetzung- in der ZeitschLitzumsetzeinheit MTSI geLaden. Zur Steuerung der ZeitschLitzumsetzung wird der SignaLspeieher M2 durch den InhaLt des AusgangssignaLes des Steuer- und Indexspeichers M1 indiziert.

Diese Indizierung wird durch einen KanaLzähLer CC ermög-Licht der durch ZeitsignaLe DTL eines Zeitgebers T der - · ■■ ·* j· ' ■·
iQ.uer.yerbinduhgsariordn'ung synchronisiert wird.

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Die Schreib/Leseoperationen im Steuer- und Indexspeicher yi% werden durch den Mikroprozessor P, entsprechend den Operationen in der ZeitschLitzumsetzeinheit HTSI, ineinandergreifend ausgeführt. Auf die 193 ZeitschIitze jedes PCM-Systembusses SB und auf den serieLLen externen Bus wird durch den Mikroprozessor P selektiv zugegriffen, wobei durch Rechnersoftware Zeitlagenverschiebungen und Anstiegsverzögerungen kompensiert und die Verbindungswege der Zeitschlitzumsetzeinheit MTSI gesteuert werden.

Der Inhalt des Steuei— und Indexspeichers M1 kann zur überprüfung auf Richtigkeit ausgelesen werden. Dabei werden die Bit des Steuei— und Indexspeichers M1 wie folgt festgelegt:
Bit 0 bis 8 enthalten die Indizierung für den Signalspeicher M2 der Zeitsch I itzumsetzeinheit MTSI; Bit 9 enthält zur übertragung von PCM-Zeitschlitzen eine Markierung;

Bit 10 enthält zum Empfangen von Daten des Datenkanals eine Markierung;

Bit 11 enthält zum übertragen von Daten des Datenkanals eine Ma rki erung:

Bit 12 enthält eine Markierung zum Zugreifen auf die duplizierten Signalspeicher M2;
Bit 13 ist nicht belegt und dient als Reservesteuerbit;

.25 Bit 14 enthält eine ubertragungsrahmenkennung; Bit 15 enthält eine Empfangsrahmenkennung.

Der Steuer- und Indexspeicher M1 wird zum leichteren überprüfen und aus Sicherheitsgründen doppelt ausgeführt.

Der Kanalzähler CC teilt die 193 Zeitschlitze auf dem PCM-Systembus S3 in 386 Zeitschlitze und zwar je zwei pro Kanal auf. Diese zeitIi ehe Aufteilung ermöglicht ein

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Einlesen der 193 ZeitschLitze des PCM-Systembusses SB und des externen Busses in die ZeitschLitzumsetzeinheit MTSI zum selektiven Weiterleiten auf den PLM-Sy: ^pmbu9 SB oder den externen Bus. Der Takt des KanaLzählers CC kann der übertragungsbiträte T1 = 1₇544 MHz entsprechen und wird durch den Zeitgeber T bereitgestellt»

Der Zeitgeber T erzeugt zum Takten der Querverbindungsan-? Ordnung sowohl Taktsignale als auch Steuersignale und zwarals Vielfache der Ti-Frequenz. Der Kanalzähler CC wird durch den Systemrahmentakt synchronisiert, um eine genaue Übereinstimmung mit der PCM-Systembus-ZeitschLitzkonfiguration zu gewährleisten. Ein Mikroprozessörzugriffsspeicher APL ist an die Ausgänge des Kanalzählers CC angeschlsosen und wird durch Synchronisiersignale SYNC eines Rahrtensynchronsiationsdetektors FSD getaktet. Dies ermöglicht die Berechnung von zeitlichen Vorsätzen der Daten und Rahmen, um entsprechende Korrekturfaktoren zu ei— zeugen, die zu dem Mikroprozessor P übertragen werden.

Die Querverbindungsanordnung kann die notwendige Taktung auch ohne interne Oszillatoren über den PCM-Systembus SB erhalten. Ein Mastertakt MC mit z.B: 24,704 MHz ist dazu vorgesehen die Taktung der Nebenstellenanlage - über den PCM-Systembus SB - zu übernehmen, um die benötigte Frequenzstabilität und Toleranzwerte der vie Ifach-verbundenen Systeme zu steuern. Dies gewährt eine genaue Frequenz- und Phasensynchronisation mit dem PCM-Systembus-Takt. Unter bestimmten Umständen ist es notwendig den Kanalzähler CC mit dem Takt des ankommenden externen Busses IN zu synchronisieren. Dazu ist ein PLL-S lavetakt SC vorgesehen um während eines Slave-Betriebes der fluerverbindungsan-"brdhung eine Phasensynchronisation mit dem ankommenden

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seriellen Signal zu erhalten. Eine Selektion der Takt- '

ι quellen erfolgt durch den Zeitgeber T.

Die nach dem Manchestei—Code arbeitende Codiereinheit ME |

nimmt das parallele 10-Bit Ausgangssignal der ZeitschLitz- „ _f j 'umsetzeinheit MTSI auf, nach dem es durch das synchrone ■ ^Λ*_ν '] Parallel-SerielL-Schieberegister PS in ein serielles <_Ar \ 15,44 MBit/s Signal gewandelt wurde. Dieses Signal wird
mit einem 15,44 MHz Signal über ein ExkLusiv-OR Gatter ^l"'
verbunden und über einen Leitungstreiber auf den externen ;? ', Bus, z.B. ein Koaxialkabel übertragen.

Zum Steuern einer als Nebenschluß bei Stromausfall und
als Rückschleife dienende Re Laisanordnung PFBL, wie in
Figur 2 gezeigt, wird dem Ausgar₍gssi gna I eine Gleichstromkomponente überlagert. Diese Re laisanordnung PFBL ist in
einer dem externen Bus zugeordnete Anschlußeinheit angeordnet und ermöglicht ein Vorbeiführen eines Signales
an einem System innerhalb eines Vielfach-verbundenen
Systemes.

Zur näheren Beschreibung ist in Figur 3 ein Blockschalt-

bild dargestellt, das eine Verbindung von zwei Neben- j

stellenanlagen PBX1, PBX2 mit einer externen Busanordnung |

zeigt. Die Verbindung zwischen den zwei Nebenstel lenan- !

lagen PBX1 und PBX2 wird dabei über entsprechende Relais- ί

anrodnungen PFBL1 und PFBL2 hergestellt. Falls eine ]

Gleichstromkomponente am Ausgang der Codiereinheit ME . f

der ersten Nebenstellenanlage PBX1 vorliegt, wird in der |

ersten Relaisanordnung PFBL1 ein "Norma If al L-O. f f en"-Kon- ■;

takt NO geschlossen und ein "NormaIfa Il-Geschlossen"- ;

Kontakt NC geöffnet. In diesen Fall wird der Nebenstel- \

lenanlage eine Verbindung mit der externen BusschLeife |

ermöglicht. \

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Ein IJebenste I lenanlage-Ei ngangsansch luß PBX IN, der mit dem Ausgang der Manchester-Codiereinheit ME der ersten NebensteLLenanlage PBX1 über eine Leitung 1-1T verbunden ist, wird über den Kontakt NO mit einem SchLeifenausgangsanschLuß LOOP OUT verbunden, der wiederum über eine übertragungsleitung 1-2 mit einem Schleifen-"-' ""\ eingangsanschluß LOOP IN der zweiten Relaisanordnung PFBL2 & verbunden ist. Ein NebensteL lenanLage-AusgangsanschLuß PBX OUT, der mit dem Eingang der Manchester-Dekodiereinheit HD der ersten NebensteLLenanLage PBX1 über eine Leitung 1-1R verbunden ist, wird über den Kontakt NC mit den Sch Leifeneingangsanschluß LOOP IN der ersten Relaisanordnung PFBL1 verbunden,der wiederum mit dem SchLeifenausgangsanschLuß LOOP OUT der zweiten ReLaisanordnung PFBL2 über eine Leitung Ί-Λ verbunden ist.

FaLLs eine G Leichstromkomponente überlagert ist, sind die Kontakte NO, NC in ihrer "NormaLfa I L"-SteL Lung. Für diesen stromlosen FaIL wird ein NebenschLuß der externen BusschLeife ermöglicht.

Der Nebenstellenanlage-Eingangsanschluß PBX IN wird mit dem Ausgangsanschluß PBX OUT und der Schleifeneingangsanschluß LOOP IN wird mit dem Schleifenausgangsanschluß \ LOOP OUT verbunden. Im NebenschLußfa LI kann die Relaisanordnung PFBL das serielle Signal vom ankommenden externen Bus IN über die Zeitsch Iitzumsetzeinheit MTSI auf den abgehenden externen Bus OUT leiten. Der 15,44 MHz Takt wird mit einem 1,544 MHz Referenztakt in der Phase für den PCM-Systembus SB synchronisiert. Eine Stabilität der ausgewählten Oszillatoren ist wegen ihres Einflußes auf die Taktstabilität der vieLfach-verbundenen Systeme dabei vorteiLhaft. Außerdem werden Teile der Manchester-

. iJ lit» * — m

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Codiereinheit ME mit Hilfe schneller Schottky-TTL-Logik Bausteine aufgebaut.

Die Manchester-Decodiereinheit MD wandelt von dem externsten Bus IN ankommende Signale in ein serielles 15,44 MBit/s '■- ".5. äi|Signal um, wobei gleichzeitig ein-15,44 MHz Takt gewonnen v -iiwird. Das serielle Datensignal wird zu einer Datenaufbe-

,rei tungsei nhei t DA gesendet, die aus einem^über den Da_s wtenkanal CD durch den Mikroprozessor P gesteuerten,acht-'- ,stufigen Schieberegister und einer Datenweiche besteht- : Die Datenaufbereitungseinheit DA wird dazu benutzt, eine ' programmierbare serielle Verzögerung von bis zu acht Bit in das Datensignal einzufügen, um Phasenbeziehungen zwi- ' , sehen den ankommenden externen Bus IN und den PCM-Systembus SB steuern zu können.

Das so verzögerbare Signal wird dann in ein zehnstufiges Seriel l-ParalLel-Schieberegister SP geladen. Falls zehn aufeinanderfolgende Nullen durch den Rahmensynchronisationsdetektor FSD im Kanal 193 detektiert werden, wird einmal je Rahmen, ein synchroner Dekadenzähler des Rahmen- Synchronisationsdetektors FSD, der mit der Übertragungs bitrate getaktet wird, zurückgesetzt, um die Dekadenzähler mit 'der seriellen Kanalbitperiode in Phase zu bringen. Der synchrone Dekadenzähler überträgt dann den Inhalt des Schieberegisters SP in einen 9-Bit Zwischenspeicher, der = 25 mit dem dem ankommenden externen Bus IN zugeordneten Einp gangstor ER verbunden ist. Eine Datenverzögerung wird

mit dem Inhalt des Kanalzählers CC dann berechnet, wenn ein Rahmensynchronisationssignal auf den ankommenden externen Bus xN detektiert wird. Dieser Wert wird zum Be- stimmen eines Verzögerungswertes benutzt der durch die

Zeitsch Litzumsetzeinheit MTSI nicht erkennbar ist. I

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Diese oben beschriebene Anordnung stellt in einfacher Weise die Hardwarekonfiguration für die Rahmenanpassung dar.

Diese Rahmenanpassung im Rahmensynchronisationsdetektor FSD wird zur Verringerung der Empfindlichkeit gegenüber -Störgeräuschen auf dem externen Bus benutzt, in dem optimierte Synchronisationsalgorithmen angewendet werden. Wen'n einmal eine Rahmenanpassung berechnet ist, wird ein Signal zum Steuern des Detektors FSD in den erwarteten Zeitschlitz erzeugt und zwar je einmal pro Rahmen durch den Steuei— und Indexspeicher M1. Dies erhöht die Sichel— heit vor falschen Rahmensignalen, die durch empfangene bitfehler während eines Rahmens entstehen können. Der Mikroprozessor P untersucht mittels Software mehrere aufeinanderfolgende RahmensignaLe, um sicherzustellen, daß diese auch in den erwarteten Zeitsch Litzen auftreten. Erst dann wird einer Rahmensynchronisation zugestimmt. Ähnlich wird durch das kontinuierliche FehLen von Rahmensignalen ein fehlender Rahmengleichlauf aufgezeigt. Dies kann durch Software-gesteuerte lichtemittierende Dioden LED angezeigt werden. Dieses Verfahren der Rahmensynchronisation verringert die Komplexität der Hardware und erlaubt den Einsatz von Softwarealgorithmen.

Der Mikroprozessor P, z.B. ein Intel 8085 A Mikroprozessor kann also so zum Steuern der Querverbindungsanordnung benutzt werden, als ob er eine intelligente Peripherieeinheit gegenüber der Nebenstellenanlage sei.

Der Mikroprozessor P tauscht mit der Nebenstellenanlage PBX Nachrichten über einen FIFO-Speieher FIFO aus, der z.B. eine Kapazität von 128 Byte aufweist. Er tauscht

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weiterhin Nachrichten über den DatenkanaL CD aus, der über die Datenregister DCRO, DCRI mit der ZeitschIitzumsetzeinheit MTSI verbunden ist. Dabei werden UnterbrechungssignaLe zum Informieren des Mikroprozessors P über Schreib-/Lesezustände der Datenregister DCRO, DCRI verwendet. Der Nachrichtenaustausch kann z.B. in Paketform erfolgen. Die Hauptaufgabe des Mikroprozessors P besteht darin, den SignaLspeieher M2 der ZeitschLitzumsetzeinheit MTSI zu steuern. Schreib-/Lesevorgänge werden mit den Abläufen der ZeitschLitzumsetzeinheit MTSI synchronisiert, wobei hier die "Ready-Line" des Mikroprozessors INTEL S085 A benutzt wird, um Wartezustände wenn notwendig einzufügen. Die Software berechnet Werte für die Zeitschlitzuorndungen aus den RahmengLeichlauf- und Verzögerungswerten. KanaLverschiebungen werden zum Berechnen von Verzögerungskoeffizienten für die Datenaufbereitungseinheit DA benutzt. Der Mikroprozessor P steuert die Kanalumsetzung in der ZeitschLitzumsetzeinheit MTSI über Be fehle einer höheren Programmiersprache, die er von der.

NebensteLLenanlage PBX erhält. Dabei werden eingehende fehlerhafte RahmengleichLaufe und abgehende Signalverzögerungen mit berücksichtigt.

Die Querverbindungsanordnung arbeitet in verschiedenen Betriebsarten, wobei die gleiche Querverbindungsanordnung für einen Masterbetrieb oder für einen Slavebetrieb benutzt werden kann. Der Master erzeugt externe BuszeitsignaLe, während der Slave den Takt des ankommenden externen BussignaLs als Taktreferenz übernimmt und zwar phasensynchron mit dem Slavetakt SC. Der Master benutzt den Mastertakt MC als Referenztakt, In jedem NebenstelienanLagensystem kann mehr als eine Querverbiridungsanord-

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nung benutzt werden, um die externe Buskapazität in Blökke von 192 2-Weg-Kanäle zu erweitern. .

In der Master-/Masterbetriebsart arbeitet die Querverbindungsanordnung aLs Master in einer externen Busanordnung oder aLs Master auf dem ersten Bus einer Vie Lfach-externen Busanordnung. Der Mastertakt MC der digitalen Querverbindung erzeugt für den PCM-Systembus SB dabei ein 1,544 MHz Takt. In dieser Betriebsart wird ein ankommender Takt nicht benutzt.

In der SLave-/Masterbetriebsart arbeitet die Querverbindungsanordnung als SLave in einer externen Busanordnung oder aLs SLave auf dem ersten Bus einer Vielfach-externen Busanordnung und als Master für alle anderen externen Busse. Der ankommende externe Bustakt verriegelt den 12,352 MHz Slavetakt SC, der dann ein 1,544 MHz Takt dem PCM-Systembus SB zur Verfugung steLlt.

Im Slave=/Slavebetrieb arbeitet die Susrverbindur.gsanordnung als SLave für die Busse 2 bis η einer Vielfachexternen Busanordnung mit η Bussen. Dabei wird der 1,544 MHz Takt von demPCM-Systembus SB übernommen. Hier werden ankommende externe Bustakte und der Master- und der Slavetakt MC, SC nicht benutzt.

Wie bereits beschrieben, zeigt Figur 3 ein Blockschaltbild einer Verbindung .zwei er Nebenstel lenanLagen in einer externen Busanordnung. Die Figuren 3, 4 Und 5 zeigen mögLiche Systemerweiterungen mit verbesserter Verkehrsführung. In Figur 4 wird ein Blockschaltbild für eine Verbindung unter drei und mehr NebenstellenanLagen gezeigt, wobei eine externe Busverbindung benutzt wird. Dabei ist

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der SchLeifenausgangsanschLuß LOOP OUT der ReLaisanordnung PFBL der ersten NebensteLLenanlage PBX1 mit dem SchLeifeneingangsanschLuß LOOP IN der ReLaisanordnung PFBL der M-ten NebensteLlenanLage PBX M verbunden, wobei M eine ganze ZahL größer aLs drei ist. Der SchLeifenausgangsanschluß LOOP OUT der ReLaisanordnung PFBL der M-ten NebensteLLenanLage PBX M ist mit dem SchLeifeneingangsanschLuß LOOP IN der (M-1)-tert NebensteLLenanLage PBX M-1 verbunden. In Figur 5 wird ein BLockschaLtbiLd für eine Verbindung unter drei oder mehreren NebensteLLenanLagen gezeigt, die eine VieLfach-externe Busanordnung benutzen. Gezeigt ist eine N-fache externe Busanordnung mit N ganze ZahL und größer 1. Eine soLche Anordnung ermögLicht eine erhöhte AnzahL von Diensten.

Wenn z.B. ein System mit einem externen Bus 192 2-Wege-KanäLe bereitsteLLt, so werden durch ein N = 2 externes Bussystem 384 und durch ein N = 3 externes Bussysetm 576 2-Weg-KanäLe bereitgesteLLt.

Die Erfindung ermögLicht die Benutzung preisgünstiger KoaxiaLkabeL, um zwei oder mehrere NebensteLLenanLagen untereinander zu verbinden. Dabei wird zum einfacheren Verbinden ein Kabel für das abgehende und ein KabeL für das ankommende SignaL verwendet. Manchester-codierte ssrieLLe externe BussignaLe erLauben eine Beibehaltung der Takte und der Synchronisation für Kabel größer Länge.

Claims

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Corporation, New York

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Patentansprüche

üuerverbindungsanordnung für digitale Nachrichtensysteme, dadurch gekennzeichnet, daß die Querverbindungsanordnung eine ZeitschIitzumsetzeinheit CMTSI) aufweist, die mit einem PCM-Systembus (SB) sowie mit einem ankommenden und einem abgehenden externen Bus CIN, OUT) verbunden ist und daß ein über einen Datenkanal CCD) mit einem Mikroprozessor CP) verbundener Steuer- und Indexspeicher CM1) an die ZeitschlitzUmsetzeinheit CMTSI) angeschlossen ist, um die Umsetzung der Zeitschlitze zwischen den Bussen (IN, OUT, SB) zu steuern.
2. Querverbindungsanordnung nach Anspruch 1, dadurch 'gekennzeichnet, daß die ZeitschIitzumsetzeinheit CMTSI) einen Signalspeicher (M2) aufweist, daß in den Signalspeicher (M2) über ein dem PCM-Systembus (SB) zugeordnetes Eingangstor (SR) die auf dem PCM-Systembus (SB) ankommenden Zeitschlitze geladen werden, daß-in den Signalspeicher (M2) über ein dem ankommenden externen Bus (IN) zugeordnetes Eingangstor (ER) die Zeitschlitze des ankommenden externen Busses (IN) geladen werden und daß jeder der in dem Signalspeicher (M2) geladenen Zeitschlitze entweder

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über ein dem PCM-Systembus CSB) zugeordnetes Ausgangstor (ST) auf den PCM-Systembus (SB) oder über ein dem ab gehenden externen Bus (OUT) zugeordnetes Ausgangstor (ET) auf den abgehenden externen Bus (OUT) umgesetzt wer den .
3. QUerverbindungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß auf dem externen Bus serielle Signale mit einem Manchester-Code Format übertragen werden.
4. Querverbindungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß über ein Eingangsschalter (XR) entweder der PCM-Systembus (SB) oder ein Dateneingangsregister (DCRI) mit der ZeitschLitz- _;Umsetzeinheit (MTSI) verbunden ist, daß das Datenein-,längsregister (DCRI) über den DatenkanaL (CD) an den Mikroprozessor (P) angeschlossen ist und vom Mikroprozessor (P) kommende über die ZeitschLitzumsetzeinheit (MTSI) zu übertragende Datensignale zwischenspeichert·, daß über ein AusgangsschaLter (XT) die ZeitschLitzumsetzeinheit (MTSI) entweder mit dem PCM-Systembus (SB) oder mit einem Datenausgangsregister (DCRO) verbunden ist und daß das Datenausgangsregister (DCRO) über den DatenkanaL (CD) an den Mikroprozessor (P) angeschlossen ist, um die von der ZeitschLitzumsetzeinheit CMTSI) kommenden Datensignale zwischenzuspeiehern und zu dem Mikroprozessor (P) zu übertragen.

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5. Querverbindungsanordnung nach Anspruch 4, dadurch gekennzeichnet, daß nicht für PCM-Infbrmation verfügbare ZeitschLitze des PCM-Systembus (SB) dem Datenkanal (CD) abgetreten werden.

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6. Querverbindungsanordnung nach Anspruch 3, dadurch gekennzeichnet, daß jeder Zeitschli*z auf dem ankommenden externen Bus CIN) über die Zeitschlitzümsetzeinheit CMTSI) in jeden Zeitschlitz des PCM-Systembuses CSB) umsetzbar sind.
7. Querverbindungsanordnung nach Anspruch 3, dadurch gekennzeichnet, daß jeder Zeitschtitz auf dem PCM-Systembus CSB) über die Zeitsch Litzumsetzeinheit CMTSI) in jeden Zeitschlitz des abgehenden externen Buses COUT) umsetzbar sind.
8. Querverbindungsanordnung nach Anspruch 3, dadurch gekennzeichnet, daß jeder ZeitschLitz auf dem ankommenden externen Bus CIN) über die ZeitschLitzumsetzeinheit CMTSI) in jeden ZeitschLitz des abgehenden Buses COUT) umsetzbar sind.
9. Querverbindungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß zum Herstellen eines Rahmengleich-Lauf^s zwischen den externen Bus und dem PCM-Systembus CSB) zwischen dem Steuer- und Indexspeicher CMD und den Mikroprozessor CP) ein Kanalzähler CCC) und ein Mikroprozessorzugriff sspeieher CAPL) geschaltet sind.
10. Qüerverbindungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß eine Datenaufbereitungseinheit CDA) zwischen den ankommenden externen Bus CIN) und die ZeitschLitzumsetzeinheit CMTSI) geschaltet ist und daß durch die Datenaufbereitungseinheit CDA) vom Mikroprozessor CP) über den ankommenden externen Bus CIN) ankommenden Signale variabeL verzögerbar sind.

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11. Querverbindungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß eine Re Laisanordnung (PFBL) mit der ZeitschLitzumsetzeinheit (MTSI) zum NebenschLießen des externen Buses verbunden ist.
12. Querverbindungsanordnung· nach Anspruch 1, dadurch gekennzeichnet, daß ein externer Bus mit jedem der Nachrichtensysteme verbunden ist und daß eine ZeitschLitzumsetzeinheit (MTSI) zwischen einem der Nachrichtensysteme und dem externen Bus geschaltet ist und eine Schnittstelle zwischen dem externen Bus und dem PCM-Systembus (SB) dieses einen Nachrichtensystemes bildet.
13. Querverbindungsanordnung nach Anspruch 12, dadurch gekennzeichent, daß je eine einer Gruppe dieser Schnittstellen mit einer Nebenstellenanlage (PBX) verbunden ist und daß je einer einer Gruppe externer Busse mit je einer Schnittstelle verbunden ist.