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Verfahren und Vorrichtung zum Registrieren
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von Adressenumsetzungspaaren in einem Adressenumsetzungs-Pufferspeicher
Die Erfindung bezieht sich auf ein Verfahren und eine Vorrichtung zum Registrieren
von Adressenumsetzungspaaren in einem Adressenumsetzungs-Pufferspeicher.
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In einer Datenverarbeitungsanlage erzeugt eine Befehlsverarbeitungseinheit
eine logische Adresse (LA), um damit einen Speicherzugriff anzufordern. Die Befehlsverarbeitungseinheit
setzt diese logische Adresse mittels eines dynamischen Adressenumsetzungsmechanismus
in eine reale Adresse (RA) um. Falls eine Vorsatzumsetzung miteingeschlossen ist,
wird die reale Adresse außerdem in eine Vorsatzadresse (PXA), auch absolute Adresse
(AA) genannt, die einer Speichersteuerung zugeführt wird, vorumgesetzt. Die Speichersteuerung
kontrolliert, ob es sich bei der Adresse um eine gültige Speicheradresse handelt.
Dies wird eine Adressierungsgültigkeitskontrolle genannt. Die Speicherkapazität
eines Hauptspeichers
schwankt in Abhängigkeit von dem speziellen
Datenverarbeitungssystem. Es kann passieren, daß in Abhängigkeit von der Anzahl
der Bits einer Adresse eine über der tatsächlichen Hauptspeicherkapazität liegende
Adresse zugelassen wird. Wenn z.B. eine Adresse 24 Bits aufweist, können 16 M Bits
Speicherplatz adressiert werden, und wenn eine Adresse 31 Bits hat, können 2 G Bits
Speicherplatz adressiert werden. Dementsprechend wird kontrolliert, ob eine gegebene
Adresse über der durch das System bestimmten Hauptspeicherkapazität liegt, und wenn
dies der Fall ist, wird ein Adressierungsfehler erfaßt, um eine Adressierungsabweichungsunterbrechung
auszulösen. Bei bestimmten Systemen ist der Hauptspeicher in 2M-Biteinheiten unterteilt
und physikalische Adressen (PA) und Vorsatzadressen der entsprechenden Einheiten
werden in einem Register für symbolische Adressen (FAR) zu Paaren zusammengefaßt,
um den Zugriff der realen Adresse im Hauptspeicher zu ermöglichen. Das FAR enthält
ein Gültigkeitsprüfbit V, um anzuzeigen, ob die Speicheradresse gültig ist oder
nicht. Das V-Prüfbit wird manuell oder über ein Programm auf "O" gesetzt, wenn die
entsprechende Einheit nicht physikalisch betriebsbereit, nicht mit Strom versorgt
oder aus einem anderen Grund nicht betriebsfähig ist. In diesem Fall wird der Adressierungsfehler
erfaßt und löst die Adressierungsabweichungsunterbrechung aus.
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Die Adresssierungskontrolle ist mfangreich, da sie immer dann erforderlich
ist, wenn ein Speichergriff durchgeführt wird.
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Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren und eine Vorrichtung
zum Registrieren von Adressenumsetzungspaaren anzugeben, mit dem bzw. mit der die
Adressenkontrolle vereinfacht und die Steuerung erleichtert wird.
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Erfindungsgemäß ist eine dynamische Adressenumsetzungseinrichtung
vorgesehen, mit einem Adressenumsetzungspufferspeicher
oder einem
Adressenumsetzungsspeicher (TLB), der mehrere Adressenumsetzungspaare logischer
Adressen und entsprechende reale Adressen aufweist. Die Adressenkontrolle wird durchgeführt,
wenn jedes Adressenumsetzungspaar im TLB. registriert ist, und nur solche Umsetzungspaare,
für die keine Adressierungsfehler erfaßt wurden, werden registriert, wohingegen
die Registrierung solcher Umsetzungspaare, bei denen Adressierungsfehler erfaßt
wurden, verhindert wird.
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Mit dieser Anordnung wird die Adressierungskontrolle während der Adressenumsetzung
ausgeführt und somit kann die Adressenkontrolle für in dem TLB registrierte Adressen
ausgelassen werden.
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Die Erfindung führt zu einem Datenverarbeitungssystem zur Handhabung
eines virtuellen Adressenraums, das einen dynamischen Adressenumsetzer zum Umsetzen
logischer Adressen in reale Adressen aufweist. Der dynamische Adressenumsetzer weist
einen Adressenumsetzungspufferspeicher auf, zum Zwischenspeichern mehrerer Adressenumsetzungspaare
mit jeweils einer logischen Adresse und einer entsprechenden realen Adresse. Wenn
die Adressenumsetzungspaare in dem Adressenumsetzungspufferspeicher registriert
werden müssen, wird eine Adressierungskontrolle ausgeführt, um zu kontrollieren,
ob jede der umgesetzten realen Adressen eine gültige Speicheradresse ist oder nicht
und die Registrierung solcher Umsetzungspaare, für die Adressierungsfehler festgestellt
wurden, wird unterdrückt. Entsprechend werden nur von Adressierungsfehlern freie
Adressenumsetzungspaare in dem Adressenumsetzungspufferspeicher registriert.
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Im folgenden wird die Erfindung beispielsweise anhand der Zeichnung
erläutert. Es zeigen: Fig. 1 Ein Blockdiagramm einer Ausführungsform der Erfindung,
#Fig. 2 ein detailliertes Blockdiagramm des Adressenumsetzers aus Figur 1, Fig.
3 ein detailliertes Blockdiagramm der Zustandssteuereinheit aus Figur 2, Fig. 4
ein detailliertes Blockdiagramm der Adressierungskontrolleinheit aus Figur 1, Fig.
5 ein Blockdiagramm eines Vorsatzumsetzers.
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Figur 1 zeigt ein Blockdiagramm einer Ausführungsform der Erfindung.
Eine Befehlsverarbeitungseinheit IP liefert eine Speicherzugriffsanforderungsadresse,
die über eine Leitung 11 in ein Register 13 eingegeben wird. Es sei angenommen,
daß die Adresse 24 Bits (Bitadressen 8 - 31) umfaßt.
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Die IP legt ebenso über eine Leitung 12 ein logisch/real-Adressen-Modus-Signal
(L/R-Signal) an das Register 13 an, um anzuzeigen, ob es sich um eine logische oder
eine reale Adressehandelt.Wenn das L/R-Modus-Signal eine "O" ist, handelt es sich
um eine logische Adresse, und wenn es eine "1" ist, ist die Adresse eine reale Adresse.
Zuerst wird die Betriebsweise für den Fall erklärt, in dem eine logische Adresse
eingegeben wird. Das Register 13 wird als Register für logische Adressen (LAR) gezeichnet.
Ein Adressenumsetzungspufferspeicher (TLB) 14 weist eine gewisse Anzahl von Eingangsspalten
auf, mit Adressenumsetzungspaaren logischer Adressen (LA) und entsprechender realer
Adressen (RA) in den jeweiligen Eingangsspalten. Die LA eines jedes Adressenumsetzungspaares
belegt z.B. Bits in einem Segmentfeld (Bits 8 - 10) und die RA in einem Seitenfeld
(Bits 8 - 19).
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Jede Eingangsspalte weist ferner das L/R-Bit und das Gültigkeitspnifbit
V auf, um die Gültigkeit des Eingangs anzuzeigen.Ein Umsetzungspaar, das einen Teil
der logischen Adresse des LARs 13 ist, z.B. 9 Bits (11 - 19) der 24 Adressen-Bits
(8 - 31), wird vom TLB 14 als eine TLB-Spaltenadresse ausgelesen. Die aus dem TLB
14 ausgelesene LA wird mit den Bits des entsprechenden LAR 13, einschließlich des
L/R-Bits mittels eines Vergleichers 15 verglichen. Wenn das V-Bit eine "1" ist,
und als Ergebnis des Vergleichs Gleichheit festgestellt wird, heißt das, daß das
Umsetzungspaar der Anforderungsadresse im TLB registriert wurde, und der Vergleicher
15 gibt ein Signal "in TLB registriert" (ITLB) über die Leitung 15A ab. Infolge
des ITLB-Signals wird ein UND-Gate 16 geöffnet und eine, der von dem TLB ausgelesenen
LA entsprechende reale Adresse wird als Speicheradresse ausgegeben. Diese Adresse
wird an einen Pufferspeicher (BS) 17 oder an eine Speichersteuerung (SC) angelegt.
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Wenn das Ergebnis des Vergleichs "ungleich" lautet oder wenn das V-Bit
gleich "O" ist, heißt das, daß das der Anforderungsadresse
entsprechende
Umsetzungspaar nicht im TLB registriert worden ist, und der Vergleicher 15 gibt
ein Signal "nicht im TLB registriert" (NTLB) über die Leitung 15B ab. Dieses Signal
wird an einen Adressenumsetzer 18 angelegt. Ein Ausschnitt des Adressenumsetzers
18 ist in den Figuren 2 und 3 gezeigt. Der TLB 14 und der Adressenumsetzer 18 bilden
einen dynamischen Adre-ssenumsetzungsmechanismus. Der Adressenumsetzer 18 setzt
die LA des LAR 13 in die RA durch Bezugnahme auf eine bekannte Umsetzungstafel um.
Der Pufferspeicher BS 17 enthält eine Segmenttafel und eine Seitentafel der Adressenumsetzungstafel.
Der Adressenumsetzer 18 reagiert, dem vorgegebenen Zustand entsprechend, auf das
NTLB-Signal und schickt sequentiell eine Segmenttafeleingangsadresse (STEA) und
eine Seitentafeleingangsadresse (PTEA) zusammen mit einem TLB-Anforderungssignal
(TLB REQ) über die Leitungen 18A und 18B an den BS 17.
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Daraufhin liest der BS 17 die Segmenttafel und die Seitentafel aus
und schickt sequentiell eine Seitentafelursprungsadresse (PTOA), die eine Startadresse
der Seitentafel darstellt und eine Seitenrahmenursprungsadresse (PFRA) zusammen
mit einem TLB-Vorschubsignal (TLB ADV) über die Leitungen 17A und 17B an den Adressenumsetzer
18. Die resultierende reale Adresse wird über eine Leitung 18D zusammen mit einem
FAR-Anforderungssignal (FAR REQ) auf der Leitung 18C vom Adressenumsetzer 18 zu
einer Adressenkontrolleinheit 19 der SC geschickt. Die Adressenkontrolleinheit 19
kontrolliert die ihr zugeschickten realen Adressen. Ein Detail der Adressenkontrolleinheit
19 ist in Figur 4 dargestellt. Die Adressenkontrolleinheit 19 führt eine Adressenkontrolle
aus und schickt ein das Kontrollergebnis darstellendes Adressierungsabweichungs-Unterbrechungssignal
(ADR EXP) zusammen mit einem FAR-Vorschubsignal (FAR ADV) von einer Leitung 19A
an den Adressenumsetzer 18 zurück.
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Das ADR EXP-Signal ist eine "1", wenn ein Adressierungsfehler erfaßt
und eine "0", wenn keiner erfaßt wird.
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Der Adressenumsetzer 18 reagiert auf das an der Leitung 19A anliegende
FAR ADV-Signal und auf das an der Leitung 19B anliegende ADR EXP-Signal und setzt
ein TLB-Aktualisierungssignal (TLB UPD-Signal) in der Leitung 18E und das V-Signal
in der Leitung 18F auf "1", wenn das ADR EXP-Signal gleich "0" ist und schickt die
umgesetzte Adresse auf die Leitung 18G. Der TLB 14 reagiert auf das "1"-TLB UPD-Signal
und schreibt das L/R-Bit des LAR 13, die Bits 8 - 10 der LA, die Bits 8 - 19 der
RA des RAR 20 und das V-Bit in die durch die Bits 11 - 19 bezeichnete Eingangsspalte
der LA des LAR 13. Auf diese Weise ist ein neues Adressenumsetzungspaar anstelle
des anderen Umsetzungspaars in dem TLB registriert. Wenn das ADR EXP-Signal eine
"1" ist, was der Fall ist, wenn ein Adressierungsfehler erfaßt wurde, setzt der
Adressenumsetzer 18 das TLB UPD-Signal auf "0" und unterdrückt die Registrierung
eines neues Adressenumsetzungspaars in den TLB t4.
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Die IP reagiert auf das "1"-ADR EXP-Signal von der SC und löst eine
Adressierungsabweichungsunterbrechung aus.
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Als Ergebnis ergibt sich, daß nur solche Adressenumsetzungspaare in
dem TLB 14 registriert sind, bei denen bei der Adressierungskontrolle kein Adressierungsfehler
festgestellt wurde. Daher wird, wenn ein Speicherzugriff stattfinden soll, immer
der TLB abgefragt und wenn das Adressierungsumsetzungspaar in dem TLB registriert
worden ist, kann ohne weitere Adressierungskontrolle die reale Adresse von dem TLB
an den Hauptspeicher geliefert werden. Da die Adressierungskontrolle in einer frühen
Phase der Adressenumsetzung ausgeführt wird, ist diese Kontrolle nicht umfangreich,
selbst wenn ein Adressierungsfehler erfaßt wurde.
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In dem Realadressenmodus setzt die IP ein "1"-Signal als eine Speicherzugriffsanforderungsadresse
in der Leitung 12 und legt die reale Adresse an die Leitung 11 an. Wie bei dem logischen
Adressenmodus wird der Inhalt der durch die
Bits 11 - 19 des Realadressensatzes
in dem LAR 13 gekennzeichneten Eingangsspalte des TLB ausgelesen und durch den Vergleicher
15 verglichen.Wenn das Vergleichssignal "gleich" lautet, wird das UND-Gate 16 mittels
des ITLB-Signals geöffnet und die aus dem TLB 14 ausgelesene reale Adresse wird
ausgegeben. Wenn das Vergleichssignal "ungleich" lautet, wird der Adressenumsetzer
18 durch das NTLB-Signal aktiviert. In dem Realadressenmodus überträgt der Adressenumsetzer
18 die Realadresse vom LAR 13 so wie sie ist für die Adressierungskontrolle zu der
Adressierungskontrolleinheit 19. Der Adressenumsetzer 18 reagiert auf das ADR EXP-Signal,
um das TLB UPD-Signal auszugeben, in gleicher Weise, wie er in dem logischen Adressenmodus
reagiert. Die Realadresse des LAR 13 wurde über den RAR 20 über das UND-Gate 21
gesetzt. Wenn kein Adressierungsfehler festgestellt wird, wird dasselbe Realadressenpaar
in dem TLB 14 registriert. Wenn ein Adressierungsfehler festgestellt wird, wird
die Registrierung in dem TLB 14 wie in dem logischen Adressenmodus unterdrückt.
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Der Adressenumsetzer 18 wird im folgenden mit Bezug auf die Figuren
2 und 3 erläutert.
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Der Adressenumsetzer 18 weist eine Zustandssteuereinheit 31 und ein
Segmenttafelursprungsadressenregister (STOR) auf, in dem eine Startadresse der Segmenttafel,
Selektoren 33 und 34 und ein Addierer 35 ausgebildet sind. Ein Ausschnitt aus der
Zustandssteuereinheit 31 ist in Figur 3 gezeigt. Die Zustandssteuereinheit 31 empfängt
das NTLB-Signal vom Vergleicher 15 über die Leitung 15B und das L/R-Bit vom LAR
13 über die Leitung 13A und liefert diese Signale an die UND-Gatter 51 und 52. Wenn
das L/R-Bit gleich "O" ist, das heißt in dem logischen Adressenmodus, ist das UND-Gate
51 geöffnet und stellt einen H#-Segmenttafeleingangssignalspeicher 53. Ein Stellausgangssignal
des H4-l-segmenttafe
eingangssignalspeicher 53 wird zu dem BS (Figur
1) in Form eines TLB REQ-Signals über ein ODER-Gate 56 geschickt.
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Das Stellausgangssignal des Hol-Segmenttafeleingangssignalspeichers
53 wird ebenfalls an die Selektoren 33 und 34 (Figur 2) angelegt. Der Selektor 33
reagiert auf dieses Signal und wählt den STOR 32 und der Selektor 34 wählt die Bits
8 - 11, die das Segmentfeld der logischen Adresse des LAR darstellen. Der Addierer
35 addiert diese und schickt die Summe zum BS über die Leitung 18B in Form einer
Segmenttafeleingangsadresse (STEA). Als Antwort darauf liest der BS die Segmenttafel
aus und sendet eine Seitentafelursprungsadresse (PTOA) zusammen mit dem ADV-Signal.
Die Zustandssteuereinheit 31 öffnet in Reaktion auf das TLB ADV-Signal das UND-Gate
54 und stellt einen Hol- Seitentafeleingangssignalspeicher 55. Die Zustandssteuereinheit
31 stellt ebenfalls den Hol- Segmenttafeleingangssignalspeicher 53 zurück. Ein Stellausgangssignal
des Hol- Seitentafeleingangssignalspeichers 55 wird in Form eines TLB REQ-Signals
über ein ODER-Gate 56 an den BS geschickt. Der Selektor 33 wählt in Antwort auf
das Stellausgangssignal des Hol- Seitentafeleingangssignalspeichers 55 die über
die Leitung 17B übertragene PTOA und der Selektor 34 wählt die Bits 12 - 19, die
das Seitenfeld der logischen Adresse darstellen.Der Addierer 35 addiert diese und
schickt die Summe zum BS über die Leitung 18B als eine Seitentafleingangsadresse
(PTEA). Als Antwort darauf liest der BS die Seitentafel aus und sendet die Seitenrahmenursprungsadresse
(PFRA), die das Seitenadressenfeld der realen Adresse darstellt, zusammen mit dem
ADV-Signal aus. Die Zustandssteuereinheit 31 reagiert auf das TLD ADV-Signal , in
dem es das UND-Gate 57 öffnet und einen Holdatensignalspeicher 58 stellt. Ebenso
stellt es den Holseitentafeleingangssignalspeicher 55 zurück.
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Ein Stellausgangssignal des Hohldatensignalspeichers 58 wird als FAR
REQ-Signal über die Leitung 18C an die Adressierungskontrolleinheit
19
geschickt. Der Selektor 33 wählt infolge des Stellausgangssignals des Holdatensignalspeichers
58 die über die Leitung 17B übertragene PFRA und der Selektor 34 wählt die Bits
20 - 31, die das Bitfeld der logischen Adresse darstellen. Der Addierer 35 addiert
dann (zu der Zeit hat die PFRA die Realadressenbits 8 - 19, und das Seitenfeld in
dem Bitfeld höherer Ordnung und das Bytefeld in dem Bitfeld niedrigerer Ordnung
sind angepaßt) und die Summe wird als endgültige adressenumgesetzte Realadresse
über die Leitung 18G zur Adressierungskontrolle zur Adressierungskontrolleinheit
19 geschickt. In Antwort darauf sendet die Adressierungskontrolleinheit 19 das ADR
EXP-Signal zusammen mit dem FAR ADV-Signal aus. Die Zustandssteuereinheit 31 reagiert
auf das FAR ADV-Signal und öffnet das UND-Gate 59 und stellt den Holdatensigna speicher
58 zurück. Wenn das ADR EXP-Signal eine "0" ist, öffnet es außerdem das UND-Gate
60, so daß das TLB UPD-Signal auf "1" gesetzt wird und das Adressenumsetzungspaar
wird in den TLB 14 registriert. Wenn das EXP-Signal eine "1" ist, wird das TLB UPD-Signal
auf "0" gestellt und die Registrierung des Adressenumsetzungspaares in dem TLB 14
wird unterdrückt.
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Der Adressenumsetzer 18 weist weiterhin ein UND-Gate 36 auf, das durch
ein "1"-TLB UPD-Signal und das ~0"-ADR EXP-Signal geöffnet wird und das V-Bit auf
"1" stellt. Das UND-Gate 36 kann ebenfalls ein Umsetzungsabweichungssignal (Umsetzungs-EXP-Signal)
und ein Speicherschutzabweichungssignal (Schutz-EXP-Signal) empfangen.
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In dem Realadressenmodus öffnet die Zustandssteuereinheit 31 (Figur
3) das UND-Gate 52, um den Holdatensignalspeicher 58 zu stellen und das FAR REQ-Signal
auszugeben. Sie stellt außerdem einen Realmodus (RM)-Signalspeicher 61, der einen
Zwischensignalspeicher darstellt. In Antwort auf das Stellen des RM-Signalspeichers
61 wird die Realadresse des LAR 13
über das Gate 37 (Figur 2) zur
Adressierungskontrolleinheit 19 geschickt. Die darauffolgenden Schritte sind die
gleichen wie in dem logischen Adressenmodus.
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Figur 4 zeigt einen Ausschnitt der Adressierungskontrolleinheit 19.
Wenn das FAR REQ-Signal empfangen wird, wird die Realadresse vom Adressenumsetzer
18 über ein UND-Gate 70 an ein FAR 71 und ein UND-Gate 72 angelegt. Der FAR 71 kann
mehrere Eingänge aufweisen, einen für 2MB-Realadressen, und jeder Eingang weist
eine symbolische Adresse (FA) und ein Gültigkeitsprüfbit V auf, um die Gültigkeit
des Eingangs anzuzeigen. Der FAR 71 liest den Inhalt des mit der realen Adresse
bezeichneten Eingangs aus demm UND-Gatter 70 aus. Das V-Bit wird an ein ODER-Gate
73 angelegt und wenn das V-Bit gleich "0" ist, zeigt es an, daß auf eine nicht als
verwendbare Adresse definierte Adresse zugegriffen wurde und das ADR EXP-Signal
wird auf "1" gestellt, um diesen Adressierungsfehler anzuzeigen.Wenn das UND-Gate
72 nur ein oder mehrere spezifische Bits einer Realadresse empfängt und die Adressenbits
alle "1" sind, stellt es das ADR EXP-Signal auf "1". Wenn zum Beispiel die Adresse
24 Bits umfaßt, kann es einen 16 MB-Adressenraum darstellen, wenn aber die Hauptspeicherkapazität
des Systems 8 MB ist, wird nur das Bit 8 an das UND-Gate angelegt und wenn das Bit
8 eine "1" ist, wird der Adressierungsfehler erfaßt und das ADR EXP-Signal wird
auf "1" gestellt. Auf diese Weise wird der Adressierungsfehler durch die Arbeitsweise
des FAR 71 , des UND-Gates 72 und des ODER-Gates 73 festgestellt. Ein Verzögerungssignalspeicher
74 erzeugt ein FAR ADV-Signal, wenn das ADR EXP-Signal erstellt wird, nachdem das
FAR REQ-Signal empfangen wurde.
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Bei einem System, das eine Vorsatzumsetzung ausführt, ist ein bekannter
Vorsatzumsetzer 38 , wie in Figur 5 gezeigt, an den Ausgang des Addierers 35 geschaltet.
Die Realadresse vom Addierer 35 und dem Gatter 37, ein Vorsatzwert (Bits
8
- 19) von einem Vorsatzregister (PXR) 81 und eine "0" (Bits 8 - 19) werden an den
Vorsatzumsetzer 38 als Eingangsdaten für einen Selektor 80 angelegt. Ein Vergleicher
82 vergleicht die Bits 8 - 19 der realen Adresse mit den Bits 8 - 19 des PXR 81,
und wenn diese gleich sind, wählt der Selektor 80 "0" (Bits 8 - 19). Ein ~0"-Detektor
83 stellt fest, wenn die Bits 8 - 19 der RA "0" sind, und wenn dies der Fall ist,
wählt der Selektor 80 den Vorsatzwert des PXR 81 als Bits 8 - 19. Anderenfalls ist
ein UND-Gate 84 geöffnet und der Selektor 80 wählt die Realadresse (RA).
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Die Adressierungskontrolleinheit 19 kontrolliert die Vorsatzadresse
(absolute Adresse) anstatt der realen Adresse und anstelle der realen Adresse wird
die Vorsatzadresse in dem RA-Feld des TLB 14 registriert.
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In einem normalen Speicherzugriffsmodus werden die Bits 8 - 19 der
realen Adresse vom TLB 14 und die Bits 20 - 31 der logischen Adresse vom LAR 13
zum BS als reale Adresse und ebenfalls zum SC geschickt und durch den FAR in die
physikalische Adresse umgesetzt und die physikalische Adresse wird zum Hauptspeicher
geschickt.
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Während der TLB das L/R-Bit, die LA, die RA und das V-Bit bei dieser
Ausführungsform enthält, kann es darüberhinaus ein gutbekanntes Speicherschutzschlüsselreferenzbit,
ein Modifizierungsbit, ein STO- oder andere Bits aufweisen.
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Erfindungsgemäß kann die Adressierungskontrolle ausgespart werden,
wenn die Adresse in dem TLB registriert wurde, während auf den Hauptspeicher oder
den BS zugegriffen wurde, da die Adressierungskontrolle während der Registrierung
in dem TLB ausgeführt wird und nur solche Umsetzungspaare, für die kein Adressierungsfehler
festgestellt wurde, registriert werden. Darüberhinaus werden umfangreiche Kontrollen
aufgrund der Verzögerung des Erfassens des Adressierungsfehlers vermieden.
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