DE3404417A1

DE3404417A1 - Codierer-pruefschaltungsanordnung

Info

Publication number: DE3404417A1
Application number: DE19843404417
Authority: DE
Inventors: Charles L. Pasco Wash. Matson; Roger W. Manteca Calif. Wood
Original assignee: Ampex Corp
Current assignee: Ampex Corp
Priority date: 1983-02-08
Filing date: 1984-02-08
Publication date: 1984-08-16
Also published as: GB8402494D0; FR2540690B1; JPS59151246A; GB2136994B; US4527269A; GB2136994A; FR2540690A1

Description

Beschreibung

Die vorliegende Erfindung betrifft eine Codierer-Prüfschaltungsanordnung nach dem Oberbegriff des Patentanspruchs 1.

Es handelt sich dabei um die Codierung von Datenfolgen und speziell die Prüfung der Funktion eines Codierers zur Überführung einer Eingangsdatenfolge in ein Fehlerkorrektur-Codeformat, das die Korrektur von Mehrfachfehlern ermöglicht. Speziell handelt es sich dabei um die Prüfung eines Reed-Solomon-Codierers für ein beispielsweise der Aufzeichnung von Fernsehinformation dienendes breitbandiges digitales Aufzeichnungsgerät.

Die erfindungsgemäße Schaltungsanordnung findet speziell Anwendung bei der Prüfung von Codierern, die in Fehlerkorrektursystemen gemäß der US-PS 4 162 480 für Galois-Feld-Computer verwendet werden.

In jedem Datencodierungssystem erfolgt die Decodierung räumlich und/oder zeitlich getrennt von der Codierung oder es sind die Daten zur Verwendung ohne Codierung in einfacher Weise verfügbar. Aus diesem Grunde ist es wesentlich, daß es im Zeitpunkt und an der Stelle der Codierung bekannt ist, ob der Codierer richtig arbeitet oder nicht, denn es ist zwecklos, die Codierung von Daten fortzuführen, wenn sie nicht decodierbar sind. Im System nach der vorgenannten US-PS werden Übertragungsfehler, beispielsweise bei der

QQ Aufzeichnung und Wiedergabe, durch Fehlerkorrektur-Schaltung sanordnungen korrigiert. Die richtige Funktion derartiger Schaltungsanordnungen hängt jedoch von der richtigen Codierung gemäß einem speziellen Format ab. Es ist daher wesentlich, im Zeitpunkt und an der Stelle der Co-

3g dierung voraussagen zu können, daß die Information in einem derartigen Format codiert wird.

Bei der Informationsübertragung über einen Kommunikationskanal, der ein Aufzeichnungsband enthält, wird die Information generell als Kombination der ursprünglichen Information und einer Rauschkomponente empfangen. Die Vollständigkeit des Informationsinhaltes bleibt im wesentlichen vollständig erhalten, wenn das Signal-Rauschverhältnis des Systems groß ist. Eine geschickte Auslegung und Realisierung der geeigneten Hardware kann daher die Wahrscheinlichkeit der fehlerfreien übertragung theoretisch bis zu den durch den Kanal selbst gegebenen Grenzen erhöht werden. Um den Effekt von den. kanaleigenen Grenzen minimal zu halten, werden verschiedene Techniken ausgenutzt, welche letztlich einen Kompromiß zwischen Bandbreite und Informationsübertragungsrate erfordern. Verschiedene, sich auf die Kanalbandbreite, die Informations-Folgefrequenz und den Grad der Komplexität des Emfpangs- und Übertragungsgerätes auswirkende Beschränkungen tragen zu einer wahrscheinlichen Fehlerrate bei.

Zwar ist die Redundanz ein gebräuchliches Element bei diesen Techniken; lediglich eine Wiederholung führt jedoch zu einer schwerwiegenden Beschränkung der Übertragungsrate. Beispielsweise reduziert eine einzige Wiederholung die Informations-Folgefrequenz um 50% und eine zweite Wiederholung (zur Implementierung einer Majoritätslogik) die Informations-Folgefrequenz um 66 2/3%. Andere Maßnahmen zur Sicherstellung der Vollständigkeit der Information erfordern komplizierte Codierungstechniken, welche die Erfassung, Lokalisierung und Korrektur von Fehlern ermöglichen. Bei den Anforderungen an diese Codierungstechniken handelt es sich u.a. um eine hohe Informations-Folgefrequenz und um die Möglichkeit der Korrektur von Mehrfachfehlern in jedem Codewort von übertragenen Daten.

In diesem Zusammenhang ergibt sich ein Codewort aus den mit den Elementen der k-Bits umfassenden ursprünglichen

Daten durchgeführten Codieroperationen, woraus ein codiertes Wort ("Codewort") der Information mit k Informations-Bits und r Prüf-Bits resultiert. Die codierte Redundanz in Form von r Prüf-Bits steht dann während der Decodieroperationen zur Verfügung, um Fehler im Codewort (das alle k + r Bits enthält) bis zu einer gewissen Grenze zu erfassen und zu korrigieren oder lediglich Fehler bis zu einer größeren Grenze zu erfassen.

Es sind viele derartige Codes mit bestimmten mathematischen Eigenschaften untersucht und mathematisch effiziente Decodiertechniken angegeben worden. Eine Einführung in die Praxis mit einer entsprechenden Effizienz erfordert jedoch einen speziellen Computer. Beispielsweise beruhen bestimmte Klassen von Codes auf einer Verbindung jedes Informationselementes eines Codewortes mit einem Element eines Galois-Feldes.

Kurz gesagt, ist das Galois-Feld ein endliches Feld, dessen Elemente als Polynome in einem speziellen Grund-Feldelement mit koeffizienten Imprime-Unterfeld gegeben sein können. Die Fehlerstellen und der wahre Wert der fehlerhaften Informationselemente werden nach der Bildung bestimmter im Galois-Feld definierter Polynome und nach dem Auffinden der Wurzeln dieser Polynome festgelegt. Es ist daher ein Decoder erforderlich, der eine Galois-Feld-Arithmetik durchzuführen vermag.

Im Rahmen der Fehlerkorrektur-Codes ist mit einer bestimm-QQ ten Klasse derartiger Codes, die durch Böse, Chaudhuri und Hocquenhem beschrieben wurden (und daher als "BCH"-Codes bezeichnet werden), eine Mehrfachfehlerkorrektur möglich. Spezialfälle derartiger Codes sind die Reed-Solomon-Codes (RS-Codes), in Verbindung mit denen die erfindungsgemäße Prüfschaltungsanordnung verwendbar ist.

— Δ Ι Eine Lösung des Problems einer ausreichend schnellen Fehlerkorrektur von nach den BCH-Codes codierten Daten ist in Form eines Algorithmus in "Algebraic Coding Theory" von Berlekamp (McGraw-Hill, 1968) beschrieben. Bei einer bekannten Realisierung des genannten Algorithmus wird in einem Fall ein für generelle Zwecke einsetzbarer digitaler Computer verwendet, der eine im wesentlichen periphere, eine Galois-Feld-Manipulation implementierende arithmetische Einheit steuert. Bestimmte bekannte arithme- IQ tische Einheiten nutzen große gespeicherte Tabellen aus, um bei den Decodierungsvorgängen auftretende Inversionen zu implementieren.

Die o.g. US-PS beschreibt einen Computer zur Implementierung einer Galois-Feld-Arithmetik und Algebra. Der Computer besitzt weniger Komponenten, weniger Datenwege und eine höhere Geschwindigkeit als für diesen Zweck verwendete generell einsetzbare digitale Computer. Er enthält drei bestimmte Unterstrukturen, so daß' arithmetische Operationen mit den Daten in einer arithmetischen Untereinheit implementiert werden, Speicheradressierungen für eine derartige arithmetische Einheit getrennt in einer Adressgenerator-Unterstruktur erfolgen und jede derartige Unterstruktur durch eine Steuereinheit-Unterstruktur gesteuert wird, wobei derartige Unterstrukturen gleichzeitige synchrone Operationen ausführen können.

Die o.g. US-PS enthält eine Übersicht der wesentlichen Aspekte der Codierungstheorie, die generell auf nicht gO binäre BCH-Codes und speziell auf RS-Codes anwendbar ist. Dazu ist auch auf die vorgenannte Druckschrift "Algebraic Coding Theory" zu verweisen. Bei einer binären Realisierung können derartige Codes so betrachtet werden, als ob sie drei prinzipielle positive ganzzahlige Parameter

otr n, m und t besäßen, wobei η die Gesamtlänge in m-Bitzeichen

m eines Wortes der codierten Information, n=2 -1 und t die Fehlerkorrektur-Kapazität des Codes ist. Werden nicht weniger als 2t redundante Zeichen bzw. Prüfzeichen angenommen,

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so liefert ein Codewort eine ausreichende Informationsredundanz, um jeden Satz von t oder weniger unabhängigen Fehlern im Codewort der codierten Information zu erfassen und zu korrigieren oder jeden Satz von 2t oder weniger unabhängigen Löschungen zu korrigieren. Eine Löschung kann als ein Fehler mit bekannter Lage im empfangenen Codewort definiert werden.

Die Eigenschaften eines algebraischen endlichen Feldes

^q seien kurz zusammengefaßt. Im Rahmen der Erfindung kann ein Feld als ein Satz von Elementen einschließlich des Nullelementes 0 und des Einheitselementes 1 definiert werden, mit denen Operationen der Addition, Multiplikation und Division festgelegt werden. Addition und Multiplikation

, p. sind assoziativ und kommutativ, während die Multiplikation in bezug auf die Addition distributiv ist. Jedes Element des Feldes besitzt einen eindeutigen negativen Wert, so daß der negative Wert eines gegebenen Elementes in der Summe mit diesem gegebenen Element selbst Null ergibt. Darüber hinaus besitzt jedes von Null verschiedene Element einen eindeutigen Reziprokenwert, so daß das Produkt eines derartigen Elementes mit seinem Reziprokenwert zum Einheitselement 1 führt. Die das Feld umfassenden Elemente können als symbolische Darstellung von binären Zahlen, ternären Zahlen oder Zahlen der Basis q angesehen werden. Die erfindungsgemäße Schaltungsanordnung wird zweckmäßig anhand eines Feldes mit zwei charakteristischen Größen erläutert.

_ Das generelle endliche Feld wird als Galois-Feld bezeichnet und ist durch zwei Parameter, nämlich eine Primgröße ρ und eine ganze Zahl m gekennzeichnet, wobei GF (p ) ein eindeutiges endliches Feld (das Galois-Feld der Ordnung ρ ) mit ρ Elementen beschreibt. In einem derartigen Fi führen alle Operationen zwischen den das Feld bildenden

Elementen zu Ergebnissen, die wiederum Elemente des Feldes

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sind. Beispielsweise ist eine mit Elementen des endlichen Feldes GF(2) durchgeführte Addition gemäß Zusammenhängen, welche keinen "Übertrag" zu lassen, als Modulo-2 definiert, Die binären Additionstabellen sind daher:

0+1=1+0=1 und 0+0=1+1=0. Arithmetisch ist dies eine "übertragslose¹¹ Addition, die manchmal als Halbaddition und gewöhnlichals Exklusiv-ODER-Operation bezeichnet wird. Ersichtlich begrenzt das Fehlen eines Übertrages daher die Größe der resultierenden Summe für das endliche Feld.

Die mathematische Basis der Reed-Solomon-Codes und deren Decodierung ist im einzelnen in Kapitel 10 der o.g. Druckschrift "Algebraic Coding Theory" folgendermaßen erläutert:

IQ Es sei α ein Grundelement in GF(2 ). Das Generatorpolynom des Codes ist durch

f+d-2
g(x). ^U-«¹'

definiert, worin d die festgelegte Länge des Codes ist.

Die Blocklänge des Reed-Solomon-Codes ist n=2 -1.

Die Codewörter bestehen aus allen Polynomen mit Graden 25

<n, welche Vielfache von g(x) sind.

Es sei C(x) das übertragene Codewort mit

n-1
^ClXI ito

Wenn diesem Codewort durch das Kanalrauschen das Fehlermuster

n-1

E(X) = Σ
i=0

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hinzuaddiert, so ist das empfangene Wort gleich

n-1 R(x) = £ R₁-Xi = C(x) + E(x).

Das empfangene Codewort kann durch einen Rückcodierer (auch als Syndromgenerator bezeichnet) geschickt werden, der an seinem Ausgang den Rest der Polynomteilung

S(x) = Rest [R(X)/g (χ)] = Rest [E(x)/g(x)3

erzeugt, aus denen die gewichteten symmetrischen Exponenten-Summenfunktionen abgeleitet werden können, die durch

definiert sind.

Da C(x) ein Vielfaches von g(x) ist, folgt für i=f, f+1, ... f+d-2, Cia-³)=*) 20

I.sRia¹) l=f ,f + 1,.. .f + d-2

Die Generatorfunktion der Größen S kann folgendermaßen definiert werden:

OO

5(x) = Σ ^sf+j-i^zd

um die Fehler zu korrigieren, kann der Decoder die entsprechenden Fehlerstellen und Fehlerwerte finden. Ist

n-1

E(x) = Σ E₁-X¹", I 1=0 ;

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-Ά-

so kann die j-te Fehlerstelle als X. = a^ej

worin die Exponenten e. eindeutige ganzzahlige Größen sind, so daß

Löschstellen können in entsprechender Weise Feldelementen zugeordnet werden, wobei die entsprechenden Werte der Errata folgendermaßen definiert werden können:

Um die unbekannten Größen X und Y festzulegen, ist es zweckmäßig, die folgenden Polynome zu definieren:

^AKJ Fehlerlokalisierungspolynom:

σ(ζ) = π(1 - X.ζ)

X. = Fehlerstellen

LÖschlokalisierungspolynom λ(ζ) = it (1 - X.ζ)

X. = Fehlerstellen Errata-Lokalisierungspolynom ρ(ζ)=σ(ζ) *λ(ζ)

Errata-Wertungspolynom 35

.(ζ) = Σ _ZVi^fY

Errata

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Um die Größen X und Y zu finden, multipliziert der Decoder zunächst H(z) mit λ(ζ), um die modifizierte Syndrom-Generatorfunktion

T(z)= F(z) . λ(ζ)

zu finden.

Das unbekannte Errata-Wertungspolynom sowie das unbekannte Fehlerlokalisierungspolynom sind durch folgende Schlüsselbeziehung miteinander verknüpft:

T(z) σ(ζ) = ω(ζ) mod ζ j

*° Bei gegebenem T(z) können Lösungen kleiner Ordnung von σ(ζ) und ω{ζ) dadurch gefunden werden, daß diese Schlüsselbeziehung unter Verwendung eines iterativen Algorithmus gelöst wird, der sich in der vorgenannten Druckschrift "Algebraic Coding Theory" sowie in "Information & Control",

Vol. 27, Nr. 1, Januar 1975, Seiten 87 bis 99 findet.

Sind die Koeffizienten von σ(ζ) bekannt, so kann der Decoder die Polynome σ(1), ι
folgendermaßen ermitteln:

— 1 —2 —3 coder die Polynome σ(1), σ(α ), σ(α ), σ(α ),

(ieg o

Ist σ (a -¹) ungleich 0, so wird das empfangene Zeichen an -ή

der Stelle a^J als richtig angenommen (wenn es nicht gelöscht ist). Ist σία"³) = 0 oder \(a~³) = 0, so ist or eine Errata-Stelle, wobei das empfangene Zeichen an dieser Stelle durch den gemäß Gleichung (10.32) nach der Druckschrift "Algebraic Coding Theory" gegebenen Wert:

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IJ.

korrigiert werden muß.

Wie oben bereits ausgeführt, ist es wünschenswert, die richtige Funktion eines Codierers im Zeitpunkt der Codierung zu prüfen. Zwar ist der Decoder nach der eingangs genannten US-PS für eine derartige Prüfung verwendbar, indem er zur Decodierung (ohne Korrektur) und sodann zum Vergleich der decodierten Signale mit den ursprünglichen Signalen benutzt wird. Dies führt jedoch zu einem erheb-

!5 liehen Uberaufwand, wenn es nicht notwendig oder auch nicht wünschenswert ist, die Signale zu korrigieren.

Eine weitere Möglichkeit zur Prüfung der Funktion des Codierers besteht in einfacher Weise darin, einen zweiten identischen Codierer vorzusehen und deren Ausgangssignale zu vergleichen. Jede Differenz zeigt dann eine Fehlfunktion eines dieser Codierer an. Eine damit im Zusammenhang stehende Möglichkeit ist die Verwendung eines Rückcodierers. Beide Möglichkeiten erfordern einen vollständigen zweiten Codierer, was zu einem erheblichen Aufwand an Material, Kosten, Leistung und Raum führt.

Der vorliegenden Erfindung liegt die Aufgabe zugrunde, eine leichte, kleine, einfache, leistungssparende und damit kostengünstige Prüfschaltungsanordnung der in Rede stehenden Art anzugeben.

Diese Aufgabe wird bei einer Codierer-Prüfschaltungsanordnung der eingangs genannten Art erfindungsgemäß durch die Merkmale des kennzeichnenden Teils des Patentanspruchs gelöst.

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Die bei der erfindungsgemäßen Schaltungsanordnung in Frage stehende Information ist nicht die aufgezeichnete Information sondern eine Information darüber, ob der Codierer richtig arbeitet oder nicht, so daß die empfangenen oder wiedergegebenen Signale hinsichtlich von bei der Übertragung, beispielsweise bei Aufzeichnung und Wiedergabe auftretender Fehler korrigiert werden kann. Beispielsweise ist die erfindungsgemäße Schaltungsanordnung bevorzugt in tragbaren Fernseh-AufZeichnungsgeräten verwendbar, bei denen Raum und Leistung begrenzt oder das Gewicht ein wichtiger Faktor sind. Der Fehlerkorrektur-Computer nach der eingangs genannten US-PS ist schwer, unhandlich, kompliziert und verbraucht Leistung. Darüber hinaus ist er auch kostenaufwendig.

Die erfindungsgemäße Schaltungsanordnung arbeitet auf der Basis der Eigenschaften des speziellen, durch den Codierer erzeugten Codes. Eine spezielle Schaltungsanordnung wird für einen (255, 243)-Reed-Solomon-Code angegeben, bei dem es sich um einen solchen Code handelt, indem die Datenfolge aus Codewörtern mit einer Länge von 255 Bytes besteht, wovon 12 Bytes Paritäts-Bytes sind.In der o.g. Darstellung ist η - 2^m-1 = 255 und m = 8. In einem derartigen Code liegen die Codewörter in Form eines Polynoms von 8-Bit-Bytes gemäß folgender Beziehung vor:

C(x) = C₂54*^{254 +} C₂53*^?-⁵³ ··· ^{+ C}l^{xl+ C}0

Jedes Codewort ist ein Vielfaches des Generatorpolynoms, d.h., jedes Codewort kann exakt durch den Generator mit einem Null-Rest dividiert werden. Der Generator selbst ist ein Polynom zwölfter Ordnung der Form:

g(x) =
35

wobei es sich wiederum um das Produkt von 12 Faktoren g(x) = (x + a^f)( X + a^f+1)...(x ⁺ a^f+11)

handelt. Ein spezielles Beispiel für f=i22^;wird im folgenden angegeben. Jedes Codewort kann daher exakt durch einen dieser Faktoren erster Ordnung geteilt werden, um einen Null-Rest zu erhalten.

Die erfindungsgemäße Codierer-Prüfschaltungsanordnung enthält speziell eine Teilerschaltung zur Division entsprechender Codewörter durch einen Faktor, der aus einem

4- "Px Λ *1

Satz X-a bis x-a gewählt ist, wobei gemäß dem folgen-

1 33
den Beispiel speziell α gilt. Weiterhin ist eine Schal-

tung vorgesehen, mit der festlegbar ist, ob bei einer derartigen Division ein von Null verschiedener Rest vorhanden ist. Eine von einem derartigen von Null verschiedenen Rest angesteuerte Anzeigeeinrichtung zeigt eine Fehlfunktion des Codierers an. Die Polynom-Division sowie eine Galois-

Feld-Multiplikation erfolgt in der Weise, wie es in der eingangs genannten US-PS beschrieben ist.

Die erfindungsgemäße Codierer-Prüfschaltung untersucht codierte Codewörter (Daten und Parität), wobei eine Prüfung hinsichtlich eines ziemlich einfachen Paritäts-Zusammenhangs erfolgt. Diese Paritätsprüfung bleibt für alle gültigen Codewörter erhalten, wobei sie für beträchtliche Codierer-Ausfälle nicht mehr wirksam ist, da die Prüfschaltungsanordnung auf die in Faktoren zerlegte Form des Generatorpolynoms bezogen ist, während der Codierer auf der Basis der richtigen Form des Generatorpolynoms arbeitet.

Es ist daher ein wesentliches Merkmal der Erfindung, die richtige Funktion eines Reed-Solomon-Codierers dadurch zu

prüfen, daß die codierten Codewörter im Galois-Feld durch einen Faktor des Generatorpolynoms geteilt werden. Für eine derartige Division ist gemäß einem weiteren Merkmal der Erfindung eine Polynom-Teilerschaltung vorgesehen.

Weitere Ausgestaltungen des Erfindungsgedankens sind in Unteransprüchen gekennzeichnet.

Die Erfindung wird im folgenden anhand von in den Figuren der Zeichnung dargestellten Ausführungsbeispielen näher erläutert. Es zeigt:

Fig. 1 ein Blockschaltbild eines Datensystems einschließlich eines Reed-Solomon-Codierers, in dem eine erfindungsgemäße Codierer-Prüfschaltungsanordnung verwendbar ist;

Fig. 2 ein Schaltbild einer Schaltung zur Implementierung einer Polynom-Teilung in einem Galois-Feld, die bei der Datencodierung im System nach Fig. 1 oder in einem Rückcodierer verwendbar ist;

Fig. 3 ein vereinfachtes Schaltbild einer Schaltung zur Implementierung einer Polynom-Teilung in einem Galois-Feld, die in der Codierer-Prüfschaltungsanordnung gemäß der Erfindung verwendbar ist;

Fig. 4 eine schematische Darstellung einer Multiplikation eines 8-Bit-Bytes mit einem Grundelement α; 30

Fig. 5 eine schematische Darstellung einer Multiplikation

1 28
mit α im Galois-Feld gemäß Fig. 4;

Fig. 6 ein Schaltbild einer bevorzugten Ausführungsform einer erfindungsgemäßen Codierer-Prüfschaltungsan-

Ordnung zur Prüfung der Funktion des Reed-Solomon-Codierers des Systems nach Fig. 1; und

Fig. 7 ein Schaltbild einer weiteren Ausführungsform der erfindungsgemäßen Codierer-Prüfschaltungsanordnung zur Prüfung der Funktion des Reed-Solomon-Codierers des Systems nach Fig. 1; womit eine Prüfung aller Codewörter hinsichtlich einer richtigen Codierung durchführbar ist.
10

Bei dem in Fig. 1 als Blockschaltbild dargestellten Beispiel eines Datensystems ist eine erfindungsgemäße Codierer-Prüf schaltungsanordnung 10 verwendbar. Ein derartiges Datensystem enthält aufeinanderfolgend einen Dateneingangsteil 12, einen Reed-Solomon-Codierer 14, ein Datenübertragungssystem 16, einen Decoder 18 und einen Datenausgangsteil 20.

Im speziellen Beispiel enthält der Dateneingangsteil· 12 eine Datenquelle 22 und einen Folgefrequenzwandler 24. Die Datenquelle kann beispielsweise eine Fernsehkamera sowie einen Teil zur Darstellung der resultierenden Daten in digitaler Form mit parallelen 8-Bit-Bytes und einer Datenfolgefrequenz von 13,2 Megabytes pro Sekunde enthalten. Der Folgefrequenzwandler 24 reproduziert die Daten mit einer Folgefrequenz von 14,6 Megabytes pro Sekunde mit Abständen in den Daten, um eine Anpassung von durch den Codierer 14 eingefügten Paritäts-Bits sowie an Synchronisationswörter für Zwecke der Zeittaktrückgewinnung zu gewährleisten. Dieses erfolgt durch Speicherung der Daten und durch eine schnellere Auslesung im Vergleich zur Einspeicherung.

Der Codierer 14 ist in diesem Beispiel ein (255, 243)-Reed-Solomon-Codierer, der auf der Basis der in der US-PS 4 162 480 beschriebenen Prinzipien arbeitet. Ein derartiger

Codierer überführt die Daten in Codewörter mit einer Länge von 255 Bytes, die jeweils 243 Daten-Bytes enthalten, auf die gemäß dem (255, 243)-Reed-Solomon-Code 12 Paritäts-Bytes folgen. Die Codewörter werden bis zu einer Tiefe δ von 16 miteinander verschachtelt. Sodann werden die Codewörter mit einer Folgefrequenz von 14,6 Megabytes pro Sekunde in das Datenübertragungssystem 16 eingegeben.

In diesem Datenübertragungssystem 16 werden die Codewörter durch einen Parallel-Serien-Wandler 26 in eine serielle

Form überführt, wobei das resultierende Signal eine Folgefrequenz von 116,8 Megabit pro Sekunde besitzt. Die seriellen Bits werden in einen Zufallsgenerator-, Synchronsignaleinfügungs- und Vorcodierungsteil 28 eingespeist, der IQ die Daten in konventioneller Weise, beispielsweise durch zufallsmäßige Anordnung und Einführung von Synchronisationssignalen in eine bessere Form für eine Aufzeichnung überführt. Die zufallsmäßig angeordneten Signale werden in eine Demultiplexer- und Aufzeichnungstreiberschaltung 30 eingespeist, die eine Demultiplexfunktion für das Signal an Aufzeichnungsköpfen eines Bandaufzeichnungsgerätes 32 unterwirft, in dem die Signale für eine spätere Wiedergabe aufgezeichnet werden.

Bei Wiedergabe werden die aufgezeichneten Signale in analoger Form durch Wiedergabeköpfe vom Band des Aufzeichnungsgerätes 32 ausgelesen und sodann in eine Vorverstärker- und Multiplexerschaltung 36 eingespeist, welche die Signale von den verschiedenen Wiedergabeköpfen aufnimmt, sie kombiniert

gO und verstärkt. Diese Signale werden in einen Detektor-, Synchronabtrenn- und Zufallsrückgängigmachungsteil 38 eingespeist, welcher die Analogsignale in eine Digitalform überführt, die Synchronsignale abtrennt und die zufallsmäßige Anordnung der Signale rückgängig macht. Ist die

or übertragung (Aufzeichnung und Wiedergabe) richtig verlaufen, so liegen die Signale am Ausgang des Teils 38 in der Form

vor, wie sie am Eingang des Teils 28 vorgelegen haben. Diese Signale werden durch einen Serien-Parallel-Wandler 40 in parallele 8-Bit-Bytes überführt, wie sie in das Datenübertragungssystem 16eingegeben wurden.

Das Ausgangssignal des Datenübertragungssystems wird durch den Decoder 18 decodiert. Dieser Decoder 18 enthält einen Rückcodierer und arbeitet nach den Prinzipien, wie sie in der US-PS 4 162 480 beschrieben sind. Ein derartiger Decoder entfernt die Paritäts-Bits und korrigiert die Daten hinsichtlich von Fehlern (gewöhnlich durch die Bandaufzeichnung und -wiedergabe hervorgerufen) in der Weise, wie es in der genannten US-PS beschrieben ist. Die korrigierten Signale werden sodann in den Datenausgangsteil 20 eingespeist.

Der Datenausgangsteil 20 enthält einen Folgefrequenzwandler 42 und ein Datennutzungsgerät 44. Der Folgefrequenzwandler 42 überführt die Daten in die Form und in die FoI-gefrequenz zurück, wie sie am Eingang des Folgefrequenzwandlers 24 vorgelegen haben. Das Datennutzungsgerät 44, das beispielsweise einen Monitor enthalten kann, verarbeitet die empfangenen Daten in gewünschter Weise.

Wie bereits ausgeführt, werden die Daten gemäß der gebräuchlichen Funktion des Datenübertragungssystems 16 durch das Aufzeichnungsgerät 32 aufgezeichnet, ohne daß an dieser Stelle der Decoder 18 oder der Datenausgangsteil zugänglich sind. Um eine ausreichende Sicherheit zu haben, daß die codierten Daten unter Berücksichtigung der Decodierung mit Fehlerkorrektur aufgezeichnet werden, ist die Codierer-Prüfschaltungsanordnung 10 gemäß der Erfindung an den Ausgang des Codierers 14 angekoppelt.

Die Funktionsweise des Codierers 14 wird anhand von Fig. erläutert.

Die generelle Theorie von Codierern für zyklische Codes ist in "Algebraic Coding Theory"/ Seiten 119 bis 125 beschrieben. Die Parameter eines zyklischen Codes sind:

c a) das die Codewort-Symbole enthaltende arithmetische Feld, ο

b) die Anzahl η von Symbolen in einem Codewort,

c) die Anzahl k von Symbolen in einem Informationsblock,

d) ein als Generatorpolynom bezeichnetes Polynom g(x).

Die Ordnung von g(x) ist n-k, wobei g(x) xⁿ teilt.

Eine Sequenz der Länge η wird als Codewort getestet, in dem ein Polynom gebildet wird, dessen Koeffizienten Terme der Sequenz sind. Der erste Term ist der Koeffizient von

(C_n-I, ... C₀) » c(x) =

Damit (C_n-1 r ··· c_Q) ein Codewort ist, muß C(χ) durch g(x) teilbar sein.

Es gibt mehrere Möglichkeiten, um Codewörter aus Infor mationen zu erzeugen. Im Codierer 14 kommt das folgende Verfahren zur Anwendung: Die zu codierende Information

(m₁, m_o, ..., m, )
^/ ^k

möge die Beziehung

¹⁼¹

- 2Z-

-Ϊ8-

bilden. Zur Auffindung des Quotienten und des Restes werde der Euclidische Teilungsalgorithmus verwendet, wenn M(x) durch g(x) geteilt wird, wobei gilt:

M(x) = Q(x)-g(x) + P(x)
und

P(x) - P₀₊ P₁X ... + P

Dann ist

M(x) - P(x) durch g(x)
teilbar,
wobei

ein Codewort ist. Der Codierer 14 führt diesen Teilungsprozeß aus.

Im Decoder 18 besteht der erste Schritt darin, daß die Daten durch einen Rückcodierer geschickt werden, welcher das empfangene Wort entsprechend durch das Generatorpolynom teilt. Das Restpolynom wird als Syndrom bezeichnet und ist lediglich eine Funktion der Fehler, wobei es im Reed-Solomon-Fall die gesamte abtrennbare Information über das go Fehlermuster enthält.

Der Codierer 14 liefert den Aufbau bestimmter Generatorpolynome und enthält Schaltungsmaßnahmen, welche den Aufwand hinsichtlich arithmetischer Schaltungen gegenüber Ausgpgestaltungen gegenüber einer Geradeaus-Realisierung der Polynomteilung um einen Faktor von zwei reduzieren.

j^ Ist bei der Auslegung von Reed-Solomon-Codierern das Feld einmal gewählt/ so muß das Grundelement α gewählt werden.

Die Wahl von α und der Aufbau des Generatorpolynoms erfolgt fοlgendermaßen:

Ist η die zyklische Länge und t die Anzahl von zu korrigierenden Fehlern, so ist die Ordnung von g(x)= 2t und durch folgende Beziehung gegeben:

jtnax

g(x) = Jf (x-avi) \
0=jmin

2t

- Σ QiX¹
i = 0

worin jmin = £__ - t und jmax = ^Z- + t ist. Die eindeutige Wahl von jmin und jmax führt zu g_Q = g_2t = 1 und ^g2t-j ⁼ 9j.

Die Hauptfunktion eines Reed-Solomon-Codierers besteht darin, das Ausgangssignal der obersten Stufe eines Registers gleichzeitig mit g-., g₁, ..., <3j±._< zu multiplizieren und die resultierenden Produkte in eine verschobene Version des Registers zu addieren (siehe Fig. 2). Das Element α wird so gewählt, daß es gleich derjenigen η-ten Wurzel der Einheit ist, welche die Schaltung auf einem minimalen Aufwand hält, wenn die Elemente hardwaremäßig realisiert sind.

Eine detaillierte Beschreibung der Realisierung des Teilungs-

r* -τ

prozesses bei einem arithmetischen Feld LO ι U (binär arithmetisch) sowie die Verwendung in einem Codierer findet sich in der Druckschrift "Algebraic Coding Theory". Es wird dazu speziell auf Fig. 5.01 dieser Druckschrift verwiesen.

__ Die Beschreibung ist insofern leicht verallgemeinert, als 35

jede Stufe eines Registers so angesehen wird, als ob sie

anstelle eines einzigen Bits ein Symbol aus dem Feld enthalten würde. Bestimmte Leitungen müssen als Teil der Schal tung einen Multiplizierer enthalten. Die generelle Schaltung ist in Fig. 2 dargestellt.

Die Wahl von g(x) für den Codierer 14 führt zu einer wesentlichen Vereinfachung. Da g-. = 1 ist, ist zunächst keine Teilerschaltung erforderlich. Die Schaltung nach Fig. entspricht einer Schaltung nach Fig. 1 der Druckschrift "IEEE Transactions on Information Theory¹; Vol. IT-28, Nr. 6, November 1982, Seiten 869 bis 874. Da g_Q = 1 ist, ist für die Stufe auf der äußersten rechten Seite keine Multiplikationsschaltung erforderlich. Da g. = g₀. _ . ist, ist dall ■ ^t- J rüber hinaus lediglich die Ausbildung der Hälfte der Multiplizierer erforderlich, wobei die Ausgänge gemeinsam sein können. Bei den Arbeitsgeschwindigkeiten des Codierers 14 ist es weiterhin auch möglich, die Additionsschaltungen mehrfach zu benutzen, wodurch sie um einen Faktor von 2 reduziert werden.

Für verschachtelte Codes wird schließlich jede Stufe des Schieberegisters durch einen Speicher mit wahlfreiem Zugriff ersetzt, dessen Adressraum der Tiefe der Verschachtelung gleich ist oder diese übersteigt. Wird eine gegebene Adresse gewählt, so sind die Terme eines gegebenen Codes für das Schreiben und das Lesen verfügbar.

Eine weitere Erläuterung derartiger Codierer findet sich in der Druckschrift "Bit-Serial Reed-Solomon Encoders".

Fig. 2 zeigt Schieberegister 48, die gemäß g(x) verschaltet sind. Dargestellte Leitungen repräsentieren dabei 8-Bit-Zeichen. Jedes Bezugszeichen 50 repräsentiert ein EXCLÜSIV-ODER-Gatter mit zwei 8-Bit-WÖrtern, während jedes Bezugszeichen 52 eine Multiplikation im entsprechenden Galois-Feld repräsentiert.

Die Codierer-Operation basiert auf einer Polynomteilung. Ist in einer regulären Polynomteilung der Dividend nicht vollständig durch den Divisor teilbar, so ist der Rest von Null verschieden. Wird jedoch der Rest vom Dividenden subtrahiert und der resultierende Dividend durch den Divisor geteilt, so ist der Rest gleich Null. Der Codierer 14 arbeitet auf diese Weise. Der Dividend ist ein Polynom 254ster Ordnung, während der Divisor ein Polynom zwölfter Ordnung ist.
10

Der Codierer arbeitet folgendermaßen:

243 Daten-Bytes werden in die oberen 243 Stellen des Dividenden eingeführt. Die restlichen 12 Bytes geringer Ordnung werden mit Nullen gefüllt. Der Dividend wird durch das Divisorpolynom geteilt. Der Rest wird sodann vom Dividenden subtrahiert. Das resultierende Polynom ist ein Codewort, das durch das Divisorpolynom vollständig teilbar ist. Dabei handelt es sich dann um das Wort, das auf dem Magnetband des Aufzeichnungsgerätes 32 aufgezeichnet wird.

Auf einen, wesentlichen Unterschied der Codierer-Arithmetik gegenüber einer regulären Polynom-Arithmetik ist hinzuweisen. Da der Codierer im Galois-Feld GF(256) arbeitet, müssen anstelle des Feldes mit allen reellen Zahlen die arithmetischen Operationen neu definiert werden. Eine Addition und eine Subtraktion entsprechen der gleichen Operation, nämlich einer bitweisen EXKLUSIV-ODER-Verknüpfung. Die Multiplikation und die Division werden in Tabellen berechnet und in der Schaltung durch EXKLUSIV-ODER-Kombinationen oder durch Speicher realisiert, wie dies in der Druckschrift "Algebraic Coding Theory" und in der US-PS 4 162 480 beschrieben ist.

Die Codierer-Prüfschaltungsanordnung 10 nimmt das Codierer-

Ausgangssignal auf und führt eine Division durch. Dabei wird von einer Eigenschaft des Codierer-Teilerpolynoms Gebrauch gemacht. Der Divisor kann in 12 Polynome erster Ordnung zerlegt werden. Die Prüfschaltungsanordnung 10 teilt ihr Eingangssignal durch eines dieser Polynome erster Ordnung. Ist das Eingangssignal ein richtiges Codewort, so muß der Rest bei dieser Teilung Null sein. Die Prüfschaltungsanordnung 10 gibt den Rest unabhängig von seinem Wert aus.

Fig. 3 zeigt eine vereinfachte Polynom-Teilerschaltung für die Codierer-Prüfschaltungsanordnung 10. In diesem Falle wird ein serielles Bit-Eingangssignal in einen Eingang eines EXKLUSIV-ODER-Gatters 56 eingespeist, dessen Ausgangssignal in den Eingang einer Galois-Feld-Multiplizierschaltung 58 eingegeben wird. Diese Galois-Feld-Multiplizierschaltung 58 multipliziert ihr Eingangssignal mit einem konstanten Faktor α im Galois-Feld. Das Ausgangssignal wird in ein Verzögerungsregister 60 eingegeben, das sein verzögertes Ausgangssignal in einen weiteren Eingang des EXKLUSIV-ODER-Gatters 56 einspeist.

Eine Erläuterung der Wirkungsweise der Polynom-Teilerschaltung kann unter Verwendung eines einfachen Beispiels gegeben werden, indem das codierte Codewort durch ein Polynom dritter Ordnung repräsentiert ist:

3 2
Ax +Bx + Cx + D

Wird ein solches Polynom durch einen einzigen Faktor 30

χ + 3 geteilt, so ist der Rest:

^D "

Wie oben angegeben, sind im Galois-Feld Addition und Subtraktion die gleichen, so daß beide durch ein EXKLUSIV-

ODER-Gatter, wie beispielsweise das EXKLUSIV-ODER-Gatter 56 durchgeführt werden können. Ein Eingangssignal ist das Codewort in der Form A, B, C, D, wobei jeweils ein Bit eingegeben wird. Somit wird das Bit A eingegeben und am anderen Eingang durch das EXKLUSIV-ODER-Gatter 56 zu 0 hinzuaddiert, wobei das Ausgangssignal der Multiplizierschaltung anfänglich auf Null gesetzt ist. Die Summe wird durch die Multiplizierschaltung 58 zur Bildung von A_R mit der Konstanten α multipliziert. Diese Größe wird in der Verzögerungsschaltung 60 verzögert und durch das EXKLUSIV-ODER-Gatter 56 zur Bildung von A_R + B dem nächsten Bit B hinzuaddiert. Diese Summe wird in der Multiplizierschaltung 58 zur Bildung von A_R ² + B_R mit α multipliziert. Diese Größe wird verzögert und zur Bildung von A_R ² + B*+C dem Bit C hinzuaddiert, wobei diese Größe zur Bildung von Ag³ + B _R ² + Cg mit α multipliziert wird. Diese Größe wird wiederum verzögert und zur Bildung von A_R ³ + B_R ²+ C„ + D dem nächsten Bit D hinzuaddiert, wodurch sich das Äquivalent des Restes bei der oben genannten Polynomteilung ergibt.Ist der Rest von Null verschieden, so ist der Divisor kein Faktor des Dividenden. Da der Dividend bei richtiger Codierung, bei welcher der Divisor ein Faktor dieses Dividenden ist, ein Codewort ist, zeigt jeder Rest eine fehlerhafte Codierung an. Das addierte Signal nach drei Multiplikationen gibt daher den Rest an, wobei ein Codierungsfehler vorhanden sein muß, wenn dieser Rest von Null verschieden ist.

Im oben erläuterten Beispiel für einen bevorzugten Reed-Solomon-Codierer 14 ist der Dividend ein Polynom 254ster Ordnung, wobei jedoch das Prinzip mit der Ausnahme, daß die Multiplikation und die Addition 254 mal ausgeführt werden müssen, das gleiche wie für ein Polynom dritter Ordnung ist. Weiterhin werden in diesem Beispiel die Daten in Bytes mit einer Breite von 8 Bit codiert. Das Codierer-Ausgangssignal wird bis zu einer Tiefe von 16 verschachtelt. Das be-

deutet, daß der Codierer ein Byte eines Codewortes., sodann ein Byte eines weiteren Codewortes, usw. für 16 Codewörter ausgibt, bevor er das nächste Byte des ursprünglich ins Auge gefaßten Codewortes ausgibt. Pro Byte sind weiterhin Taktsignale sowie ein Blockende-Signal am Ende jedes Codewortes für Synchronisation- und Zeittaktzwecke vorhanden. Dabei handelt es sich um die gegebenen Produkte des Codierers 14, aus denen die Codierer-Prüfschaltung 14 die Funktion des Codierers bestimmt.

Die Galois-Multiplizierschaltung kann durch ein 256 χ 8-PROM (oder zwei 256 χ 4-PROM's) gebildet werden, die in konventioneller Weise gemäß den bekannten Prinzipien der Galois-Multiplikation programmiert werden. Eine derartige Multiplikation eines Registers mit einer verdrahteten Konstante ist im einzelnen in der Druckschrift "Algebraic Coding Theory" speziell auf den Seiten 44 bis 47 beschrieben. Weiterhin wird dazu auch auf die US-PS 4 162 480 hingewiesen. Damit ist die Programmierung des PROM für die Multiplikation der entsprechenden Summen mit der speziellen Konstante α entsprechend einem Paktor des Generatorpolynoms

133 möglich. Der speziell gewählte Faktor ist x+a ; es sind jedoch auch alle anderen das Generatorpolynom bildenden Faktoren in gleicher Weise gültig.

Eine weitere Erläuterung der Galois-Feld-Multiplikation erfolgt anhand der Fig. 4 und 5. Fig. 4 zeigt ein Beispiel einer Implementierung einer Multiplikation eines 8 Bit-Byte mit einem Grundelement α. Diese Operation definiert ein Galois-Feld GF(256), in dem das Nullelement 00000000 und das Einerelement 00000001 ist. Bei dieser Realisierung erzeugt ein in das obere Register eingegebenes 8-Bit-Byte ein Ausgangssignal am unteren Register, das gleich dem Produkt des eingegebenen Bytes und des Grundwertes α ist.

cc Fig. 5 zeigt eine Implementierung der Multiplikation eines

1 ?R
8-Bit-Bytes mit α in dem in Fig. 4 definierten Galois-

-25-

Feld. Der Grundwert α ist eine so gewählte Zahl, daß sich für jeweils zwei unterschiedliche Eingangs-Bytes von denen mit m = 1, d.h., 2-1 255 mögliche Kombinationen vorhanden sind, keine Verdopplung ergibt. Obwohl die Multipli-

1 28
kation mit α durch entsprechende EXKLUSIV-ODER-Gatter zur Summation durchführbar ist, wird sie in den im folgenden erläuterten Ausführungsformen durch ein PROM realisiert. Da lediglich 255 mögliche Eingangs-Bytes (die Null nicht gezählt) möglich sind, so sind lediglich 255 mögliche

1 28 Produkte jedes Signals mit dem Faktor α oder anderen Faktoren möglich, für die das PROM programmiert ist. Durch Verwendung eines 255 χ 8-PROM können die 8-Bit-Eingangssignale jedes der 255 Produkte adressieren. Das PROM kann daher durch Eingabe der bekannten Produkte als Suchtabelle programmiert werden, die durch die 8-Bit-Eingangsbytes adressiert werden.

Die Fig. 6 und 7 zeigen zwei bevorzugte Ausführungsformen der erfindungsgemäßen Codierer-Prüfschaltungsanordnung 10. Bei der Ausführungsform nach Fig. 6 teilt die Prüfschaltungsanordnung dem Codierertakt durch 16, so daß lediglich jedes 16te Byte zur Teilung zugelassen ist. In der Schaltungsanordnung nach Fig. 7 werden alle Codewörter geteilt.

Die Schaltungsanordnungen nach den Fig. 6 und 7 erwarten einen positiven Blockende-Prüfbitimpuls auf einer gesonderten Leitung entsprechend dem letzten Byte jedes Codewortes im verschachtelten Ausgangssignal. Derartige Signale sind aus Gründen der Folgefrequenzänderung und der Inversion der Synchronisation notwendigerweise konventionell verfügbar. In der Schaltungsanordnung nach Fig. 6 dient dieses Prüfbit nicht nur als Information für die Schaltungsanordnung, wann ein Wort beendet ist, sondern auch zur Änderung der Phasen im verschachtelten Ausgangssignal. Damit wird eine Prüfung aller 16 Phasen des Ausgangssignals durch die Schaltungsanordnung möglich. Diese Schaltungsanordnung stellt

eine richtige Teilung durch Annahme eines dieser Impulse nach einer Phasenänderung und durch Verwendung dieses Impulses zur Rücksetzung aller Schaltungsteile auf eine neue Teilung einschließlich der Rücksetzung des Multiplizierer-Ausgangssignals auf Null sicher. Sie teilt dann ein vollständiges Codewort bis zum Ende des Wortes. Wenn sie einen dem Ende dieses Wortes entsprechenden Impuls aufnimmt, so gibt sie den Rest aus und schaltet auf die der vorherigen Phas;e unmittelbar vorausgehende Phase um. Dies erfolgt durch !einmalige Teilung des Codierertaktes durch 15 zur Gewinnung der neuen Phase und eine nachfolgende Wiederaufnahme der Teilung des Codierertaktes durch 16.

In der in Fig. 6 dargestellten Codierer-Prüfschaltungsan-Ordnung 10 werden Taktimpulse vom Codierer 14 auf eine Leitung 62, Blockende-Prüfbits auf eine Leitung 64 und Codewörter in Bytes mit einer Breite von 8 Bit auf Leitungen 66 gegeben. Die Codewörter werden in Puffer 68 und sodann in Puffer 70 eingespeist. Gemäß Fig. 6 können diese Puffer 68 und 70 durch D-Flip-Flops in 10176-D-Master-Slave-Flip-Flops gebildet werden. Die Blockende-Prüfbits werden entsprechend durch Puffer 72 und 74 geleitet, welche ebenfalls durch 10176-D-Flip-Flops gebildet werden können. Die Taktimpulse dienen zur Taktung verschiedener Flip-Flops (Puffer) und werden in eine durch 16 teilende Stufe 76 eingespeist, welche durch einen universellen 10136-4-Bit-Binärzähler gebildet werden kann. Die Ausgangsimpulse der durch 16 teilenden Stufe 76 dienen als Taktimpulse für bestimmte Flip-Flops oder Puffer zur Trennung eines einzigen Code-Wortes von den verschachtelten Codewörtern. Die Codewörter werden in entsprechende Eingänge von EXKLUSIV-ODER-Gattern 78 eingespeist, deren Ausgangssignale in entsprechende Eingänge einer Galois-Feld-Multiplizier-Schaltung 80 eingespeist werden, die durch zwei 10149-(256 χ 4)-PROM¹s gebildet werden können. Diese PROM's werden gemäß konventioneller Galois-Protokolle für das Multiplizieren des Eingangs-

signals mit dem entsprechenden Faktor α programmiert. Die Ausgangssignale werden in Puffer 82 eingespeist, welche 10176-D-Flip-Flops sein können. Diese Puffer 82 werden durch das Ausgangssignal der durch 16 teilenden Stufe 76 über ein EXKLUSIV-ODER-Gatter 83 getaktet, um lediglich jedes 16the Produkt auszuwählen, das in den EXKLUXIS-ODER-Gatter 78 eingespeist und damit dem 16ten folgenden Byte, dem nächsten Byte im gleichenCodewort, hinzuaddiert wird, wodurch eines von 16 Codewörtern aus der Verschachtelung ausgewählt wird.

Die Codierer-Prüfschaltungsanordnung 10 führt daher eine Polynomteilung, d.h., eine Teilung eines Faktors des Generatorpolynoms in ein Codewort in der anhand von Fig.

beschriebenen Weise durch, bis das letzte Byte im Codewort empfangen ist. In diesem Zeitpunkt wird der Blockende-Prüfbitimpuls in eine durch zwei teilende Stufe 84 eingespeist, welche durch einen 10178-4-Bit-Binärzähler gebildet werden kann. Das Ausgangssignal der durch zwei teilenen Stufe 84 wird über ein NOR-Gatter 86 in ein D-Flip-Flop 88 eingespeist. Beim nächsten Taktimpuls schaltet das Ausgangssignal des D-Flip-Flops 88 einen Puffer 90 wirksam, um den Rest der vollständigen Polynomteilung auf den Pufferausgang zu geben. Der Puffer 90 kann durch 10133-Quad-D-Puffer mit getastetem Ausgang und Freigabe durch einen aktiven hohen Pegel gebildet werden. Die Ausgangssignale des Puffers 90 werden durch eine verdrahtete ODER-Verknüpfung 91 kombiniert und in eine Anzeigeeinrichtung 92 eingegeben, welche eine Anzeige der Codierer-Fehlfunktion liefert, wenn ihr Eingangssignal einen von Null verschiedenen Rest anzeigt. Die Anzeigeeinrichtung 92 kann durch einen Puffer mit einer Lampe und Rücksetzung gebildet werden. Das Blockende-Prüfbit setzt das Ausgangssignal der Multiplizierschaltung 80 für den Beginn der Prüfung des nächsten Codewortes auf Null zurück.

Um den Codierer 14 hinsichtlich aller Positionen von verschachtelten Codewörtern zu testen, wird das Ausgangssignal des NOR-Gatters 86 zur Modifizierung der Zählung in der durch 16 teilenden Stufe 76 benutzt, so daß die Codierer-Prüfschaltungsanordnung nach Vervollständigung der Prüfung eines Coidewortes in einer Verschachtelungsposition ein späteres Codewort in einer anderen Verschachtelungspositition prüft. Das Ausgangssignal des D-Flip-Flops 88 setzt weiterhin die durch zwei teilende Stufe 84 über ein NOR-Gatter 94 zurück. Die Galois-Feld-Multiplizierschaltung 80 wird während der Pufferung des Restes in die Puffer 90 durch das Blockende-Prüfbit abgeschaltet.

Eine bevorzugte Ausführungsform der Codierer-Prüfschaltungsanordnung 10, welche die Codierung aller 16 verschachtelten Codewörter auf einmal prüft, ist in Fig. 7 dargestellt. Bei dieser Ausführungsform werden die Byte-Taktbits auf der Leitung 72 in ein ODER/NOR-Gatter 96 eingespeist und durch aufeinanderfolgende ODER/NOR-Gatter 98 invertiert. Die Blockende-Prüfbits werden auf der Leitung 64 in ein ODER/NOR-Gatter 100 eingegeben. Die Prüfwort-Bytes werden mit einer Breite von 8 Bit auf den Leitungen 66 in EXKLU-SIV-ODER-Gatter 102 eingespeist, deren Ausgangssignale in Puffer 104 eingespeist werden, die du-ch 10176-Hexa-D-Master-Slave-Flip-Flops gebildet werden können, wobei die Signale bei dem nächsten Taktimpuls gepuffert werden. Die beiden Ausgangssignale des ODER/NOR-Gatters 100 werden entsprechend in Puffern 104 gepuffert.

OQ Die auf das Codewort bezogenen Ausgangssignale der Puffer 104 werden in eine Galois-Feld-Multiplizierschaltung 106 eingespeist, die durch ein Paar von 10149-256 χ 4-PROM's gebildet werden kann. Diese PROM's sind derart programmiert, daß eine Multiplikation mit einer bestimmten Zahl α im

O₅ Galois-Feld erfolgt. Das Produkt dieser Multiplikation liegt in Form eines 8-Bit-Bytes vor und wird in ein Schie-

beregister 108 eingespeist, das durch ein Paar von 10145-16 χ 4-RAM's gebildet werden kann, die durch einen Zähler 110 adressiert werden. Dieser Zähler kann durch einen universellen 10136-4-Bit-Binärzähler gebildet werden. Der Zähler 110 adressiert sukzessive 16 Gruppen von 8 Bits. Die vorher in jede der 8 Bit-Positionen eingegebene Information wird auf 8 Ausgangsleitungen ausgelesen, wonach die Information von der Galois-Feld-Multiplizierschaltung 106 in die entsprechenden Adressen eingeschrieben wird.

Auf diese Weise werden die Adressen bei jedem Takt-Bit in einem Zyklus von 16 Adressen adressiert. Damit werden die Produkte für entsprechende verschachtelte Codewörter aussortiert und das für die laufende Addition durch die EXKLUSIV-ODER-Gatter 102 benötigte Produkt für das entsprechender ODER-Gatter ausgegeben. Die Teilung schreitet somit ebenso wie in der Schaltung nach Fig. 3fort, bis für ein spezielles Codewort ein Blockende-Bit auftritt.

Die Summen werden in Puffern 112 gepuffert, wobei auf den Taktimpuls ein Blockende-Bit folgt. Die Ausgangssignale der Puffer 112 werden durch eine verdrahtete ODER-Verknüpfung 114 kombiniert und in eine Anzeigeeinrichtung eingegeben, welche der Anzeigeeinrichtung 92 entsprechen kann. Jeder von Null verschiedene Rest an der verdrahteten ODER-Verknüpfung 114 am Ende eines Blockes zeigt ebenfalls wiederum einen Codierer-Fehler an. Die Anzeigeeinrichtung 116 nimmt das Restsignal nach Beendigung der Teilung eines vollständigen Codewortes auf und zeigt an, daß eine Fehlfunktion des Codierers vorhanden ist, so daß eine Aufzeichnung nicht unnötig fortgeführt wird.

Entsprechend wird das Blockende-Bit in die Galois-Feld-Multiplizierschaltung eingespeist, um deren Ausgangssignal auf Null zu setzen, wodurch der Polynomteilungsprozeß für die Division des nächsten Codewortes in der entsprechenden verschachtelten Stellung freigegeben wird.

' 3Α0Α4Ί7

j Abwandlungen der vorstehend beschriebenen Ausführungsformen sind im Rahmen der Erfindung möglich. Beispielsweise kann die Codierer-Prüfschaltungsanordnung 10 statt an den Eingang an den Ausgang des Datenübertragungssystems 16 angec koppelt werden. Dabei muß dann ein Nebenweg für das Bandaufzeichnungsgerät 3 2 vorgesehen sein, da sonst Aufzeichnungsfehler, wie beispielsweise Ausfallfehler und Rauschfehler auftreten. Die Codierer-Prüfschaltungsanordnung 10 kann sonst nicht unterscheiden, ob der Fehler im Codierer _n 14 oder im Bandaufzeichnungsgerät 32 aufgetreten ist. Durch Ankopplung der Codierer-Prüfschaltungsanordnung 10 an den Ausgang des Datenübertragungssystems 16 mit in das System eingeschaltetem Bandaufzeichnungsgerät ist es andererseits möglich, ein Fehlverhalten der Bandaufzeichnung und damit eine Näherung hinsichtlich des Maßes der Fehlerfreiheit
der Aufzeichnung zu erfassen. Wenn die Funktion des Codierers 14 dabei durch Prüfung mit einem Nebenschluß des Aufzeichnungsgerätes 32 einmal festgestellt ist, so ergibt die Prüfung mit in das System eingekoppeltem Aufzeichnungsgerät 32 eine Anzeige der Qualität der Aufzeichnung selbst. Bei einer derartigen Prüfung des Aufzeichnungsgerätes
kann der von Null verschiedene Rest an der verdrahteten
ODER-Verknüpfung 114 in einem Folgefrequenz-Meßgerät gezählt werden, um die Fehlerfolgefrequenz und damit die

_O(- Aufzeichnungsqualität zu bestimmen.

Die Verzögerungen der Einspeisung des Produktes der Multiplikation einer Summe mit einer Konstanten in die Galois-Feld-Multiplizierschaltung dient zur Einspeisung des Produktes in die entsprechenden EXKLÜSIV-ODER-Gatter koinzident mit dem nächsten Byte des Codewortes. Eine derartige Verzögerung des Produktes kann vor oder nach dem tatsächlichen Multiplizieren oder teilweise vorher und teilweise nachher erfolgen.

Die Codierer-Prüfschaltungsanordnung kann auch in Verbin-

-andern g mit anderen Codes verwendet werden. Die Anzahl m von Bits in einem Byte kann jede zweckmäßige Zahl größer als 1 sein. Solange eine Teilung des Codewortes durch das Generatorpolynom möglich ist, kann für die Ordnung des Generatorpolynoms jede Zahl gewählt werden. Das Codewort kann auch dadurch kürzer gemacht werden, daß bestimmte Bytes nicht übertragen werden, was jedoch zu einem Verlust an Qualität des Codes führt.

Claims

340ΑΑΊ7

Patentanwälte Dipl.-Ing. H.Teickmahn, DiPL.-PHfs. Dr. K. Fincke

Dipl.-Ing. F. A.Weickmann, Dipl.-Chem. B. Huber Dr.-Ing. H. LiSKA, Dipl.-Phys. Dr. J. Prechtel

8000 MÜNCHEN 86 ßi Ft

POSTFACH 860 820 MOHLSTRASSE 22 TELEFON (089) 980352 DXIIIA TELEX 5 22621

TELEGRAMM PATENTWEICKMANN MÜNCHEN

Ampex Corporation

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V.St.A.

Codierer-Prüfschaltungsanordnung

Patentansprüche

odierer-Prüfschaltungsanordnung zur Prüfung der Funktion

nes Codierers, in dem Daten- und Paritätsbytes derart digital in Datenblöcken codiert werden, daß für jeden Datenblock ein entsprechendes Codewort in Mehrbit-Bytes in Form eines Galois-Feld-Polynoms gebildet wird, das im Galois-Feld durch ein Generatorpolynom teilbar ist, wobei das Generatorpolynom das Galois-Feld-Produkt einer Vielzahl von Faktoren ist, gekennzeichnet durch eine von Codewörtern angesteuerte Polynomteilerschaltung (56, 80, 60) zur Polynomteilung entsprechender Codewörter im Galois-Feld durch einen der Faktoren zwecks Erzeugung eines systematisch auf einen bei der Teilung entstehenden Restes bezogenen Restsignals
und eine vom Restsignal angesteuerte Anzeigeeinrichtung (92; 116) zur Erzeugung einer Anzeige einer Codierer-Fehlfunktion, wenn das Restsignal einem von Null verschiedenen Rest entspricht.
2. Codierer-Prüfschaltungsanordnung insbesondere nach Anspruch 1 zur Prüfung der Funktion eines Reed-Solomon-Codierers, in dem Daten- und Paritätsbytes derart digital in Datenblöcken codiert werden, daß für jeden Datenblock ein entsprechendes Datenwort in aufeinanderfolgenden m Bit-Bytes in Form eines Galois-Feld-Polynoms gebildet wird, das im Galois-Feld durch ein Generatorpolynom teilbar ist, wobei das Generatorpolynom das Galois-Feld-Produkt einer Vielzahl von Faktoren und

-^q m eine ganze Zahl größer Eins ist, gekennzeichnet durch

eine Galois-Feld-Additionsschaltung (56, 78, 102), die zwecks Erzeugung einer m Bit-Summe eine Galois-Feld-Addition eines empfangenen m Bit-Bytes und eines verzö-

,p- gerten m Bit-Summandanen durchführt, eine Schaltung zur sukzessiven Einspeisung von m Bit-Bytes eines entsprechenden Codewortes in die Additionsschaltung (56, 78, 102),
eine Galois-Feld-Multiplikationsschaltung (58; 80; 106),

_nn die zur Erzeugung eines m Bit-Produktes eine Galois-Feld-Multiplikation der m Bit-Summe und einer einem der Faktoren entsprechenden vorgegebenen Konstante durchführt, eine Schaltung (60; 82; 108, 110) zur Verzögerung des m Bit-Produktes sowie zur Einspeisung des verzögerten (. Produktes in die Additionsschaltung (56; 78; 102) als ein verzögerter m Bit-Summand in einem Zeitpunkt, in dem das nächstfolgende Byte des entsprechenden Codewortes in die Additionsschaltung (56; 78; 102) eingespeist wird, und eine Anzeigeeinrichtung (92; 116), die auf die Einspeisungsbeendigung und Addition des letzten m Bit-

Bytes eines entsprechenden Codewortes und die m Bit-Summe in diesem Zeitpunkt zwecks Erzeugung einer Anzeige einer Fehlfunktion anspricht, wenn die m Bit-Summe bei der Addition des letzten m Bit-Bytes von Null verschieden ist.
3. Codierer-Prüf schaltungsanordnung nach Anspruch 1 und/ oder 2, dadurch gekennzeichnet, daß die Verzögerungsschaltung (60; 82; 108, 110) zur Verzögerung der Einspeisung der Summe in die Multiplikationsschaltung (58; 80; 106) wenigstens zum Teil im Kreis zwischen der Additionsschaltung (56; 78; 102) und der Multiplikationsschaltung (58; 80; 106) angeordnet ist.
4. Codierer-Prüfschaltungsanordnung nach einem der An-

¹^ Sprüche 1 bis 3, dadurch gekennzeichnet, daß das Codewort durch nicht mehr als 2 -1 Bytes gebildet ist.
5. Codierer-Prüfschaltungsanordnung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß m=8 und das

!5 Generatorpolynom ein Polynom zwölfter Ordnung ist.
6. Codierer-Prüfschaltungsanordnung nach einem der Ansprüche 1 bis 5 für einen Codierer, der bis zu einer Tiefe δ verschachtelte Codewörter mit δ größer 1 sowie jedem Byte der Codewörter entsprechende Taktimpulse erzeugt, gekennzeichnet durch

eine von den Taktimpulsen angesteuerte Schaltung (76, 83; 96, 98) zur Erzeugung eines Auswahlimpulses bei jedem δ-ten Taktimpuls für die Auswahl von Bytes eines entsprechenden verschachtelten Codewortes und eine Schaltung (68, 70; D_Q bis D_g) zur Einspeisung der ausgewählten Bytes in die Additionsschaltung (78; 102).
7. Codierer-Prüfschaltungsanordnung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die Verzögerungsschaltung (108, 110) eine Speicherschaltung enthält, welche zur Aufnahme von πBit-Bytes von den Taktimpulsen angesteuert ist, die Bytes für δ Taktimpulse speichert und sie dann ausgibt.

_4 —
8. Codierer-Prüfschaltungsanordnung nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß die Speicherschaltung durch ein Schieberegister (108, 110) gebildet ist.
9. Codierer-Prüfschaltungsanordnung nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß das Schieberegister (108, 110) durch Bytes in bzw. aus adressierten Speicherplätzen aufnehmende bzw. ausgebende Speicher mit wahlfreiem Zugriff und einen von den Taktimpulsen angesteuerten δ-Bit-Zähler (110) zur sukzessiven Adressierung von & mBit-Speicherplätzen gebildet ist.