DE2847996A1

DE2847996A1 - Verfahren zur blockweisen fehlererkennung und fehlerkorrektur mittels verkuerzter zyklischer codes

Info

Publication number: DE2847996A1
Application number: DE19782847996
Authority: DE
Inventors: Adi Wael
Original assignee: Individual
Current assignee: Individual
Priority date: 1978-11-06
Filing date: 1978-11-06
Publication date: 1980-05-22
Also published as: JPS5564988A

Description

Beschreibung der Erfindung Verfahren zur blockweisen Fehlererkennung und Fehlerkorrektur mittels verkürzter zyklischer Codes Anwendungsgebiet: Datenspeicherung, Datenübertragung Stand der Technik: Die Theorie der fehlerkorriegierenden Codes ist in [1, 2, 3] ausrührlich dargestellt.
Bei den zyklischen Codes besteht das Codewort aus dem ursprünglichen Datenwort mit k Zeichen und einem anschließenden Prüfwort mit r Zeichen. Datenwort und Prüfwort werden als Polynom einer Variablen x dargestellt. Das Polynom für das Prüfwort R(x) ergibt sich aus dem Polynom für das Datenwort I(x) durch die Operation xr.I(x) = R(x) mod G(x) (1) Das Generatorpolynom G(x) vom Grad r ist eine Eigensc)laft des Codes.
Dem Polynom des resultierenden Codewortes C(x) = I(x) Xr + R(x) (2) überlagert sich das Polynom E(x) des Fehlermusters zu M(x) = C(x) + E(x) (3) Aus M(x) gewinnt man das Syndrom durch die der Codierung ähnliche Operation H(x).M(x) = S(x) mod G(x) (4) Das multiplikativ wirkende Polynom H(x) ist abhSngig von Codeeigeschaften (Länge des Codewortes usw.).
Das Syndrom S(x) enthält die zur Korrektur nötige Information.
Rein serielle bzw. rein parallele Realisierung der Gleichungen (1) und (4) sind Grenzfälle der technischen Ausführung.
Die rein serielle Realisierung mittels rückgekoppelter Schieberegister liefert lange Ausfuhrungszeiten. Umgekehrt liefert die rein parallele Realisierung meist untragbar hohen Elektronikaufwand. Die günstigste Realisierung wird im allgemeinen durch einen Kompromiß erreicht, d.h. durch die Aufteilung der Operation in eine Folge von parallelen Teiloperationen über Blöcke zu je f Zeichen. Dieses Verfahren wird als block weise Fehlererkennung und Fehlerkorrektur bezeichnet Fig. 1 zeigt die Grundstruktur eines hierfür geeigneten Schaltwerks [4, 5] Das Datenwort I wird zerlegt in eine Foge von Teilworten zu je f Zeichen, die als Vektor aufgefaßt werden können [57. Tn jedem Taktschritten wird aus dem aktuellen Fingangsvektor @ (zu f Zeirhen) und dem aktuellen Statusvektor S S (zu r Zeichen) ein neuer Statusvektor erzeugt.
bei Codierung (5) bei Dekodierung Der sich nach dem letzten Verarbeitungsschritt einstellende Statusvektor S entspricht den gesuchten Restvektoren R(x) bzw; S(x).
Die Matrix [T1]ist nur abhängig von G(x), die Matrix [T2i dagegen von H(x) und G(x). Die Berechnung der Matrixelemente ist in /4, 5/ beschrieben.
Die Matrix [T1J hat r Zeilen und r Spalten, die Matrix [T2] hat r Zeilen und f Spalten. Beidc '1atrixen werden in linearen Schaltnetzen, z.B. Festwertspeichern niedergelegt. Für ähnliche Operationen wie Codierung und Decodierung kann die gleiche Struktur benutzt werden. Die Matrix [T2] ist allerdings wie H(x) abhängig von der Operationsart und muß daher beim Wechsel der Operationsart umgeschaltet werden.
In der Struktur nach Fig.1 wird die Matrix [T2] bei den Operationsarten Codierung und Decodierung entsprechend G1.(5) durch unterschiedliche Schaltnetze realisiert Als Beispiel betrachten wir einen für blockweise Datenübertragung geeigneten Firecode mit z.B. r = 48. Bei einer Blocklänge von f = 8 Bit werden für beide Ausführungen ron[Tz1 zwei Festwertspeicher mit mindestens 28 Worten zu je r = 48 Bit benötigt, B. realisiert durch 2 mal Aufgabe: Der Erfindung liegt die Aufgabe zugrunde, den durch die mehrfache Ausführung on [T21 bedingten Aufwand zu verringern.
Lösung: Dies wird erreich durch die Umwandlung der in Fig,t dargestellten Struktur in die in Fig.2 dargestellten Struktur Die neue Struktur ist dadurch gekennzeichnet, daß die die Stelle der Matrix [T2] tretende gleichgroße Matrix -[T3] = [T1]-1[T2] (r Zeilen und f Spalten) im Falle der Codierung die Form [T3] = [If]annimt. Dabei ist If eine f x f Einheitsmatrix. Ihre Realisierung besteht aus nicht weiter als f direkten Verbindungen. Im obigen Beispiel verringert sich dadurch der Aufwand um 6 ROM-Bausteine Bei unverkürzten Codes vereinfachen sich beide Strukturen darch den Wegfall von [T2] bzw. [T3]. Die Struktur wird dadurch identisch für Codierung und Decodierung. Auch in diesem Spezialfall wird noch eine Ersparnis erzielt, weil der modulo 2 Addierer sich von r Stellen in Fig.1 verkürzt auf nur f Stellen in der neuen Struktur nach Fig.2 .
Literatur [1J W.W. Peterson and E.J. Weldon "Error-Correcting Codes" The MIT Press, 1972 [27 Shu Lin "An Introduction to Error-Correcting Codes" Prentice Hall, 1970 [3] F.J. Mac Williams and N.J.A. Sloan "The Theory of Error-Correcting Codes" Part I and II North Holland publishing company, 1977 /4/ T.L. Booth "Sequential Machines and Automata Theory" John Wiley, 1967 [S] M.Y. Hsiao " Theories and Application of Parallel Linear Feedback Shift Register" IBM TR 00.1708, 1968 L e e r s e i t e

Claims

Patentanspruch 1. Ausführungsform einer für Fehlererkennung und Fehlerkorrektur mittels zyklischer Codes geeigneter Schaltung, dadurch gekennzeichnet, daß 1) das in ihrem Eingangspfad angeordnete Transformationsnetz für die Codierung auf direkte Verbindungen vereinfacht, und 2) bei unverkürzten Codes der modulo 2 Addierer nur für f Stellen ausgeführt werden muß,