DE3133715A1 - "schaltunganordnung zwischen einem hilfsrechner und einem paar von rechnern" - Google Patents
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Description
Schaltungsanordnung zwischen einem Hilfsrechner
und einem Paar von Rechnern
Die Erfindung betrifft eine Schaltungsanordnung gemäß dem Oberbegriff
des Anspruchs 1. .
Diese Schaltungsanordnung dient zur Steuerung und Verwaltung
des Datenaustausches zwischen einem Rechnerpaar, das beispielsweise die Durchschaltoperationen einer numerischen Fernsprechvermittlungsstelle
in Realzeit steuert, und einem Hilfsrechner, der z. B. als Dienstrechner für die Steuerung oder Verwaltungvon
Instandhaltungsoperationen und anderen internen Betriebsvorgängen der Vermittlungsstelle verwendet werden kann.
Die Steuerung einer numerischen Fernsprechvermittlungsstelle mit einem nach dem Master-Slave-Prinzip beispielsweise im Synchron-Parallel-Betrieb
arbeitenden Paar von Spezialrechnern ist üblich, weil sie eine hohe Zuverlässigkeit gewährleistet. Falls
in einem der beiden Spezialrechner eine Betriebsstörung auftritt, wird der gestörte Rechner außer Betrieb gesetzt und eine? Fehlersuche
unterworfen, während der andere Rechner als Master im Betrieb bleibt und zur Aufrechterhaltung des Fernsprechverkehrs
weiterhin die peri,pheren Einheiten der Anlage steuert.
Der Erfindung liegt die Aufgabe zugrunde, eine möglichst einfache
Schaltungsanordnung anzugeben, die in der Lage ist, für den Datenaustausch zwischen dem· Rechnerpaar und dem Hilfsrechner sowohl über die Ein-Ausgabewerke des Rechnerpaares als
•auch über gesonderte oder entfernte Kontroll- oder Steuerschaltungen der beiden Rechner des Paares zu sorgen. Wenn der
Hilfsrechner mit den Ein-Ausgabewerken des Hauptrechnerpaares
über einen (einzigen) Verbindungskanal verbunden worden ist, soll die Schaltungsanordnung in der Lage sein, den Kanal einem
der Hauptrechner unter Berücksichtigung jeweils vorgegebener Bedingungen zuzuweisen. . .
Die Erfindung löst die genannte Aufgabe durch die im Anspruch gekennzeichnete Schaltungsanordnung.
Weitere Merkmale der Erfindung ergeben sich aus der folgenden Beschreibung eines nicht einschränkenden Ausführungsbeispiels„
In der Zeichnung zeigen:
Fig. 1 das Blockschaltbild der verschiedenen Rechner und der hier beschriebenen Schaltungsanordnung;
Fig. 2 das Blockschaltbild des in der Schaltungsanordnung vorgesehenen
Mikroprozessors und bevorzugte Ausführungsformen
der Schnittstellen; und
Fig. 3 die wesentlichen Einzelheiten eines bevorzugten Leitwegsteuermoduls
der Schaltungsanordnung„
Die beiden in Fig. 1 mit EL. und EL2 bezeichneten Rechner dienen
z. B. zur Steuerung der Durchschaltung oder Vermittlungsoperationen in einer numerischen Fernsprechvermittlungsstelle,
während mit ES der Dienst- oder Hilfsrechner bezeichnet ist. Jeder der beiden Rechner EL1 bzw» EL2 hat eine Zentraleinheit
UCE5 mit der eine Speichereinheit MEM sowie Ein-Ausgabewerke
I/O verbunden sind. Ein externer Datenaustausch erfolgt entweder
über die Ein-Ausgabewerke I/O oder über eine gesonderte Überwachungs-
oder Steuereinheit (Kontrolleinheit) UCR5 welche unmittelbar
mit der Zentraleinheit UCE in Verbindung steht» Me Steuereinheit UCR ist in der Lage, auf Befehl des Hilfsrechners
ES dieselben Funktionen durchzuführen, die ein Operator mit
einem Befehlseingabegerät QC (Steuertafel od. dgl.) durchführen
kann.
Die hier beschriebene Schaltungsanordnung ist mit TCC bezeichnet
und enthält einen Mikroprozessor MIP9 welcher mit dem Hilfsrechner ES über die Schnittstelle IES und mit den Steuereinheiten
UCR des Rechnerpaares über die Schnittstellen ICR,, bzw.
ICR„ verbunden Ist. Ferner ist der Mikroprozessor MIP mit den
Ein-Ausgabewerken I/O des Rechnerpaares über die Schnittstelle HO und über einen Leitwegsteuermodul MIS verbunden, der jeweils
einem der Rechner des Paares einen Verbindungskanal zum
Verkehr mit dem hilfsrechner ES gemäß noch zu beschreibender Modalitäten zuteilen soll.
Der Mikroprozessor MIP sorgt also für den Signalaustausch zwischen den genannten Rechnern über je zwei der erwähnten
Schnittstellen, wie im Detail Figur 2 zu entnehmen ist. Er enthält
eine Daten-Sammelleitung (Datenbus), mit der eine Zentraleinheit CPU, ein Speicher MM und eine Einheit DMA ("Direct
Memory Access") zur Direktübertragung der Daten in den Speicher verbunden sind. Mit der Sammelleitung sind ferner die oben erwähnten
Schnittstellen verbunden, welche für den 'Mikroprozessor MIP periphere Einheiten bilden.
Die Schnittstelle IES für den Dienst- und Hilfsrechner ES hat
ein Register RG. mit einer Speicherkapazität von 16 Bits, das
vom Hilfsrechner ES die Bits seriell empfängt und eine Serien-Parallel-Umwandlung
vornimmt. Die Parallel-Ausgänge des .Registers RG1 sind mit einer ersten Gruppe von Eingängen eines
Multiplexers MT. verbunden, dessen Ausgang zu einem zweiten Register RG? geführt ist, das ebenfalls eine Speicherkapazität
von 16 Bits hat und mit der Sammelleitung verbunden ist. Der Inhalt des Registers RG„ wird vom Mikroprozessor MIP durch zwei
getrennte Leseoperationen entnommen. Die Übertragung der Daten vom Mikroprozessor MIP zum Rechner ES erfolgt ebenfalls durch
den Multiplexer MT.., an dessen Ausgang ein drittes Register RG3
angeschlossen ist, in das 16 Bits durch zwei verschiedene Schreiboperationen überführt werden. Das Register RG^ vollzieht
somit eine Parallel-Serien-Umwandlung, um dem Rechner. ES
16-Bit-Pakete zuzuleiten. Es sei darauf hingewiesen, daß durch
die zwei an den Eingang bzw. Ausgang des Rechners ES geschalteten getrennten Register RG1 und RG- die Möglichkeit besteht,
die Operationen zum Empfang und zum Senden der Daten von und
zu dem Hilfsrechner ES einander zu überlagern.
Die Schnittstelle HO für die Ein-Ausgabewerke der Rechner EL. ,
EL„ besteht im wesentlichen aus einem vierten Register RG1^,
durch das die Datenübertragung vom Ausgang des Mikroprozessors MIP erfolgt, sowie einem fünften Register RG1. für die Datenübertragung
zum Eingang des Mikroprozessors MIP. Das Register RG1^ besteht aus drei Abschnitten jeweils mit einer Speicherkapazität von 8 Bits, die sequentiell zum Schreiben der Daten
befähigt werden, damit 24-Bit-Pakete entstehen, die seriell den Rechnern gesendet werden. Das Register RG1. besteht ebenfalls
aus drei Abschnitten, die jeweils eine Speicherkapazität von 8 Bits haben, so daß seriell ein 2M--Bit-Paket empfangen
werden kann. Die Ausgänge der drei Abschnitte sind zu ebensovielen
Eingangsgruppen eines Multiplexers MT„ geführt, der
sequentiell auf die Sammelleitung des Mikroprozessors MIP Pakete von je 8 parallelen Bits sendet. Wie im vorhergehenden Fall
kann auch die Schnittstelle HO einen Datenaustausch gleichzeitig in zwei Richtungen durchführen.
Schnittstellen ICR. und ICR„ sind gleich, weshalb in Figur
nur eine von ihnen (ICR) dargestellt ist. Sie besteht aus zwei Registern RGg und RG7, von denen jedes eine Speicherkapazität
von 8 Bits hat. Die Register RGg und RG7 empfangen und senden
die Daten parallel. Ein Register des Paares gestattet den Datenaustausch
in einer Richtung, während das andere Register gleichzeitig den Datenaustausch in der anderen Richtung zuläßt.
Figur 3 sind die wesentlichen Einzelheiten einer bevorzugten Ausführungsform des.Leitwegsteuermoduls MIS zu entnehmen5 der
am Eingang die folgenden Signale empfängt: Ein Signal rc, bzw»
rc2 wird von dem Rechner EL1 bzw. EL« erzeugt, um die ausschließliche
Benutzung des Verbindungskanals mit dem Hilfsrechner
LS zu verlangen. Die Signale ms. und ms. bzw. ms„ und
msT werden von dem Rechner EL. bzw. EL„ redundant an zwei Ausgängen
erzeugt, welche bei einwandfreiem Betrieb jeweils logisch
(binär) komplementär zueinander sind; wenn z. B. bei Master-Slave-Betrieb
zu einem beliebigen Zeitpunkt der Rechner EL1 als
Master gekennzeichnet ist, sind die Signale ms kongruent, d.h.
richtig übereinstimmend, falls die Signale ms." und iüiT aktiv
und ms^ und ms„ nicht aktiv sind. Die'Signale rt. bzw. rtschließlich
werden aufgrund von Informationen über die vom Hilfsrechner ES kommenden Meldungen erzeugt, welche die Bestimmung
der jeweiligen Informationspakete ausdrücken. Der
Rechner ES ordnet nämlich bei Sendung eines Informationspaketes
diesem ein "Etikett" zu, das den Teil des Rechners EL1 oder EL2
bezeichnet, für den das Informationspaket bestimmt ist Cz. B. für die Ein-Ausgabewerke des Rechners EL1 oder die Steuereinheit
UCR des Rechners EL„ usw.).
Zur Steuerung oder Verwaltung des Datenflusses von den Rechnern
EL1, EL2 zum Hilfsrechner ES ist der Leitwegsteuermodul MIS in
der Lage, den erwähnten Verbindungskanal einem der beiden Rechner EL aufgrund des Binärwertes der Signale rc und ms zuzuordnen.
Hierbei wird aufgrund der Zuordnung eines Kanals zu einem dieser
Rechner EL von dem Steuermodul MIS ein Signal np erzeugt, das für den anderen Rechner des Paares bestimmt ist, um diesem
anzuzeigen, daß der Kanal belegt ist. Hat z. B. der Rechner EL1
das Signal rc. erzeugt und erschien inzwischen das Signal ms. ,
wird der Kanal vom Steuermodul MIS dem Rechner EL1 zugeordnet,
wodurch das Signal np. nicht "aktiviert" und nur das·Signal
np« erzeugt wird, um dem Rechner EL« zu melden, daß der Kanal
nicht zur Verfügung steht. Der Steuermodul MIS soll ferner ggf.
Unstimmigkeiten zwischen den erwähnten Signalen ms feststellen
und daraufhin ein entsprechendes Signal mse. bzw. mse„ erzeugen,
je nachdem,ob die Unstimmigkeit bei den Signalen ms festgestellt wird, die vom .Rechner EL. oder EL« kommen.
Zur Verwaltung des von dem Hilfsrechner ES kommenden Datenf
lussas, der für die. Rechner EL bestimmt ist, wird der ttbertragungskanal,
falls keine Anforderung für ausschließliche Benutzung
vorliegt, den beiden Rechnern EL zugeordnet, so daß die
- ii -
Daten von der beschriebenen Schaltungsanordnung TCC beiden Rechnern EL zugeleitet werden. Wenn dagegen mindestens eines
der Signale rc "aktiv" ist, wird der Steuermodul MIS den Kanal aufgrund der Binärwerte der Signale ms und rt zuordnen.
Die Signale ms gelangen an den Eingang eines ersten Festspeichers
ROl4L, dessen binäre Ausgangskonfiguration einen
zweiten und einen dritten Festspeicher ROM2 und ROM- adressieren«
Der Festspeicher R0M? wird ferner durch die Bits der binären
Kanalbelegungs-Signale rc adressierts die in einem Register
RGp gespeichert werden, während der Festspeicher ROM» durch
die Bits der binären Signale rt adressiert wird2 welche im
Register RG„ gespeichert sind. Mit dem Ausgang des Speichers
R0M~ ist ein Register RG1n verbunden, das zur Speicherung des
BinärzuStandes (der Bits) der Signale rase dient, welche dann
"aktiv" werden, wenn eine Unstimmigkeit in den Bits der binären Signale ms festgestellt wird, sowie zur Speicherung des Binärzustands
der Signale np, deren jeweilige Aktivierung anzeigtg
daß der Kanal für den Rechner, für den das betreffende Bit bestimmt ist, nicht zur Verfügung steht.
An den Ausgang des Speichers R0M~ ist ferner ein zweites Register RG-i-1 angeschlossen, das zur Speicherung der Bits binärer
Signale ai dient, welche die Treiber- und Empfänger-Organe
(nicht dargestellt) zum Betrieb befähigens mit denen die Verbindung
zum Informationsaustausch am Eingang der Schaltungsanordnung TCC zustande kommt. Die Erzeugung eines Paares von Signalen
ai gestattet somit den Empfang von Signalen des Rechners EL. oder EL-, dessen Signalsendeorgane dazu befähigt sind. An
den Ausgang des Speichers ROM« ist ein weiteres Register RG^
angeschlossen, das zur Speicherung der Bits binärer Signale ao vorgesehen ist. Diese Bits sollen die Treiber- und Empfänger-Organe
(nichts dargestellt) zum Betrieb befähigen5 durch welche
der Informationsaustausch am Ausgang der Schaltungsanordnung TCC zustande kommt. Die "Aktivierung" eines Signalpaares ao gestattet
also, Signale zu dem Rechner EL zu leiten 9 dessen Signalempfangsorgane
dazu befähigt sind.
Die Register RG10, RG11 und RG12 speichern die an ihren Eingängen
anstehenden Signale dann, wenn ihnen ein dem Ausgangssignal eines ersten (logischen) Summiergliedes OR entsprechendes
Signal zugeführt wird, an dessen Eingänge Synchronsignale sn.. ,
sn« gelegt sind, welche von dem Rechner EL1 bzw. EL2 erzeugt
werden. Das Ausgangssignal des Summiergliedes OR gelangt zu
den genannten Registern über eine Torschaltung P, welche durch Signale en,, oder en2 gesperrt wird, die bei einer Datenübertragung
am Eingang bzw. am Ausgang der Schaltungsanordnung TCC
"aktiv" sind. Auf diese Weise wird eine Änderung der Befähigung der Treiber- und Empfangsorgane jeweils verhindert, wenn ein
Datenübertragungsvorgang im Gang ist.
Eine Schaltung, wie sie oben beschrieben wurde, gestattet den
Datenaustausch zwischen den Rechnern EL und dem Hilfsrechner ES gemäß zwei verschiedenen Betriebsweisen: Erstens kann der Informationsaustausch
(Gespräch) mit den Rechnern EL synchron erfolgen. Das bedeutet, daß die Schaltungsanordnung TCC an
beide Rechner EL Daten sendet und dabei die Daten, die vom
Slave-Abschnitt kommen, ignoriert. Zweitens kann aber der Informationsaustausch
auch mit den beiden Rechnern EL erfolgen, wenn diese asynchron betrieben werden, d.h. der Übertrag'ungskanal
(Sprechkanal) dem einen oder dem anderen Rechner EL^ oder
EL2 auf dessen Anforderung hin zugeordnet wird. Insbesondere ist
darauf hinzuweisen, daß die Asynchronbetriebsweise dem Hilfsrechner
ES die Möglichkeit gibt, Fernsprechverkehrsdaten in Zusammenarbeit mit dem als Master arbeitenden Rechner EL zu verwalten
und gleichzeitig eine Fehlersuche in dem Slave-Rechner EL zu organisieren. Beispiesweise sei angenommen, daß als Master
der Rechner EL2 gekennzeichnet ist, welcher den Austausch von
den Fernsprechverkehr betreffenden Daten mit dem Hilfsrechner ES beendet hat, und daß der Rechner EL. eine Betriebsstörung aufweist,
wegen der eine Fehlersuche eingeleitet werden muß. Der Rechner EL. wird in diesem Fall das Signal ro. erzeugen, das
von der Schaltungsanordnung TCC erfaßt wird, die ihm daraufhin den Kanal zur Verbindung mit dem Hilfsrechner ES zuweist und
gleichzeitig das Signal np2 an den Rechner EL„ sendet. Der
Hilfsrechner ES überträgt nun zu dem Rechner EL1 die
erforderlichen Fehlersuchprogramme. Falls der Rechner EL« mit
dem Hilfsrechner ES erneut Daten des Fernsprechverkehrs auszutauschen
hat, wird er das Signal np? löschen und das Signal er2
erzeugen. Da der Rechner EL2 als Master gekennzeichnet ist, wird
die Schaltungsanordnung TCC diesem erneut den Kanal zu dem Hilfsrechner ES zuweisen und gleichzeitig das Signal np., erzeugen.
Die beschriebene Schaltungsanordnung TCC ist somit in der Lage, die Zuweisung des 0bertragungskanals an die Rechner EL
so zu steuern, wie es dem 'Ziel der Erfindung entspricht.
L e e r s e i t e
Claims (6)
1.} Schaltungsanordnung zur Steuerung und Verwaltung des Datenaustausches
zwischen einem Hilfsrechner und einem nach dem Master-Slave-Prinzip arbeitenden Paar von Rechnern, von denen
jeder eine Zentraleinheit enthält, die direkt mit einer gesonderten Steuereinheit und über eine Daten-Sammelleitung mit
Ein-Ausgabewerken und mit einer 'Speichereinheit in Verbindung steht, insbesondere für ein Fernsprech-Vermittlungssystem, d a
durch gekennzeichnet
daß eine erste Schnittstelle (IES) mit dem Hilfsrechner (ES), eine zweite bzw. eine dritte Schnittstelle (ICR,,: ICR0) mit
den gesonderten Steuereinheiten (UCR) des Rechnerpaares (EL.
bzw. EL«) und eine vierte Schnittstelle (HO) mit den Ein-Ausgabewerken
(I/O) des Rechner paar es (EL. bzw. EL2) Verbunden sind;
daß ein Mikroprozessor (MIP) zur Verwaltung des Datenaustausches zwischen den Schnittstellen (IES, ICR, HO) vorgesehen ist;
und daß ein Leitwegsteuermodul (MIS) vorgesehen ist, der den
Ein-Ausgabewerken (I/O) eines der Rechner (EL , EL«) des
Paares einen Kanal zur Verbindung mit der vierten Schnittstelle (HO) in einer vorgegebenen Weise zuteilt.
2.) Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet
, daß die erste Schnittstelle (IES) die folgenden Bestandteile hat: .
ein erstes Register (RG.), in das Bitpakete seriell eingegeben werden;
einen Multiplexer (MT..), der mit einer ersten Gruppe von
gängen an die Ausgänge des ersten Registers (RG1) geschaltet
ist und dessen zweite Gruppe von. Eingangen mit der Daten-Sammelleitung
des Mikroprozessors (MIP) in Verbindung steht;
ein zweites Register (RG2), dem die Ausgangssignale des
ersten Multiplexers (MT.) zugeführt sind und dessen Ausgang mit der Daten-Sammelleitung des Mikroprozessors (MIP) verbunden
ist;. · " ! -
und ein drittes Register (RG„), dem die Ausgangssignale des
ersten Multiplexers (MT.) zugeführt sind und an dessen Ausgang Daten seriell dem Hilfsrechner (ES) zuführbar sind.
3.) Schaltungsanordnung nach Anspruch 1 oder 2, dadurch
gekennzeichnet , daß die erwähnte vierte Schnittstelle (UO) folgende Bestandteile hat:'
ein viertes Register (RG^) für den parallelen Datenempfang
der von der Sammelleitung des Mikroprozessors (MIP) kommenden Daten und zu deren seriellen Übertragung zu dem Leitwegsteuermodul
(MIS);
ein fünftes Register (RS5), das seriell die vom Lextwegsteuermodul
(MIS) kommenden Daten empfängt und in mehrere Abschnitte unterteilt ist;
und einen zweiten Multiplexer (MT«)» der so viele Gruppen von
Eingängen hat, wie Abschnitte im fünften Register (RGg) vorgesehen
sind, und dessen Ausgang mit der Sammelleitung des Mikroprozessors (MIP) in Verbindung steht.
4.) Schaltungsanordnung nach einem der Ansprüche 1-3, dadurch gekennzeichnet., daß jede der zweiten
und dritten SchnittstelleniICR1 bzw. ICR3) ein sechstes und ein
siebentes Register (RGg und RG7) enthält, das parallel Daten
zu bzw. von je einer der gesonderten Steuereinheiten (UCR) sendet bzw. empfängt und die Daten parallel von der Sammelleitung
des Mikroprozessors (MIP) empfängt bzw. an diese sendet.
5.) Schaltungsanordnung nach einem der Ansprüche 1 - 4, " d a =
durch gekennzeichnet, daß der Leitweg·= Steuermodul (MIS) die folgenden Bestandteile hat:
einen ersten Festspeicher (ROM.), dessen jeweils von ihrem Komplementwert
begleitete binäre Eingangs signale (ms., ms. ; ms25 ms~J)
angeben, welcher Rechner des Rechnerpaares (EL) als Master und
welcher als Slave arbeitet;
einen zweiten Festspeicher (ROl·^)» dessen Eingängen die Ausgangs·
signale des ersten Festspeichers (ROM1) sowie diejenigen eines
achten Registers (RGg) zugeführt sind, welcher von dem Rechnerpaar
(EL) erzeugte Signale (rc. bzw. rc^) empfängt, mit denen
der betreffende Rechner (EL., , EL^)' die ausschließliche Benutzung
des Kanals zur Verbindung mit dem Hilfsrechner (ES) verlangt;
einen dritten Festspeicher (ROM3), dessen Eingängen die Ausgangssignale
des ersten Festspeichers (ROM1) sowie diejenigen eines
neunten Registers (RGq) zugeführt sind, das Signale (^t., bzw.
rt„) empfängt, die von Etikettenbits abgeleitet sind, welche
den.von dem Hilfsrechner (ES) kommenden Nachrichten zugeordnet sind und zum Ausdruck bringen, für welchen Bestandteil der
Rechner (EL1, EL2) des Paares diese Nachrichten jeweils bestimmt
sind;
ein mit den Ausgängen des zweiten Festspeichers (ROM«) verbundenes
zehntes Register (RG10) zum Speichern eines Bitpaares ,
(mse1, mse?), mit dem eine Unstimmigkeit der die Master-Slave-Beziehiing
angebenden Signale des Rechnerpaares (EL) angezeigt wird,'und eines zweiten Bitpaares (ηρ^,ηρ«), von denen jeweils
eines bei einem gegebenen Binärwert zum Ausdruck bringt, daß der Verbindungskanal für den Rechner (EL1 bzw. EL«) des Paares,
für den.es bestimmt ist, nicht zur Verfügung steht;
ein elftes Register (RG11), das ebenfalls mit dem Ausgang des .
zweiten Festspeichers (ROM2) verbunden ist und die: Bits eines
Signals (ai) speichert, mit dem Sende- und Empfangsorgane für
die Übertragung von Daten in die Schaltungsanordnung (TCC) befähigt
werden; und ■ -
ein zwölftes Register (RG.„)» das mit dem Ausgang des dritten
Festspeichers (ROM3) verbunden ist und die Bits eines Signals
(ao) speichert, mit dem Sende- und Empfangsorgane für die Ober-
tragung von Daten aus der Schaltungsanordnung (TCC) befähigt werden.
6.) Schaltungsanordnung nach Anspruch 5, dadurch g e kennzeic'hnet
, daß das zehnte, elfte und zwölfte Register (RG10, RG11 und RG12) zur Signalspeicherung durch
das Ausgangssignal einer Torschaltung (P) befähigt werden, die
durch ein Signalpaar (en., en?^ jeweils dann gesperrt wird,
wenn von der Schaltungsanordnung (TCC) Daten gesendet oder empfangen werden, und deren dritter Eingang an den Ausgang eines
logischen Summiergliedes (OR) geschaltet ist, dem von den
Rechnern (EL1 bzw. EL«) des Paares erzeugte Synchronisiersignale
(sn1? sn.) zugeführt sind.
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Legal Events
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| 8139 | Disposal/non-payment of the annual fee |