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Schaltungsanordnung zur Demodulation von frequenz-
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umgetasteten Signalen Die Erfindung betrifft eine Schaltungsanordnung
zur Demodulation von frequenzumgetasteten Signalen mit einer Detektorschaltung zur
Feststellung von Nulldurchgängen der empfangenen Signale, mit einer daran angeschlossenen
Schaltung zur Mittelwertbildung von jeweils Zahlenwert darstellenden Vielbitsignalen
innerhalb einer vorbestimmbaren Zeitspanne und mit einer Schwellwertschaltung zur
Bestimmung des Über-oder Unterschreitens der Mittenfrequenz der frequenzumgetasteten
Signale.
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Bei der Übertragung binärer Datensignale werden entsprechend der beiden
Kennzustände des Datensignals zwei Frequenzen verwendet, so daß bei der Modulation
Impulse mit einer Periode entstehen, die durch die jeweilige Signalfrequenz bestimmt
sind. Die in solcher Form übertragenen Datensignale werden einem Empfänger zugeführt,
welcher beispielsweise einen Begrenzer und eine Detektorschaltung enthält. Im Empfänger
wird das im wesentlichen sinusformige Signal in Rechteckform gebracht, wodurch die
Nulldurchgänge unabhängig von der Signalamplitude genauer lokalisierbar sind. Am
Ausgang der Detektorschaltung entsteht eine Folge von Nadelimpulsen, deren Breite
beispielsweise durch die Periodendauer des internen
Takts bestimmt
ist und die im wesentlichen zum Zeitpunkt der Nulldurchgänge der empfangenen Signalfrequenzen
auftreten. Als Taktversorgung für den Demodulator steht nur der interne Takt zur
VerfUgung.
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Die Nulldurchgangimpulsfolge am Ausgang des Detektors wird mit der
internen Frequenz in eine Verzögerungsschaltung eingelesen. Die Verzögerungszeit,
mit der die Nulldurchgangsimpulsfolge die Verzögerungsschaltung durchläuft, entspricht
einem Vielfachen der Periodendauer des internen Takts. In einem an die Verzögerungsschaltung
angeschlossenen Abstandsumsetzer wird aus der Nulldurchgangsimpulsfolge ein Zahlenwert
darstellendes Vielbitsignal abgeleitet, welches dem Kehrwert der Frequenz des empfangenen
Signals entspricht. Der Zahlenwert des Abstandsumsetzers ist dabei ein MaB für den
Abstand der empfangenen Signalfrequenz von der Mittenfrequenz der beiden Signalfrequenzen.
Weiterhin wird die Nulldurchgangsimpulsfolge einem weiteren Abstandsumsetzer zugeführt,
an dessen Ausgang ein unverzögertes, ebenfalls einen Zahlenwert darstellendes Vielbitsignal
ansteht, welches dem Kehrwert der augenblicklichen Frequenz des empfangenen Signals
entspricht. Die am Ausgang der Abstandsumsetzer anstehenden Vielbitsignale werden
in einer Addierschaltung miteinander verknüpft. Dieses Signal wird einem Akkumulator
zugeführt, in dm während jeder Taktperiode der Mittelwert neu berechnet wird. Mit
der Annahme, daß der Zahlenwert im Akkumulator mit der Summe der im Verzögerungsabschnitt
befindlichen Signale identisch ist, ergibt sich in der nachfolgenden Taktperiode
der richtige Summenwert dann, wenn die Differenz zwischen dem neu in den Verzögerungsabschnitt
eingelesenen Signal und dem den Verzö-
gerungsabschnitt verlassenden
Signal zum Inhalt des Akkumulators in der vorhergehenden Taktperiode addiert wird.
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Dieses bekannte Verfahren hat den Nachteil, daß zur Erreichung einer
Übereinstimmung zwischen Inhalt des Verzögerungsabschnitts und des Akkumulators
beim Einschalten des Demodulators diese Übereinstimmung zwangsweise herbeigeführt
werden muß Dies kann beispielsweise durch zwangsweises Nullsetzen durchgeführt werden.
Wird während des Betriebs des Demodulators durch evtl. zufällige Störung der Gleichlauf
zwischen dem Akkumulator und dem Verzögerungsabschnitt gestört, so kann von diesem
Zeitpunkt an der Mittelwert verfälscht d.h. um eine zufällige und feste Differenz
versetzt zum Inhalt des Verzögerungsabschnittes sein.
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Aufgabe der Erfindung ist es daher, eine insgesamt digital arbeitende
Schaltungsanordnung anzugeben, bei der lediglich eine interne Taktfrequenz verwendet
wird und in der in regelmäßigen Abständen die Übereinstimmung zwischen Inhalt des
Verzögerungsabschnitts und einem Akkumulator zwangsweise hergestellt wird.
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Diese Aufgabe wird gemäß der Erfindung dadurch gelöst, daß die Impulsserie
am Ausgang der Detektorschaltung einerseits einem Verzögerungsabschnitt, andererseits
einem ersten Abstandsumsetzer zugeführt wird, daß das Ausgangssignal des Verzögerungsabschnitts
in einem daran ange-
schlossenen zweiten Abstandsumsetzer in ein
Zahlenwert darstellendes digitales Vielbitsignal umgeformt wird, daß die Zahlenwert
darstellenden Vielbitsignale des ersten und zweiten Abstandsumsetzers mit jedem
Taktschritt des internen Takts in einer Addierschaltung miteinander verknüpft werden,
daR die Zahlenwert darstellenden digitalen Vielbitsignale des ersten Abstandsumsetzers
in einem ersten Akkumulator aufsummiert werden, daß nach Ablauf eines nach der Zeitspanne
folgenden, beliebig lang wählbaren Zeitabschnitts mit Hilfe eines Steuersignals
am Ausgang einer Steuerschaltung der Summeninhalt des ersten Akkumulators als Vergleichswert
in einem zweiten Akkumulator eingelesen wird, wobei mit jedem Taktschritt des internen
Takts das Ausgangssignal der Addierschaltung im zweiten Akkumulator aufsummiert
wird und daß in einem an den zweiten Akkumulator angeschlossenen Komparator beim
Über- oder Unterschreiten der Mittenfrequenz der demodulierten frequenzumgetasteten
Signale der eine oder andere Kennzustand dem Datensignal zugeordnet wird.
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Der Vorteil der erfindungsgemäßen Schaltungsanordnung liegt darin,
daß der zwangsweise Gleichlauf zwischen zweitem Akkumulator und Verzögerungsabschnitt
in regelmäßigen Abständen überprüft wird.
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Dazu ist der erste Akkumulator und eine Steuerschaltung vorgesehen.
Die Zeitabstände werden dabei so gewählt, daß sie mindestens so groß sind
wie
die vorbestimmbare Zeitspanne . Im ersten Akkumulator wird die Summe der digitalen
Vielbitsignale am Ausgang des eraten Abstandsumsetzers gebildet. Beim Start der
Schaltungsanordnung stimmt nach der vorbestimmbaren Zeitspanne der Wert im ersten
Akkumulator mit dem Inhalt des Verzögerungsabschnitts überein, falls der Anfangswert
des ersten Akkumulators Null war. Die geforderte Übereinstimmung zwischen Inhalt
des zweiten Akkumulators und Inhalt der Verzögerungsschaltung wird dadurch erreicht,
daß z.B. nach Ablauf der vorbestimmbaren Zeitspanne der Wert des ersten Akkumulators
in den zweiten Akkumulator eingeschrieben wird. Da den beiden Akkumulatoren die
gleichen Signale zugeführt werden, stimmen deren Inhalte, falls nicht gerade Startphase
herrschte oder eine Störung auftrat, überein.
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Beim Start der Anordnung ist diese Übereinstimmung für maximal zwei
Zeitspannen nicht gewährleistet, falls keine weiteren MaBnahmen getroffen werden.
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Im einzelnen wird vorgeschlagen, daß die Durchlaufzeit des Verzögerungsabschnitts
der vorbestimmbaren Zeitspanne entspricht und daß als Verzögerungsabschnitt ein
mehrstufiges Schieberegister vorgesehen ist.
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Durch die Verwendung von Schieberegistern arbeiten die nachfolgenden
Schaltungen phasen starr im internen Takt, weiterhin sind Schieberegister im Handel
kostengün tig erhältlich.
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Gemäß einer vorteilhaften Ausgestaltung der Erfindung werden die n
ersten Stufen des Schieberegisters jeweils den n Eingängen wenigstens eines Prioritätsencoders
im ersten Abstandsumsetzer zugeführt. Sind mehrere Prioritätsencoder vorgesehen,
so müssen die Ausgangssignale der Prioritätsecoder in einer logischen Verknüpfungsschaltung
zu einem Vielbitsignal zusammengefaßt werden. Bei einem Priotitätsencoder sind dessen
Ausgänge an die gleiche Anzahl von Eingangen einer Speicherschaltung im ersten Abstandsumsetzer
angelegt. Mit dem Übernahmebefehl einer n+k-ten Stufe des Schieberegisters wird
das binäre Vielbitsignal in die Speicherschaltung übernommen und am Ausgang des
ersten Abstandsumsetzers angelegt.
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Hierdurch ergibt sich der Vorteil, daß bei Verwendung der n+k-ten
Stufe des Schieberegisters als Übernahmebefehl die im Betrieb vorkommenden Nulldurchgangsabstände
der empfangenen Signalfrequenzen genauer bestimmt werden können. Der Bereich der
Frequenzabstände zur Mittenfrequenz wird entsprechend der Auflösung des verwendeten
Prioritätsencoders fein unterteilt. Durch die Auswahl der n + k-ten Stufe wird der
Bereich z.B. mittig zur Mittenfrequenz hin verschoben.
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Frequenzen, die unterhalb oder oberhalb der Frequenzgrenzen des Bereichs
liegen, wird der höchste oder niedrigste codierbare Wert des Prioritätsencoders
zugewiesen.
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Im einzelnen wird in Weiterbildung der Erfindung vorgeschlagen, daß
die Komponenten des zweiten Akkumulators ein Zwischenspeicher, ein Vorwärts-Rückwärts-Zähler,
ein Addierer und eine Gatterschaltung sind. Mit jedem Taktschritt des internen Takts
wird das Ausgangssignal der Addierschaltung sowohl dem Addierer als auch der Gatterschaltung
zugeführt. Das Überlaufsignal des Addierers wird an die Gatterschaltung angelegt
und dort mit dem Ausgangssignal der Addierschaltung verknüpft. Das Ausgangssignal
des Addierers wird dem Zwischenspeicher zugeführt, der seinerseits sowohl mit dem
Komparator als auch mit dem Addierer verbunden ist. Die Ausgangssignale des Zwischenspeichers
und des Zählers werden im Komparator mit dem Schwellenwert verglichen. Nach Ablauf
der Gesamtzeit aus Zeitspanne und Zeitabschnitt wird der Vorwärts-Rückwärts-Zähler
auf einen bestimmten Zähler stand zurückgesetzt.
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Durch die erfindungsgemäße Schaltungsanordnung kann in vorteilhafter
Weise ein geringer schaltungstechnischer Aufwand unter besonderer Berücksichtigung,
daß der Aufwand für den Addierer gering gehalten wird, erreicht werden. Der Aufwand
für den Addierer wird auf Kosten des Vorwärts-Rückwärts-Zählers vermindert. AuBerdem
ergibt sich dadurch hinsichtlich einer Integration der Schaltung eine günstigere
Anordnung.
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en Weitere zweckmäßige Ausgestaltung;nder Erfindung sind den Unteransprüchen
entnehmbar.
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Die Erfindung wird nachfolgend anhand des in der Zeichnung dargestellten
bevorzugten Ausführungsbeispiels näher erläutert.
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Fig.1 zeigt ein Blockschaltbild des Demodulators nach der Erfindung.
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Fig.2 zeigt in Blockschaltform einen möglichen Aufbau eines Abstandsumsetzers,
Fig.3 einen möglichen Aufbau eines Akkumulators gemäß der Erfindung.
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Eine zur Anwendung des inkrementellen Verfahrens geeignete Schaltungsanordnung
ist ein Demodulator für Bildschirmtextmodems, welcher in Fig.l in blockschaltmäßiger
Form dargestellt ist. Die Nulldurchgangsimpulsfolge am Ausgang einer Detektorschaltung
1 wird sowohl einem Verzögerungsabschnitt 2 als auch einem ersten Abstandsumsetzer
3 zugeführt. Wird für den Verzögerungsabschnitt 2 z.B. ein mehrstufiges Schieberegister
verwendet, so ist die Verzögerungszeit mit der die Nulldurchgangsimpulsfolge den
Verzögerungsabschnitt 2 durchläuft gleich der Periodendauer des internen Takts mal
Anzahl der Stufen. In einem an den Verzögerungsabschnitt 2 angeschlossenen zweiten
Abstandsumsetzer 4 bzw. im ersten Abstandsumsetzer 3 wird aus der Nulldurchgangsimpulsfolge
ein Zahlenwert darstellendes Vielbitsignal abgeleitet, welches dem Kehrwert der
empfangenen Signalfrequenzen entspricht. Dieses Zahlenwert darstellende Vielbitsignal,
im folgenden Abstandswert genannt, ist ein Maß für den Abstand der augenblicklich
empfangenen Signalfrequenzen zur
Mittenfrequenz der verwendeten
Signalfrequenzen.
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Die Abstandswerte des ersten und zweiten Abstandsumsetzers 3 und 4
werden in einer Addierschaltung 5 mit interner Taktfrequenz miteinander verknüpft.
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Das Ausgangssignal der Addierschaltung 5, welches aus den beiden Abstandswerten
die Differenz berechnet, wird einem zweiten Akkumulator 8 zugeführt, in dem während
jeder Taktperiode der Mittelwert nach dem inkrementellen Verfahren neu berechnet
wird. Darunter versteht man, daß sich der richtige Summenwert im zweiten Akkumulator
8 dann ergibt, wenn die Differenz aus dem neu in den Verzögerungsabschnitt 2 eingelesenen
Signal und dem den Verzögerungsabschnitt 2 verlassenden Signal zum Inhalt des zweiten
Akkumulators 8 aus der vorhergehenden Taktperiode hinzuaddiert wird.
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Dadurch kann auf eine absolute Addition aller im Verzögerungsabschnitt
2 befindlichen Signale im zweiten Akkumulator 8 verzichtet werden. Diese Addition
wird in einem an den ersten Abstandsumsetzer 3 angeschlossenen ersten Akkumulator
6 durchgeführt. Nach Ablauf z.B. der vorbestimmbaren Zeitspanne wird mit Hilfe eines
Steuersignals am Ausgang einer Steuerschaltung 7 der Summeninhalt des ersten Akkumulators
6 als Vergleichswert in den zweiten Akkumulator 8 eingelesen. Dabei stimmt während
des normalen Betriebs der Inhalt des ersten Akkumulators 6 zum Zeitpunkt der Übernahme
in den zweiten Akkumulator 8 mit dessen Inhalt überein. Treten während des Betriebs
evtl. Störungen auf, welche dazu führen, daß der Summenwert im zweiten Akkumulator
8 nicht mit dem Inhalt des Verzögerungsabschnitts 2
übereinstimmt,
so erfolgt nach Ablauf z.B. der vorbestimmbaren Zeitspanne die Korrektur in der
Weise, daß der Summenwert des ersten Akkumulators 6 im zweiten Akkumulator 8 übernommen
wird. Die Zeitabstände des Korrektureinlesens sind innerhalb eines Bereichs oberhalb
der Durchlaufzeit des Verzögerungsabschnitts 2 beliebig wählbar.
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In Fig.2 ist der erste Abstandsumsetzer 3 in Blockschaltform dargestellt.
Die Komponenten des ersten Abstandsumsetzers 3 sind mehrere Prioritätsencoder 11,
12, eine logische Verknüpfungsschaltung 13 und eine Speicherschaltung 14. Die ersten
n Ausgänge eines mehrstufigen Schieberegisters 10 sind den jeweiligen n Eingängen
der Prioritätsencoder 11, 12 zugeführt. Mit Prioritätsencodern wird der Abstand
der z.8.logisch-l-Kennzustände einer Impulsserie festgestellt. Im vorliegenden Fall
dem Abstand der Logisch-1-Kennzustände der Impulsserie, welche augenblicklich an
den ersten n Ausgängen des Schieberegisters 10 erscheinen. Der den Abstand der empfangenen
Signalfrequenzen kennzeichnende digitale Wert wird in einer logischen Verknüpfungsschaltung
13 in ein Vielbitsignal umcodiert. Als Übernahmebefehl wird der z.B. Logisch-1-Kennzustand
am Ausgang der n+k-ten Stufe des Schieberegisters 10 verwendet.
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Liegt dieser Kennzustand an, so wird das Vielbitsignal, welches augenblicklich
am Ausgang der logischen Verknüpfungsschaltung 13 ansteht, in eine Speicherschaltung
14 übernommen und erscheint am Ausgang des ersten Abstandsumsetzers 3.
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Wie in Fig.3 an einem Blockschaltbild eines bevorzugten Ausführungsbeispiels
für einen Akkumulator gezeigt, sind jedem Akkumulator, beispielsweise dem zweiten
Akkumulator 8, ein Zwischenspeicher 15, ein Addierer 16, ein Vorwärts-Rückwärts-Zähler
17 und eine Gatterschaltung 18 zugeordnet. Die verwendeten Akkumulatoren verarbeiten
auch im Zweier-Komplement dargestellte Zahlenwerte und somit auch negative GröBen.
Das Ausgangssignal der Addierschaltung 5 wird sowohl dem Addierer 16 als auch der
Gatterschaltung 18 mit jedem Taktschritt des internen Takts zugeführt. Der Addierer
16 ist mit dem Zwischenspeicher 15 verbunden. Das Überlaufsignal ü des Addierers
16 wird der Gatterschaltung 18 zugeführt. Das Ausgangssignal der Gatterschaltung
18 ist an den Vorwärts-Rückwärtszähler 17 angelegt. Der Inhalt des Addierers 16
und des Vorwärts-Rückwärts-Zählers 17 entspricht einer bestimmten Momentanfrequenz
der empfangenen Signalfrequenzen.
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Werden z.B. die Logisch-1-Kennzustände des digitalen Vielbitsignals
am Ausgang der Addierschaltung 5 zur Bestimmung des Abstandswertes verwendet und
ist diese z.B.
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positive Zahl so groB, daß ein Überlauf des Addierers 16 auftritt,
so zählt der Zähler 17 vorwärts. Mit jedem Taktschritt des internen Takts wird der
neue Wert der Addierschaltung 5 in dem Addierer 16 mit dem alten Wert aus dem Zwischenspeicher
15 verknüpft. Nach der Gatterlaufzeit des Addierers 16 wird der neue Wert im Zwischenspeicher
15 gespeichert. Dieser Wert und das Ausgangssignal des Zählers 17 wird im Komparator
9 mit dem Schwellwert verglichen. Wird beispielsweise nur das höchstwertige Bit
des Akkumulators 8 ausgewertet, so ist zur Realisierung des Komparators 9 ein Gatter
erforderlich. Ist die vorbestimmbare Zeitspanne abgelaufen, so wird der Vorwärts-Rückwärts-Zähler
17 auf einen
durch den Zählerstand des Vorwärts-Rückwärts-Zählers
im Akkumulator 6 bestimmten Zählerstand zurückgesetzt und ein neuer Zyklus beginnt.