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Verfahren zur Analyse von Integrierten Schaltungen
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Beim Entwurf von Integrierten Schaltungen ist es notwendig, Chips
auf ihre Betriebssicherheit hin zu untersuchen.
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Derartige Untersuchungen wurden bisher durch das Anlegen untypischer
oder zeitlich nicht konstanter Versorgungsspannungen bewirkt, um so einzelne Schaltungen
kritisch zu betreiben oder durch kapazitive Kopplung Störladungen auf einzelne Punkte
der Integrierten Schaltung zu übertragen. Durch diese Methode entstanden aber wiederum
neue Fehlerquellen, insbesondere z.B. in der Randelektronik, welche die gesamte
Fehlerkontrolle erschwerten und vor allem eine spannungsabhängige Fehlersuche unmöglich
machten. Um gezielte Fehlerkorrekturen an Chips durchführen zu können, ist es wichtig,
nicht nur die Gesamtfehlerzahl, sondern auch deren Verteilung über die Chipfläche
hinweg zu kennen.
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Nachdem beim Anlegen bestimmter kritischer Betriebsspannungen
an
einer Integrierten Schaltung bereits kleine Spannungsänderungen zu hohen Ausfallerscheinungen
führen können, ist es weiterhin wichtig, eine Fehlerverteilung in Abhängigkeit von
der Versorgungsspannung zu messen.
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Aufgabe der vorliegenden Erfindung ist daher, ein Verfahren zur Fehleranalyse
von Integrierten Schaltungen anzugeben, bei dem sich eine Fehlerverteilung über
den Halbleiterchip und in Abhängigkeit von der angelegten Versorgungsspannung ermitteln
läßt.
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Diese Aufgabe wird erfindungsgemäß dadurch gelöst, daß in einzelnen
Bauteilen bestimmte Ladungen bzw. bestimmte Spannungen in einem über dem Chip verteilten,
vorgegebenen Muster angebracht werden und daß der Chip anschließend ionisierender
Strahlung ausgesetzt wird und daß anschließend die Änderung der ursprünglich vorgegebenen
Ladungs- bzw. Spannungsverteilung über den Chip für jedes einzelne Bauelement des
Chips registriert wird.
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Gegenüber dem bisher üblichen Verfahren hat das erfindungsgemäße Verfahren
den Vorteil, ohne spezielle Prüfmuster und ohne Einschränkung der Arbeitsbedingungen
der Chips bzw. der Bausteine, Fehlerstellen, am Chip zu orten und dadurch schaltungstechnische,
dessinbedingte oder technologische Schwachstellen bei der Entwicklung von Integrierten
Schaltungen zu beseitigen.
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Da bei dem erfindungsgemäßen Verfahren mittels ionisierender Strahlung
Störladungen in einem vorgegebenen Muster in die Integrierte Schaltung eingebracht
werden können, lassen sich Analysen am Chip auch bei denjenigen Versorgungsspannungen
durchführen, die auch im Betrieb der Integrierten Schaltung benutzt werden. Das
Anlegen untypischer oder zeitlich nicht konstanter Ver-
sorgungsspannungen
kann somit vermieden werden, weshalb auch Fehler am Chip nicht auftreten und nicht
registriert werden, welche auf untypische oder zeitlich nicht konstante Versorgungsspannungen
zurückzuführen sind. Das erfindungsgemäße Verfahren hat deshalb gegenüber dem anfangs
erwähnten Verfahren den Vorteil einer weitgehend unverfälschten Fehleranalyse.
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Es ist auch vorteilhaft, daß als ionisierende Strahlen Alpha-Teilchen
verwendet werden.
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Man hat festgestellt, daß in den Gehäusematerialien von Integrierten
Schaltungen gelegentlich Alpha-Strahler von geringer Intensität eingebaut sind.
Es ist deshalb besonders vorteilhaft und sinnvoll, Chips bei ihrer Analyse Alphastrahlung
auszusetzen und ein mögliches Redesign eines Chips so zu gestalten, daß die Integrierte
Schaltung gegenüber einer Dosis von Alpha-Teilchen, wie sie vom Verpackungsmaterial
abgegeben wird, unempfindlich ist, d.h. daß durch diese Dosis an Alpha-Teilchen
keine Fehler beim Betrieb der Integrierten Schaltung ausgelöst werden.
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Es ist auch vorteilhaft, daß die zu analysierenden Integrierten Schaltungen
dynamische Speicher, CCD-Schaltungen oder BBD-Schaltungen sind.
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Weiterhin ist es vorteilhaft, daß zur Auswertung der Ladungs- bzw.
Spannungsverteilung eine statistische Methode angewendet wird.
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Ist die Fehlerverteilung über dem Chip so assymetrisch, daß sie mit
blosem Auge ohne weiteres erkannt wird, wie z.B. in den Figuren 3,4, so erübrigt
sich im allgemeinen ein statistisches Auswerten. Es kann im allgemeinen
ein
verbessertes Redesign bereits aufgrund der von einem Komputer ausgedruckten Fehlertopographie
erstellt werden.
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Ist eine unregelmäßige Fehlerverteilung auf einer von einem Komputer
ausgedruckten Fehlerkarte jedoch nicht offensichtlich, so ist es vorteilhaft, eine
geeignete statistische Methode zur Auffindung der Fehlerhäufigkeit anzuwenden, um
dann wiederum gezielt durch ein entsprechendes Redesign die Qualität der herzustellenden
Integrierten Schaltung zu verbessern.
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Es ist auch vorteilhaft, daß als statistische Methode die Bernoulli-Statistik
angewendet wird.
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Es ist auch vorteilhaft, daß als statistische Methode die Poisson-Näherung
angewendet wird. Diese Statistik ist vorteilhaft anwendbar für seltene Ereignisse.
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Anschließend wird die Erfindung anhand eines Ausführungsbeispiels
und der Zeichnung näher erläutert.
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Es zeigen: Fig. 1 eine schematische Versuchsanordnung zur Analyse
einer Integrierten Schaltung; Fig. 2 einen Ausschnitt aus einer Bitkarte, bei der
eine systematische Fehlerverteilung nicht unmittelbar ersichtlich ist, Fig. 3 einen
Ausschnitt aus einer Bitkarte mit unsymmetrischer Fehlerverteilung, Fig. 4 einen
Ausschnitt aus einer Bitkarte mit einer Fehleranhäufung längs bestimmter Bitleitungen,
Fig. 5 eine Kurvenschar, die nach der Poisson-Statistik ermittelt wurde, Fig. 6
einen Ausschnitt aus einem Querschnitt durch einen Speicherchip mit Eintransistorzellen.
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In Fig. 1 ist eine Versuchsanordnung 1 zur Analyse einer Integrierten
Schaltung mittels ionisierender Teilchen dargestellt. Die ionisierende Teilchenqueile
2 bestrahlt einen Chip 3, der mit einer zu analysierenden Integrierten Schaltung
versehen ist und der so angebracht ist, daß die ionisierende Strahlung in ihn eindringen
kann. Strahlungsabweisende Schichten mit entsprechender Massenbelegung befinden
sich nicht auf dem Chip 3. Der Chip 3 ist auf einem Gehäuse 4 angebracht, das gleichzeitig
die elektrischen Ein- bzw. Ausgänge, dargestellt durch die Pfeile 5, des Chips von
einem Prüfautomaten 6 empfängt bzw. an diesen weitergibt. Der Prüfautomat 6 druckt
seinerseits eine topographische Fehlerkarte, eine soge -nannte Bitkarte 7 aus und
ist über ein Uhrwerk 8 für eine vorgegebene Zeitdauer einstellbar.
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Der Prüf automat 6 besteht im wesentlichen aus folgenden programmierbaren
Teilen: Steuerrechner, Adress- und Prüfmuster-Generator, Impulsgeneratoren, Spannungsquellen,
digitale Meßgeräte, Ein- und Ausgabe-Einheiten.
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Diese eben beschriebenen Teile sind in der Fig. 1 nicht dargestellt.
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Fig. 2 stellt einen Ausschnitt 9 aus einer Bitkarte dar, bei dem auf
zwei zueinander senkrechten Achsen einerseits die Nummern der Bitleitungen 0 bis
28 und andererseits die Nummern der Wortleitungen 30 bis 95 aufgetragen sind. Die
Verteilung der Punkte 10 über die Fläche des Ausschnitts 9 auf der Bitkarte zeigt
entsprechende fehlerhafte Stellen an. Aus der Fehlerverteilung
des
Ausschnitts 2 der Bitkarte läßt sich eine systematische Fehlerverteilung nicht unmittelbar
heraussehen.
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Zur genaueren Fehleranalyse müßte in diesem Fall eine geeignete statistische
Methode angewendet werden.
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Fig. 3 zeigt wiederum einen Ausschnitt 11 aus einer Bitkarte. Die
unsymmetrische Fehlerverteilung, angedeutet durch die unsymmetrische Verteilung
der Punkte 10, ist jedoch augenfällig, so daß es einer eigenen statistischen Auswertemethode
nicht bedarf.
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Fig. 4 zeigt ebenfalls einen Ausschnitt 12 aus einer Bitkarte, bei
dem ohne Anwendung einer Fehlerstatistik ohne weiteres ersichtlich ist, daß eine
besonders große Anhäufung von Fehlern, angedeutet durch die Punkte 10, längs einiger
Bitleitungen vorliegen.
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Fig. 5 stellt eine nach der Poisson-Statistik errechnete Kurvenschar
20,21,22 für die Fehlerzahl pro Bitleitung in Abhängigkeit von der Gesamtfehlerzahl
eines zu untersuchenden Chips dar. Die Kurve 20 wurde für eine Fehlerwahrscheinlichkeit
1,0, die Kurve 21 für eine Fehlerwahrscheinlichkeit 0,1 und die Kurve 22 für eine
Fehlerwahrscheinlichkeit 0,01 erstellt.
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Fig. 6 zeigt einen Ausschnitt aus einem Querschnitt durch einen Speicherchip,
der aus Eintransistorzellen 25 aufgebaut ist. In ein p-dotiertes Siliciumsubstrat
26 sind n+-dotierte Diffusionsbereiche 27 von der Halbleiteroberfläche 28 her eingebracht.
Auf der Halbleiteroberfläche 28 ist eine Siliciumdioxidschicht 29 angebracht, in
die eine Elektrode 30, bestehend aus n-dotiertem Polysilicium, in einem bestimmten,vorgegebenen
Abstand vom Diffusionsbereich 27 eingebracht ist. Weiterhin ist im Raum zwischen
dem Diffusionsbereich 27 und der Elektrode 30 ein Transfer-Gate 31, bestehend aus
n-dotiertem Polysilicium, ebenfalls in di e die Siliciumdioxidschicht 29
eingebettet.
Der Diffusionsbereich 27 ist mit einem Kontakt 32 versehen. Innerhalb eines Speichers
sind die Kontakte 32 der Eintransistorzellen 25 eines Bits, durch eine Bitleitung
untereinander verbunden. Das Transfer-Gate 31 wird durch einen Kontakt 53 angesteuert,
wobei die einzelnen Kontakte 33 der verschiedenen Eintransistorzellen 25 eines Speicherchips
durch Wortleitungen miteinander verbunden sind. Die Elektrode 30 ist schließlich
mit einem Kontakt 34 versehen, an dem eine Versorgungsspannung von zum Beispiel
+12 V angelegt werden kann, die ihrerseits im Substrat 26 unterhalb der Elektrode
30 eine entsprechende negative Raumladung, einen sogenannten Potentialtopf 35, erzeugt.
Die mittlere Reichweite des Potentialtopfs 35 im Substrat 26 ist in der Zeichnung
durch eine gestrichelte Linie angedeutet. Weiterhin bildet sich bei Anlegen einer
Bitspannung an dem Kontakt 32 um den Diffusionsbereich 27 herum eine Raumladungszone
36 aus, deren mittlere Reichweite durch eine strichlierte Linie angedeutet ist.
Der Pfeil 37 stellt die Bahn eines einfallenden Alpha-Teilchens, z.B. von einer
Energie von 5 MeV dar. Längs der Bahn eines einfallenden Alpha-Teilchens bilden
sich bei der genannten Teilchenenergie ca.
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1,5 . 106 Ladungspaare. Beim Anlegen einer positiven Betriebsspannung
am Knntakt 34, das heißt bei Vorliegen einer negativen Raumladung im Potentialtopf
35, wandern die positiven Ladungsteilchen der durch ein Alpha-Teilchen gebildeten
Ladungspaare zum Potentialtopf 35 hin.
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Durch eine geeignete Kontaktierung des Substrats 26 können die zugehörigen
verbleibenden negativen Ladungsträger abfließen. Eine in einer Eintransistorzelle
eingespeicherte Ladung kann somit durch einfallende Alpha-Teilchen gelöscht werden.
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Um ein Speicherchip auf Fehler hin zu testen, werden in
die
einzelnen Zellen des zu testenden Chips zunächst Ladungen nach einem bestimmten
vorgegebenen Prüfmuster eingespeichert und das Chip wird nach einer Bestrahlung
mit Alpha-Teilchen anschließend auf Zellenausfälle hin untersucht, die mittels eines
geeigneten Prüfautomaten entweder als Fehlerverteilung auf einer Bitkarte ausgedruckt
werden können oder auf einem Bildschirm sichtbar gemacht werden können. Die Bitkarten
zeigen dabei jeweils nur die ausgefallenen Zellen an.
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Werden alle ausfallenden Zellen nur durch fehlerhafte Zellen bewirkt,
so lassen sich diese Zellen leicht dadurch auffinden, daß ein entsprechendes Chip
mit einem solchen Prüfmuster versehen wird, das in jede Speicherzelle eine "1" einschreibt.
Nach Verabreichung einer gewissen Anzahl an Alpha-Teilchen mit einer gewissen Teilchenenergie
bei homogener Bestrahlung der Chipfläche lassen sich bei einer Variation der eingestrahlten
Teilchenzahl und möglicherweise auch bei Variation der Energie der eingestrahlten
Teilchen nicht nur fehlerhafte Zellen über das Chip schlechthin ermitteln, sondern
es läßt sich auch eine gewisse Graduierung der fehlerbehafteten Zellen ermitteln.
Wird in jede Zelle eines Testchips eine "1" eingeschrieben und wird der Testchip
anschließend bei einer bestimmten Teilchenenergie zunächst über eine kurze Zeit
mit einer zunächst geringen Alpha-Teilchenzahl bestrahlt, so werden in einer ausgedruckten
Bitkarte zunächst die schwächsten Zellen als Fehlerstellen erscheinen. Bei einer
wiederholten Bestrahlung wird dann ein weiterer Teil der Zellen ausfallen, bis schließlich
nach mehrfacher Bestrahlung auch die stabilsten Transistorzellen ausfallen.
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Die Anwendung des erfindungsgemäßen Verfahrens beschränkt sich keineswegs
nur auf Speicher mit Eintransistorzellen,
wie sie in Fig.6 dargestellt
sind, sondern kann auf alle Schaltungen, die Ausfälle durch ionisierende Strahlung
zeigen, insbesondere auf dynamische Schaltungen, angewendet werden.
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In der Praxis sind aber durchaus nicht alle Zellausfälle, wie sie
in einer Bitkarte ausgedruckt werden, allein auf fehlerhafte Zellen zurückzuführen.
Der Ausfall einer Zelle kann vielmehr auch durch die Veränderung gewisser floatender
Kapazitäten außerhalb der Zelle hervorgerufen werden.
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Da man oftmals aus anderen Untersuchungen Schwachstellen an einem
Testchip kennt oder zumindest vermutet und da die Speicherzellen allein nicht alle
möglichen Fehlerquellen umfassen, wird einem zu untersuchenden Chip ein gewisses
Prüfmuster eingeschrieben, das sich im allgemeinen von einem Prüfmuster, bestehend
aus lauter "len", unterscheidet. Die vmm Prüfautomaten ausgedruckten Bitkarten geben
dann entweder, wie in den Fällen der Fig.3 und 4, ein offensichtliches Bild über
gewisse besonders stark fehlerbehaftete Stellen des Testchips ab, oder aber die
Bitkarte läßt fehlerhafte Cbipstellen nicht ohne weiteres erkennen, wie z.B. im
Falle der Fig.2.
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In diesem Falle muß eine statistische Methode angewendet werden, um
Schwachstellen am Chip erkennbar zu machen. Zu einer geeigneten Fehleranalyse können
weiterhin auch Variationen im vorgegebenen Prüfmuster des Testchips mit den hieraus
resultierenden Variationen der Fehlermuster auf der Bitkarte verglichen werden.
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Als statistische Methode zur Auswertung von Bitkarten lassen sich
z.B. die Bernoullische Statistik oder die Poisson-Statistik anwenden. Für seltene
Ereignisse läßt sich unter bestimmten Voraussetzungen die Poisson-Statistik verwenden.
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In Fig.5 ist die Fehlerzahl der i-ten Bitleitung gegen die Gesamtfehlerzahl
n aufgetragen, die sich nach der Poisson-Statistik für drei verschiedene Wahrscheinlichkeiten
ergeben, nämlich für die Wahrscheinlichkeit 1,0 (Kurve 20), für die Wahrscheinlichkeit
0,1 (Kurve 21) und für die Wahrscheinlichkeit 0,01 (Kurve 22, siehe Fig.4). Mittels
dieser graphischen Darstellung und mittels der beim Chip ermittelten Fehlerzahlen
für die i-te Bitleitung und der Gesamtfehlerzahl n des Chips läßt sich rasch erkennen,
ob an bestimmten Stellen des Chips das Zahlenpaar (Fehlerzahl pro i-te Bitleitung
-Gesamtfehlerzahl) stark von der Kurve Nr.20 mit der Wahrscheinlichkeit 1,0 der
Fig.5 abweicht oder nicht. Bei Vorliegen einer entsprechenden Abweichung läßt sich
auf das Vorliegen von Fehlern am Chip schließen.
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Die Bestrahlung eines Chips mit Alpha-Teilchen kann entweder mittels
eines über die Chipfläche homogen verteilten Alpha-Strahls erfolgen, oder aber durch
punktweises Abrastern des Testchips mit einer entsprechenden Alpha-Strahl-Sonde.
Mit Alpha-Teilchen einer Energie von 5 MeV wird z.B. eine Eindringtiefe von 25/um
in ein Siliciumchip erreicht, wobei ca. 1,5 . 106 Ladungspaare frei gesetzt werden.
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Das erfindungsgemäße Verfahren beschränkt sich keineswegs auf die
Anwendung von Alpha-Strahlen, sondern kann auch mit geeigneter anderer ionisierender
Strahlung durchgeführt werden.
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Das erfindungsgemäße Verfahren läßt sich zur Fehleranalyse von Halbleiterbauelementen
mit Ladungsbewertung, wie z.B. von dynamischen Speichern, insbesondere CCD-
und
BBD-Speichern, verwenden. Es lassen sich hiermit Schwachstellen von schaltungstechnischer,
designbedingter oder technologischer Natur auffinden.
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6 Patentansprüche 6 Figuren