DE2838699C2 - MOS-integrierter Halbleiter-Festwertspeicher - Google Patents

Description

Die vorliegende Erfindung betrifft einen MOS-integrierten Halbleiter-Festwertspeicher mit in Zeilen und Spalten angeordneten, durch MOS-Speichertransistoren gebildeten Speicherzellen, in denen die Speichertransistoren in jeder Spalte mit ihren gesteuerten Strecken (Source-Drain-Strecken) an jeweils einer Adreßleitung (Bitleitung) und in jeder Zelle mit ihren Steuerelektroden (Gates) an jeweils einer weiteren Adreßleitung (Wortleitung) liegen.

Halbleiter-Festwertspeicher der vorstehend genannten Art sind bekannt. Der prinzipielle Aufbau eines solchen Speichers ist in Fig. 1 dargestellt. Ein dertiger Speicher enthält in Zeilen und Spalten angeordnete MOS-Speichertransistoren 1-1 bis N-N. Die Speichertransistoren sind pro Spalte mit ihren Source-Drain-Strecken an jeweils eine Bitleitung BL₁ bis oL_N angeschaltet. In Fig. 1 ist aus Übersichtlichkeitsgründen lediglich die erste Spalte mit Speichertransistoren 1-1 bis 1- N und die letzte Spalte mit Speichertransistoren N-I bis N-N mit den zugehörigen Bitleitungen BL₁ bzw. BL_n dargestellt. In Zeilenrichtung werden die Speichertransistoren über Wortleitungen WLl bis WL_n angesteuert, wobei jeweils die Speichertransistoren einer Zeile mit ihren Gates gemeinsam an einer Wortleitung liegen. Die Wortlei-

) tungen werden von Decodern 2-1 bis 2- N und Treiberverstärkern 3-1 bis 3- N angesteuert.

Die Bitleitungen BL₁ bis BL_n liegen über jeweils einen als Widerstand geschalteten MOS-Transistor T₁ bis T_n an einer Versorgungsspannung V_1x. Von den Verbindungspunkten der Bitleitungen BL₁ bis BL_n mit dun als Widerstände geschalteten MOS-Transistoren T₁ bis T_n gehen .Leseleitungen 4-1 bis 4- N ab, welche auf nicht dargestellte Lesedecodierer und Leseverstärker geführt sind. . *

Die MOS-Speichertransistoren 1-1 bis N-N können zur Speicherung einer logischen Null bzw. einer logischen Eins so ausgebildet werden, daß ihr Gate-Oxid unterschiedlich dick ausgebildet ist, so daß sie bei einem vorgegebenen Ansteuerpegel auf den Wortleitungen WL₁ bis WLN entweder durchgesteuert werden oder nicht. Dabei ergeben sich dann auf den Leseleitungen 4-1 bis 4- N je nachdem, ob ein Speichertransistor durch einen Ansteucrpegel auf einer Wonleitung durchgesteuert wird oder nicht, unterschiedliche Signalpegel, welche eine logische Null oder eine logische Eins dargestellen. In einem Speicher der in Rede stehenden Art müssen jedoch nicht unbedingt Speichertransistoren des vorstehend erläutern Typs verwendet werden. Beispielsweise können als Speichertransistoren auch FIoating-Gaie-Transistoren verwendet werden, so daß eine elektrische Programmierung des Festwertspeichers möglich wird.

Bei Speichern der vorstehend erläuterten Art sind die Speichertransistoren nun so geschaltet, daß sie mit ihrer Drain-Elektrode an den Bitleitungen BL₁ bis BL_n und mit ihren Source-Elektroden an Bezugspotential (Masse) liegen. Aufgrund der schaltungstechnischen Gegebenheiten bei der Ansteuerung der Wortleitungen WL₁ bis WL_n ist es in der Praxis nun nicht möglich, das Potential auf nicht angesteuerten Wortleitungen auf Bezugspotential (Null-Potential) zu halten. Vielmehr ist auch auf nicht angesteuerten Wortleitungen, beispielsweise aufgrund von unvermeidbaren Innenwiderständen der Treiberverstärker,

ι immer ein gewisses Potential vorhanden, das in der Praxis beispielsweise 0,3 Volt betragen kann. Damit werden aber die Speichertransistoren auch bei nicht angesteuerten Wortleitungen immer bis zu einem gewissen Grade durchgesteuert, so daß über sie immer ein gewisser Leckstrom, auch Unterschwellstrom genannt, fließt, der sich im Speicher besonders nachteilig bemerkbar macht, weil sich die Leckströme pro Bitleitung addieren, so daß im ungünstigsten Fall auch bei nicht angesteuerten Wortleitungen WL₁ bis WL_n

ein Strom über die Bitleitung fließt, welcher gleich dem N-fachen des über einen einzelen Speicherstransistor fließenden Leckstroms ist. Sind beispielsweise an eine Bitleitung pro Spalte 128 Speichertransistoren an die Bitleitung angeschaltet, so muß bei Ansteue-

) rung einer Wortleitung der dann in einer Bitleitung 'ließende Lesestrom groß gegen das 127fache des über einen Speichertransistor fließenden Leckstroms sein. Diese Bedingung ist jedoch in der Praxis, wenn über-

haupt, nur schwer erfüllbar, so daß die Leckströme größer als die Leseströme werden und damit ein sicheres Auslesen des Speichers nicht mehr gewährleistet ist.

Der vorliegenden Erfindung liegt die Aufgabe zugrunde, eine Möglichkeit zur Vermeidung der vorstehend genannten nachteiligen Lsckströme anzugeben.

Zur Lösung dieser Aufgabe ist bei einem MOS-integrierten Halbleiter-Festwertspeicher der eingangs genannten Art erfindungsgemäß vorgesehen, daß die mit der einen Elektrode ihrer gesteuerten Strecken pro Spalte jeweils an einer Bitleitung liegenden Speichertransistoren mit der anderen Elektrode ihrer gesteuerten Strecken an einem Bezugsspannungsnetzwerk liegen, wobei die von diesem Bezugsspannungsnetzwerk gelieferte Spannung größer als eine bei fehlender Ansteuerung über Wortleitungen an den Gates der Speichertransistoren vorhandene, durch Steuerschaltungen für die Wortleitungen bedingte Spannung ist.

Ausgestaltungen des vorstehend definierten Erfindungsgegenstandes sind in Unteransprüchen gekennzeichnet.

Die Erfindung wird im folgenden anhand von in den Fig. 2 und 3 der Zeichnung dargestellten Ausführungsbeispielen näher erläuter. Es zeigt

Fig. 2 eine Ausführungsform eines erfindungsgemäßen Halbleiterspeichers mit einem Bezugsspannungsnetzwerk in Form eines ohmschen Spannungsteilers; und

Fig. 3 ein Bezugsspannungsnetzwerk mit als Widerstände geschalteten MOS-Transistoren.

Fig. 2 zeigt einen Halbleiterspeicher der in Fig. 1 dargestellten Art, wobei gleiche Elemente wie beim Speichernach Fig. 1 mit gleichen Bezugszeichen versehen sind. Im Speicher nach Fig. 2 liegen die MOS-Speichertransistoren, welche vorzugsweise vom Enhancement-Typ sind, mit ihren Source-Elektroden an einem Bezugsspannungsnetzwerk in Form eines durch ohmsche Widerstände R_ia und R_n gebildeten Spannungsteilers, der seinerseits zwischen der Betriebsspannung V_n. und Bezugspotential (Masse) liegt. Damit kann die Spannung am Verbindungspunkt der beiden Widerstände des Spannungsteilers und damit an den Source-Elektroden der Speichertransistoren 1-1 bis N-Ngrößer als eine bei fehlender Ansteuerung der Wortleitungen WL₁ bis WL_n noch vorhandene Restspannung gemacht werden, so daß die Speichertransistoren bei nicht angesteuerten Wortleitungen sicher gesperrt sind. Bei der oben angegebenen Restspannung von z. B. 0,3 Volt auf nicht angesteuerten Wortleitungen und einer Spannung am Verbindungspunkt der Widerstände A₁₀ und R_n des Spannungsteilers und damit an den Source-Elektroden der Speichertransistoren von z. B. 0,5 Volt ergibt sich eine Spannung zwischen den Gates der Speichertransistoren und Source-Elektroden der Speicher-Transistoren von minus 0,2 Volt. Über die Speichertransistoren können daher bei nicht angesteuerten Wortleitungen keine die Leseströme nachteilig beeinflussenden Leckströme fließen.

Eine weitere mögliche Ausgestaltung des Bezugsspannungsnetzwerkes ist in Fig. 3 dargestellt. Bei dieser Ausführungsform wird das Bezugsspannungsnetzwerk durch einen Spannungsteiler mit als Widerstände geschalteten MOS-Transistoren T_iü und T_u gebildet. Es werden dabei vorzugsweise Transistoren vom Depletion-Typ verwendet, wobei jeweils die Drain-Elektrode mit der Gate-Elektrode direkt verbunden ist. Der Verbindungspunkt der beiden als Widerstände geschalteten MOS-Transistoren 7_1U und T_n liegt entsprechend Fig. 2 an den Source-Elektroden der Speichertransistoren 1-1 bis N-N.

Hierzu 2 Blatt Zeichnungen

Claims (5)

Patentansprüche:

1. MOS-integrierter Halbleiter-Festwertspeicher mit in Zeilen und Spalten angeordneten, durch MOS-Speichertransistoren gebildeten Speicherzellen, in denen die Speichertransistoren in jeder Spalte mit ihren gesteuerten Strecken (Source-Drain-Strecken) an jeweils einer Adreßleitung (Bitleitung) und in jeder Zeile mit ihren Steuerelektroden (Gates) an jeweils einer weiteren Adreßleitung (Wortleitung) liegen, dadurch gekennzeichnet, daß die mit der einen Elektrode ihrer gesteuerten Strecken pro Spalte an jeweils einer Bitleitung (BL_x bis BL_n) liegenden Speichertransistoren (1-1 bis N-N) mit der anderen Elektrode ihrer gesteuerten Strecken an Einern Be-jugsspannungsnetzwerk (K₁₀, A₁₁; T₁₀, T₁₁) liegen, wobei die von diesem Bezugsspannungsnetzwerk gelieferte Spannung größer als eine bei fehlender Ansteuerung über Wortleitungen (WL₁ bis WL_n) an den Gates der Speichertransistoren vorhandene, durch Steuerschaltungen für die Wortleitungen bedingte Spannung ist.

2. Halbleiter-Festwertspeicher nach Anspruch I, dadurch gekennzeichnet, daß die Speichertransistoren (1-1 bis N-N) MOS-Transistoren vom Enhancement-Typ sind und mit ihrer Drain an den Bitleitungen (BL₁ bis BL_n) und mit ihrer Source am Bezugsspannungsnetzwerk (R₁₀, R₁,;

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3. Halbleiter-Festwertspeicher nach Anspruch 1 und/oder 2, dadurch gekennzeichnet, daß das Bezugsspannungsnetzwerk als an einer vorgegebenen Spannung ( V_cc) liegender ohmscher Spannungsteiler (A₁₀, R_n) ausgebildet ist.

4. Halbleiter-Festwertspeicher nach Anspruch 1 und/oder 2, dadurch gekennzeichnet, daß das Bezugspannungsnetzwerk als an einer vorgegebenen Spannung ( V_cc) liegender, durch als Widerstände geschaltete MOS-Transistoren (T₁₀, T_n) gebildeter Spannungsteiler ausgebildet ist.

5. Halbleiter-Festwertspeicher nach Anspruch 4, dadurch gekennzeichnet, daß als MOS-Transistoren (T₁₀, T₁₁)HTi Bezugsspannungsnetzwerk als Widerstände geschaltete Transistoren vom Depletion-Typ vorgesehen sind.