DE2836873A1 - Speichersystem mit wahlfreiem zugriff sowie verfahren zu dessen betrieb - Google Patents

Description

B E S C H 'R E I B -U NG-:

Die Erfindung betrifft ein Speichersystem mit wahlfreiem Zugriff der im Oberbegriff des Patentanspruches 1 definierten Art sowie ein Verfahren zum Betrieb eines solchen Speichers.

Ein bekanntes Speichersystem der genannten Art mit wahlfreiem Zugriff verwendet als Speicherelemente MOS- (Metalloxyd-Halbleiter) -Transistoren. Im Vergleich zu entsprechenden Speichersystemen mit wahlfreiem Zugriff, welche bipolare Transistoren verwenden, hat das bekannte System den Vorteil, daß es relativ billig hergestellt werden kann, weist jedoch den Nachteil auf, daß es im Betrieb relativ langsam ist.

Der Erfindung liegt deshalb die Aufgabe zugrunde, ein Speichersystem der eingangs genannten Art dahingehend zu verbessern^ daß es eine höhere Betriebsgeschwindigkeit aufweist.

Diese Aufgabe wird durch die im Patentanspruch 1 definierte Erfindung gelöst.

Es sei darauf hingewiesen, daß ein solches erfindungsgemäßes Speichersystem so aufgebaut und betrieben werden kann, daß eine Vielzahl von Wörtern, welche einen gemeinsamen ersten primären Adressenteil aufweisen, aufgerufen, in Ausgaberegistern zwischengespeichert und nacheinander in einer Verarbeitungseinheit bearbeitet werden können. Während einer solchen Bearbeitung oder Verwendung kann eine Gruppe von Wörtern, die anschließend verwendet werden sollen und die den gespeicherten zweiten primären Adressenteil aufweisen _r derart aufgerufen werden, daß sie bei Erzeugen des Fehlvergleichssignals für eine Speicherung in den genannten Äusgaberegistern bereitstehen. Es ist somit ersichtlich, daß die im Ausgaberegister gespeicherten Wörter für einen sofortigen Zugriff bereitstehen, obwohl ein Speichersystem verwendet

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wird, welches prinzipiell nur eine niedrige Zugriffsgeschwindigkeit aufweist.

Ein Verfahren zum Betrieb des erfindungsgemäßen Speichers ist im Patentanspruch 6 definiert.

Ein Ausführungsbeispiel der Erfindung wird im folgenden anhand der Zeichnungen im einzelnen beschrieben. In diesen zeigt: Figur 1 ein Blockschaltbild eines Speichersystems mit wahlfreiem Zugriff;

Figur 2 ein Blockschaltbild einer Speicherchipanordnung, wie sie in dem in Figur 1 dargestellten System verwendet wird; und Figur 3 ein Zeitdiagramm zur Veranschaulichung der Arbeitsweise des in Figur 1 dargestellten Speichersystems.

Das in Figur 1 dargestellte Ausführungsbeispiel des erfindungsgemäßen Speichersystems erhält von einem nicht gezeigten Verarbeitungssystem unter Steuerung durch das jeweils laufende Programm erforderliche Adressen und Voraufruf-Adressen zugeführt. In dem zu Veranschaulichungszwecken gewählten Ausführungsbeispiel wird ein 16K-Speicher zur Speicherung von 18-bit-Wörtern gewählt, wobei in wahlfreiem Zugriff eine serielle Eingabe und eine parallele Ausgabe erfolgt und die einzelnen integrierten Speicherchips in MOS-Technik aufgebaut sind. Diese Chips sind so angeordnet, daß jedes Chip jeweils ein Bit von 4K-Wörtern speichert. Es sind somit zur Speicherung von 4K 18-bit-Wörtern 18 Chips erforderlich. Da die Speicherkapazität mit 16K. Wörtern gewählt wurde, sind 4 Chip-Gruppen oder -Anordnungen erforderlich, wobei jede Gruppe oder Anordnung aus 18 Chips besteht und jede dieser Chipgruppen 4K Wörter speichert. Die Speicherchipgruppen 10,12,14 und 16 in Figur 1 enthalten somit 18 individuelle Speicherchips mit serieller Eingabe, und paralleler Ausgabe, wobei jede Gruppe 4K Wörter speichert. Zum Aufrufen der 16K Wörter in dem Speicher wird eine aus 14 Bits bestehende Adresse benötigt; die Adressenbits sind in einen ersten oder

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primären Adressenteil (A₁₃ - A₅) und einen zweiten oder sekundären Adressenteil (A₄ - A-J aufgeteilt.

Die Adresseninformation wird an das System über die Eingänge und 21 angelegt; die jeweils für den laufenden Betrieb erforderlichen Adressen A₁₃-A₀werden an die Eingangsklemme 21 angelegt, um die in dieser Adresse gespeicherten Befehle oder Wörter auszugeben, während die Voraufrufadressen A₁₃-A₅ unter der Programmsteuerung einer Verarbeitungseinheit an die Eingangsklemme 20 angelegt werden, um Gruppen von Befehlen oder Wörtern für eine spätere Ausgabe voraufzurufen. In Figur 1 ist zwar für jede dieser Adressenleitungen nur eine einzige Leitung dargestellt, jedoch können selbstverständlich für eine 14-Bit-Adresse jeweils 14 Leiter verwendet werden. Ebenso sind für die mit den Adressenbits A₃-A₀ bezeichnete einzige Leitung in Figur 1 normalerweise drei Leiter vorgesehen.

Die geforderte Adresse an der Eingangsklemme 21 besteht aus 14 Bits A₁₃-A₀, welche dem System in der folgenden Weise zugeführt werden:

Die Adressenbits A₁ -,-A₁- werden aus einem später noch näher beschriebenen Grunde einer Vergleichsschaltung 25 zugeführt, die Bits A₄-A₃ werden an einen 1-Aus-4-Decodierer 26 angelegt, während die Bits A₃-A₀ den einzelnen Chipgruppen 10,12,14 und 16 zugeführt werden. Der Ausgang des l-Aus-4-Decodierers 26 besteht aus 4 Aktivierungssignalen, welche selectiv jeweils einem der 4 Chip-Gruppen 10,12,14 und 16 zugeführt werden. Die Adressen-Bits A₄ und A, werden somit zur Auswahl einer der 4 Chip-Gruppen verwendet, aus der die jeweils gewünschten Befehle oder Wörter ausgegeben werden.

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Die der Eingangsklemme 20 zugeführte Voraufrufadresse besteht lediglich aus dem ersten oder primären Teil ^A13~^A5 ^{von s}P^äter aufzurufenden Befehlsadressen. Der primäre Adressenteil definiert somit eine Gruppe von Adressen von Befehlen oder Wörtern, welche in einer noch zu beschreibenden Weise "voraufgerufen" werden. Die an die Eingangsklemme 20 angelegte Voraufrufadresse wird in ein Voraufrufregister 28 geladen, dessen Ausgang mit jeder der Chip-Gruppen 10, 12, 14 und 16 verbunden ist. Das Anlegen des ersten Teiles der Adresse A.J2 ~ Ας von dem Vo rauf ruf register an jede der Gruppen bewirkt somit den Aufruf einer Gruppe von 32 Befehlen oder Wörtern aus den genannten Chip-Gruppen, welche in solchen Speicherstellen gespeichert sind, deren Adresse den Inhalten der Voraufrufregister-Bits A^ - A₅ entsprechen. Die in der Voraufrufadresse gespeicherten Befehle oder Wörter werden solange nicht in die Ausgaberegister der entsprechenden Chips geladen, bis ein Fehlvergleich-Taktsignal an jede der Gruppen angelegt wird.

Mit dem Voraufrufregister 28 ist ein Jetzt-Vorauf rufregister 29 verbunden, welches den Inhalt des Voraufrufregisters aufnimmt und speichert, wenn an das Jetzt-Aufrufregister ein Fehlvergleich-Taktsignal angelegt wird. Der Ausgang des Jetzt-Aufrufregisters, nämlich der primäre Teil der Adresse A-.o - A₅ der derzeitig aufgerufenen Gruppe von gespeicherten Befehlen, wird der Vergleichsschaltung 25 zugeführt und wird während jedes Befehlszyklus mit dem entsprechenden primären Adressenteil A₁-, - A₁. der an die Eingangsklemme 21 angelegten derzeitig geforderten Adresse verglichen. Die Nichtidentität oder der Fehlvergleich von entsprechenden primären Teilen der Adressen des Jetzt-Aufrufregisters 29 und der Eingangsklemme 21 bewirkt die Erzeugung eines Fehlvergleich-Taktsignals auf einer Leitung 46, welches dem Jetzt-Aufrufregister 29 sowie den Chip-Gruppen 10, 12, 14 und 16 zugeführt wird.

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Die von den einzelnen Gruppen ausgegebenen Befehle oder Wörter werden einem Ausgäbeanschluß 3o zugeführt; obwohl auch in diesem Falle in der Zeichnung der Datenübertragungskanal nur als eine einzige Leitung dargestellt ist, besteht er bei dem beschriebenen Ausführungsbeispiel tatsächlich aus einem· 18-Leiter-Kabel, über welches jeweils ein· 18-Bit-Wort übertragen werden kann.

Die Beschreibung des erfindungsgemäßen Ausführungsbeispiels soll nunmehr unter Bezugnahme auf Figur 2 vereinfacht werden, in welcher eine der in Figur· 1 in Blockform dargestellten Speicher-Chip-Gruppen, nämlich die Speicher-Chip-Gruppe 10/ im einzelnen gezeigt ist. Diese Gruppe oder Anordnung bildet eine Speicheranordnung mit parallelem Zugriff und besteht aus einer Vielzahl von Speicherchips mit wahlfreiem Zugriff mit serieller Eingabe und paralleler Ausgabe; das für die Beschreibung gewählte Ausführungsbeispiel verwendet 18-Bit-Wörter und somit besteht die Speicher-Chip-Gruppe aus.· 18 Chips, von denen in Figur 4 vier mit den Bezugszeichen 35, 36, 37 und 38 angedeutet sind. Jedes der Chips enthält 4K, Speicherstellen (tatsächlich 4o96 Speicherstellen), welche in Gruppen von jeweils 8 Bits unterteilt sind (0-7,8-15,... 4o88 - 4o95). Die Eingangsdaten werden über die Eingabeleitung 52 an die Chips angelegt. Die an eine herkömmliche Decodierschaltung .41 angelegten Adressen-Bits A₁₃-A₅ wählen eine der 8-Bit-Gruppen der 4K-Bits des Chips aus. Wenn eine 8-Bit-Gruppe ausgewählt ist, werden die logischen Pegel der ausgewählten 8 Speicherelemente an die 8 Äusgangsleiter 44 gelegt.

Somit werden über die Leiter 44 an ein Ausgaberegister durch die genannten logischen Pegel 8 Bits zugeführt; jedoch werden die durch diese logischen Pegel auf den Leitern

44 dargestellten Informationen solange nicht in das Register

45 eingetaktet, bis ein auf der Leitung 46 auftretendes Fehlvergleichssignal die Eingabe der auf den Leitern 44 vorhandenen Informationen in das Eingaberegister 45 bewirkt.

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Es sei an dieser Stelle darauf hingewiesen, daß der primäre Adressenteil, d.h. die Bits A₁₃-A₅, in der Weise von dem in Figur 1 dargestellten Voraufrufregister 28 empfangen wird, daß die auf den Leitern 44 vorhandenen logischen Pegel den ersten Adressenteil einer Gruppe von Wörtern oder Befehlen darstellen, welche voraufgerufen wurden. Ferner stellen die in dem Ausgaberegister 45 gespeicherten Informationen den ersten Adressenteil A₁-, - A₁- einer Gruppe von Wörtern oder Befehlen dar, welche zum jetzigen Zeitpunkt durch die an die Eingangsklemme 21 der Figur 1 angelegte angeforderte Adresse aufgerufen wurden.

Die Adressen-Bits A2 - A_Q werden an eine herkömmliche Decordierschaltung 48 angelegt, deren Ausgang zur Auswahl eines der in dem Ausgaberegister 45 gespeicherten Bits mit einer Ausgabetorschaltung 54 verbunden ist; somit wird ein einzelnes Bit eines 18-Bit-Ausgabewortes in dem Chip 35 ausgewählt. In gleicher Weise wird jeweils ein weiteres einzelnes Bit des 18-Bit-Ausgangswortes in jedem der anderen Chips 36, 37 usw. der Anordnung 10 ausgewählt. Das Ergebnis dieser Auswahl ist ein 18-Bit-Wort,von dem jeweils ein Bit in jedem der 18 Ausgäberegister jedes der 18 Chips der Anordnung enthalten ist. Da jede der Speicher-Chip-Gruppen 10, 12, 14 und 16 Adresssnbits A₁₃ - A_g und Adressenbits A₂ - A_Q erhält, hat das Speichersystem 4 Wörter oder Befehle mit jeweils 18 Bits in den 4 Gruppen ausgewählt. Aus diesem Grunde werden die Adressenbits A₄ - A₃ in dem 1-Aus-4-Decodierer 26 in der Weise decodiert, um ein Aktivierungssignal EN zu erzeugen und dadurch über die Torschaltungen 55 eine der Speicherchipgruppen auszuwählen, wodurch wiederum die ausgewählten Bits dieser ausgewählten Chip-Gruppe an die Ausgabeanschlüsse 30 gelangen.

Zum besseren Verständnis des beschriebenen Ausführungsbeispieles der Erfindung sei nunmehr auf die Figur 3 Bezug genommen. Die Figur 3 ist ein Zeitablaufdiagramm, in welchem die Folge der einzelnen Ereignisse aufgeführt ist, wie sie beim Aufrufen eines Wortes aus dem Speicher, wie er anhand

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der Figuren 1 und 2 beschrieben wurde, auftreten. In Figur 3 ist der erste Adressenteil einer Wortadresse (A-J₃ - Ag) mit dem Buchstaben "N" bezeichnet. Der zweite Teil der Adresse ist durch die verallgemeinerte Bezeichnung "xxx" kenntlich gemacht. Mit diesem in Figur 3 dargestellten Diagramm soll die Folge von Ereignissen kenntlich gemacht werden, wenn eine Gruppe von Wörtern, welche den gemeinsamen primären Adressenteil N₁ aufweist, in die Ausgaberegister der verschiedenen Chips geladen wurde und eine zweite Gruppe von Wörtern, welche einen zweiten gemeinsamen primären Adressenteil N₄ aufweist, anschließend in die Ausgaberegister für eine spätere Verwendung geladen werden soll.

In der ersten Zeile A der Figur 3 sind willkürlich gewählte Zeitperioden dargestellt, um die Beschreibung der verschiedenen während aufeinanderfolgender Zeitperioden auftretenden Ereignisse zu erleichtern. Die zweite Zeile B der Figur 3 zeigt eine schematische Bezeichnung von an den Eingabeanschluß 21 der Figur 1 nacheinander angelegten Adressen; die geforderte Adresse wird jeweils durch einen ersten oder primären Adressenteil N.. und einen zweiten oder sekundären Adressenteil xxx dargestellt. Während aufeinanderfolgenden Zeitperioden behält die geforderte Adresse normalerweise den gleichen primären Adressenteil N^ bei, während der sekundäre Adressenteil sich während aufeinanderfolgender Perioden ändert, um dem Programm zu ermöglichen, in den Ausgaberegistern der verschiedenen Chips zwischengespeicherte Befehle oder Wörter auszugeben. Die dritte Zeile C in Figur 3 stellt den Inhalt des Jetzt-Aufrufregisters dar. Das Jetzt-Aufrufregister enthält den primären Adressenteil des zum augenblicklichen Zeitpunkt in den Ausgaberegistern des Speiehersystems gespeicherten Inhalts. Die Aufgabe des Jetzt-Aufrufregisters wird in der folgenden Beschreibung noch verdeutlicht werden.

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Die vierte Zeile D der Figur 3 veranschaulicht einen logischen Pegel auf dem Ausgangsleiter der Vergleichsschaltung 25. Dieser logische Pegel befindet sich bei dem beschriebenen Ausführungsbeispiel solange auf hohem Potential, bis ein "Fehlvergleich" auftritt, wodurch dieser Pegel auf niedriges Potential übergeht, und zwar solange, bis die an die Vergleichsschaltung 25 angelegten primären Adressenteile wieder identisch sind. Die 5. Zeile E der Figur 3 stellt einen System-Takt dar, welcher die Zeit innerhalb jedes Zeitperiodenblockes bestimmt, zu der das System die verschiedenen Schaltungen taktet und die übertragung von Informationen zwischen verschiedenen Elementen des Systems synchronisiert. Dieser System-Takt kann durch das Datenverarbeitungssystem, mit welchem das vorliegende Speichersystem zusammenarbeitet, geliefertes Taktesignal sein oder er kann ein von dem Datenverarbeitungssystem unabhängiges Speichertaktsignal sein. Die 6. Zeile F der Figur 3 veranschaulicht das Auftreten eines Fehlvergleichssignals, welches durch die Vergleichsschaltung 25 erzeugt wird und sowohl an das Jetzt-Aufrufregister 29 als auch an jedes der Chips in jeder der Gruppen 10, 12, 14 und 16 angelegt wird. Die 7. Zeile G der Figur 3 stellt den Inhalt des Vorauf ruf registers dar. Das in Figur 3 gewählte Beispiel zeigt, daß ein primärer Adressenteil N₄ einer neuen Gruppe von Befehlswörtern in das Voraufrufregister geladen wurde und solange darin bleibt, bis die nächste Gruppe von Befehlswörtern, welche einen gemeinsamen primären Adressenteil N-^ aufweist, in dieses Register geladen wird.

Unter Bezugnahme auf Figur 3 wird nunmehr eine Folge von Operationen beschrieben. Während der ersten Zeitperiode enthält das Jetzt-Aufrufregister den primären Adressenteil N₁ einer Gruppe von in dem Speicher gespeicherten Befehlen oder Wörtern. Die augenblicklich geforderte Adresse während der Zeitperiode 1 enthält den primären Adressenteil N^, welcher mit dem Inhalt des Jetzt-Aufrufregisters übereinstimmt.

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Da die augenblicklich geforderte Adresse und das Jetzt-Aufrufregister jeweils den gleichen primären Adressenteil aufweisen, bleibt der logische Pegel der Vergleichsschaltung zum Zeitpunkt des Auftretens des System-Taktes auf hohem Potential. Da keine Änderung des logischen Pegels der Vergleichsschaltung (Zeile D) erfolgt, tritt auch kein Fehlvergleichssignal auf. Es sei jedoch darauf hingewiesen, daß während der Zeitperiode 1 in das Voraufrufregister der primäre Adressenteil N₄ einer neuen Gruppe von aus dem Speicher aufzurufenden Wörtern geladen wurde. Somit ist in dieser Zeitperiode der Zustand der Figur 1 folgender: Das von der an den Eingangsanschluß 21 angelegten Adresse geforderte Wort liegt in Form des entsprechenden 18-Bit-Wortes an dem entsprechenden Ausgabeanschluß 30; das Jetzt-Aufrufregister enthält einen primären Adressenteil, welcher identisch ist mit dem primären Adressenteil der an den Eingabeanschluß 21 angelegten Adresse und es erfolgte ein positiver Vergleich in der Vergleichsschaltung 25. Es wird kein Fehlvergleichssignal erzeugt und demzufolge wird auch kein Fehlvergleichssignal an das Jetzt-Aufrufregister oder eine der Speicherchips-Gruppen angelegt. Das Voraufrufregister 28 enthält den primären Adressenteil der nächsten Gruppe von aus dem Speichersystem aufzurufenden Befehlen. Der primäre Adressenteil im Voraufruf register 28 ist bereits an jedes der Chips angelegt worden, wodurch in dem Decodierer 41 die Auswahl einer Gruppe von 8 Bits zur Ausgabe auf die Leiter 44 begonnen hat. Dieser Auswähl- oder Aufruf-Vorgang ist relativ langsam (beispielsweise 400 Nanosekunden). Betragen beispielsweise die Zeitperioden 1, 2.....in Figur 3 jeweils 50 Nanosekunden, dann sind für den AuswählVorgang 8 solcher Zeitperioden erforderlich; nach der 8. Zeitperiode würde sich die voraufgerufene Information auf den Leitern 44 befinden, von wo sie in Abhängigkeit vom Auftreten eines Fehlvergleichtaktsignals in das Register 45 eingetaktet werden könnte.

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Die während der Zeitperiode 2 auftretenden. Umstände oder Ereignisse sind die gleichen wie in der Zeitperiode 1. Jedoch ändert sich der sekundäre Adressenteil "xxx" von Zeitperiode zu Zeitperiode, um auf diese Weise vor~bestimmte Wörter von den in den Ausgaberegistern der einzelnen Chip-Gruppen gespeicherten Wortgruppen auszuwählen. Es sei darauf hingewiesen, daß die Zugriffszeit während jeder dieser Zeitperioden gering ist, da die aus dem Speicher auszugebende Information in den Ausgaberegistern gespeichert ist und nicht aus den relativ langsam arbeitenden Speicherelementen, welche beispielsweise MOS Speicherelemente sein können, abgerufen werden muß. In Figur 3 wurden somit die ersten 15 Zeitperioden als solche Zeitperioden dargestellt, in welchen der einzige Wechsel der jeweils aufeinanderfolgenden geforderten Adresse die Änderung des sekundären Adressenteiles derselben ist, so daß das aufgerufene Wort immer nur aus den Ausgaberegistern ausgelesen zu werden braucht.

In der Zeitperiode 16 enthält jedoch nunmehr die geforderte Adresse den primären Adressenteil N^, welcher sich von dem in dem Jetzt-Aufrufregister gespeicherten primären Adressenteil N₁ unterscheidet. Der von der Vergleichsschaltung erzeugte logische Pegel wechselt deshalb auf niedriges Potential und beim Auftreten des System-Taktes wird somit von der Vergleichsschaltung 25 ein Fehlvergleichssignal erzeugt. Das Fehlvergleichssignal wird an das Jetzt-Aufrufregister 29 angelegt, wodurch in dieses der Inhalt des Voraufrufregisters 28 eingegeben wird. Somit wird innerhalb der Zeitperiode 16 der Inhalt des Jetzt-Aufrufregisters 28 von dem primären Adressenteil N- in den primären Adressenteil ^N4 geändert. Gleichzeitig wird das Fehlvergleichssignal an jedes der Chips des Speichersystems angelegt; wie bereits im Zusammenhang mit der Beschreibung der Figur 2 erläutert wurde, bewirkt das Fehlvergleichssignal die Eingabe der auf den Leitern 44 vorhandenen logischen Pegel in das Ausgaberegister 45 jedes der Chips. Somit wird in der Zeitgabeperiode 16 eine neue Gruppe von Befehlswörtern in

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die Ausgaberegister der Chips geladen, eines der neu geladenen Wörter zur Bereitstellung an den Ausgabeanschluß ausgewählt und der in dem Voraufrufregister enthaltene primäre Adressenteil in das Jetzt-Aufrufregister übertragen.

Die Zeitperiode 17 veranschaulicht, daß die geforderte Adresse einen primären Adressenteil N₄ enthält, welcher mit dem Inhalt des Jetzt-Aufrufregisters übereinstimmt; deshalb bleibt der logische Pegel der Vergleichsschaltung auf hohem Potential und es wird kein Fehlvergleichssignal erzeugt. Die Zeitperioden 18-25 entsprechen der Zeitperiode 17, wobei sich lediglich der sekundäre Adressenteil der geforderten Adresse ändert. Während der Zeitperiode wird jedoch außerdem beispielsweise in das Voraufrufregister ein neuer primärer Adressenteil N₁₀ geladen. Der neue primäre Adressenteil im Voraufrufregister bewirkt, daß die logischen Pegel auf den Leitern 44 in jedem der Speicher-Chips des Speichersystems die der neuen Gruppe von Wörtern, welche beim Auftreten des nächsten Fehlvergleichssignals ausgewählt werden sollen, entsprechenden Werte annehmen.

Die Register und die Vergleichsschaltung in Figur. 1 können üblicher bekannter Bauart sein und brauchen deshalb nicht im einzelnen beschrieben zu werden; außerdem können die für das gewählte Ausführungsbeispiel verwendeten Speicher-Chips mit wahlfreiem Zugriff und seriellem Eingang und parallelem Ausgang übliche Decodierlogikschaltungen, Ausgaberegister und Torschaltungen enthalten. Eine 4o96x1-Organisation mit einem 8-Bit-Ausgaberegister wurde lediglich als ein mögliches Beispiel beschrieben; eine Chip-Organisation beispielsweise mit einem 16Kx1-Chip mit einem 32-Bit-Ausgabe-Register kann ebenfalls ohne Schwierigkeiten in dem erfindungsgemäßen Speichersystem verwendet werden. Die Verwendung eines Voraufrufregisters zum "Voraufrufen" jedoch nicht zum Laden der Ausgaberegister in Kombination mit einem fortlaufenden Vergleich des Inhalts eines Jetzt-Aufrufregisters mit der jeweils im Augenblick vorliegenden

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geforderten Adresse erlaubt die Verwendung der relativ langsamen jedoch preisgünstigen MOS-RAM-(Random Access Memory)-Speicherchip-Technologie, während gleichzeitig Geschwindigkeiten erreicht werden können, die bisher nur mit einer
wesentlich teureren integrierten Schaltungstechnologie erreicht werden konnten, welche zu-dem eine wesentliche niedrigere
Speicherkapazität ermöglicht. Durch Gestaltung des Rechner-Programms in der Weise, daß es innerhalb von Wortgruppen
arbeitet bzw. umläuft, welche durch den primären Adressenteil der Adresse ausgewählt werden, wird praktisch die gesamte Zeit, welche für den Speicherzugriff und die Ausgabe von Wörtern oder Befehlen benötigt wird, innerhalb einer
Gruppe von Befehlen und nicht zwischen Gruppen von Befehlen benötigt. Das Verfahren zum Aufrufen eines bestimmten
Wortes aus einer Gruppe voraufgerufener Wörter aus den Ausgaberegistern kann mit sehr hoher Geschwindigkeit erfolgen; beispielsweise arbeiten die Vergleichsschaltungen innerhalb von Zeitperioden, die geringer als 25 Nanosekunden
sind, während die Ausgabeauswähllogik eines typischen MOS-RAM-Speicherchips mit seriellem Eingang und parallelem Ausgang sehr schnell gemacht werden kann, da sie nur eine sehr geringe Anzahl von Torschaltungen enthält. Die Transistoren in den AusgabetorschaItungen können für eine schnelle
Operationszeit ausgestaltet werden, indem speziell dotierte MOS-Transistoren oder bibolare Transistoren verwendet
werden.

Nachdem das Rechnerprogramm mehrere Instruktionen oder Befehle innerhalb einer Gruppe von Befehlen ausgeführt hat, springt es gegebenenfalls zur nächsten Gruppe, welche zuvor voraufgerufen wurde. Wenn dieser Sprung stattfindet, dann werden die Ausgaberegister innerhalb der einzelnen RAM-Speieher-Chips geladen, der Inhalt des Voraufrufregisters wird in das Jetzt-Aufrufregister übertragen und der oben beschriebene Vorgang wird weitergeführt. Der Hauptvorteil der beschriebenen Vorauf ruf technik besteht darin, daß eine Hochgeschwindigkeitsspeicherung mit weniger und billigeren Speicherchips realisiert

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werden kann, als dies normalerweise zur Erzielung dieser Vorteile möglich wäre. So werden beispielsweise zum Aufbau einer Befehlsspeichereinheit mit 16K-Wörtern mit jeweils 18 Bits in ECL-Technik (emitter-gekoppelter Logik) 288 Chips benötigt, da die größtmögliche Speicherdichte eines ECL-Chips. IK ist. Im Vergleich dazu werden bei Verwendung von 4KxI-RAM-Chips mit serieller Eingabe und paralleler Ausgabe nur 72 Chips benötigt. Außerdem sind diese RAM-MOS-Chips mit serieller Eingabe und paralleler Ausgabe wesentlich billiger als die ECL-RAM-Chips. Somit wird durch die Erfindung eine wesentliche Kosteneinsparung erzielt, ohne daß eine Verminderung der Arbeitsgeschwindigkeit des Speichersystems in Kauf genommen werden muß.

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Claims (1)

1. NCR CORPORATION Dayton, Ohio (V. S t. A.)

   Patentanmeldung P

   Unser Az.: Case 2419/GER

   SPEICHERSYSTEM MIT- WAHLFREIEM ZUGRIFF SOWIE VERFAHREN ZU

   DESSEN- BETRIEB

   P atentansprüche: ■ .

   (Iy Speichersystem, enthaltend

   a) Speicheranordnungen mit einer Vielzahl von Speicherplätzen zur Speicherung von Wörtern,

   b) Ausgaberegister, und

   c) Adresseneingänge zur Aufnahme von Adressen von aufzurufenden Speicherplätzen, wobei die Adressen entsprechende primäre und sekundäre Adressenteile besitzen und die genannten primären Adressenteile in der genannten Anordnung gespeicherten Gruppen von Wörtern gemeinsam sind,

   gekennzeichnet durch

   d) Zwischenspeicher (28,29) zur Speicherung erster und zweiter primärer Adressenteile,

   e) Auswählmittel (26,48), welche auf den sekundären Adressenteil einer an den genannten Adresseneingang (21) angelegten Adresse ansprechen und die Auswahl eines Wortes aus einer Gruppe von in den genannten Ausgaberegistern (45) gespeicherten Wörtern bewirken, und

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   f) Vergleichsschaltungen zum Vergleichen des primären Adressenteiles einer an den genannten Adresseneingang (21) angelegten Adresse mit dem in den genannten Zwischenspeichern (28,29) gespeicherten ersten primären Adressenteil und zum Erzeugen eines Fehlvergleichssignals bei Feststellung von Nichtidentität, wobei dieses Fehlvergleichssignal bewirkt, daß in das genannte Ausgaberegister (45) eine Gruppe von in den genannten Speicheranordnungen gespeicherten Wörtern geladen wird, welche den genannten gespeicherten zweiten primären Adressenteil gemeinsam haben.

   2. Speichersystem nach Anspruch 1, dadurch gekennzeichnet, daß die Zwischenspeicher enthalten

   a) ein erstes Speicherregister (29) zum Speichern des genannten ersten primären Adressenteils, und

   b) ein zweites Speicherregister (28), das mit dem ersten Speicherregister (29) gekoppelt ist und zur Speicherung des genannten zweiten primären Adressenteiles dient, wobei das genannte Fehlvergleichssignal bewirkt, daß der Inhalt des genannten zweiten Speicherregisters (28) in das erste Speicherregister (29) übertragen wird.

   3. Speichersystem nach den Ansprüchen 1 oder 2, dadurch gekennzeichnet, daß die Speicheranordnungen aus einer Vielzahl individueller Speicheranordnungen (35-38) bestehen und daß die Ausgaberegister (45) aus einer Vielzahl von jeweils den einzelnen Speicheranordnungen zugeordneten Ausgaberegistern bestehen.

   4. Speichersystem nach Anspruch 3, dadurch gekennzeichnet, daß die genannten Speicheranordnungen entsprechende integrierte Schaltungschips mit Speicherschaltungen mit wahl-

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   ■ /-

   freiem Zugriff enthalten, wobei die Ausgaberegister (45) jeweils in die integrierten Schaltungschips der entsprechenden Speicheranordnungen aufgenommen sind, und wobei jede Speicherschaltung mit wahlfreiem Zugriff eine Vielzahl paralleler Ausgangsleiter (44) besitzt, welche mit entsprechenden Registerstufen des zugeordneten Ausgaberegisters (45) gekoppelt sind.

   5. Speichersystem nach Anspruch 4, dadurch gekennzeichnet, daß die Auswählmittel enthalten

   a) einen ersten Decodierer (26) zur Aufnahme eines ersten Teiles des genannten sekundären Adressenteiles und zum Erzeugen eines Aktivierungssignals für eine ausgewählte Gruppe der genannten Speicheranordnungen,

   b) einen zweiten Decodierer (48) zur Aufnahme eines zweiten Teils des genannten sekundären Adressenteiles, wobei dieser zweite Decodierer aus einer Vielzahl einzelner jeweils den einzelnen Speicheranordnungen zugeordneten Decodiereinheiten besteht, und

   c) Aus gäbe to rs chal tun gen (5.4,55) welche mit den Ausgängen der genannten Ausgaberegister und mit den Ausgängen der einzelnen Decodierer verbunden sind und das genannte Aktivierungssignal aufzunehmen vermögen.

   6. Verfahren zum Betreiben eines Speichersystems mit wahlfreiem Zugriff, welches eine Vielzahl Speicherplätze zur Speicherung von Wörtern besitzt, wobei jedes Wort eine Adresse aufweist, die aus einem primären und einem sekundären Adressenteil besteht, wobei der erste Adressenteil entsprechenden Gruppen der gespeicherten Wörter gemeinsam ist, gekennzeichnet durch folgende Schritte:

   a) Vorübergehende Speicherung eines ersten und eines zweiten primären Adressenteiles,

   b) Aufrufen aller Speicherplätze des Speichersystems, welche den genannten ersten primären Adressenteil aufweisen und

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   vorübergehende Speicherung der aufgerufenen Wörter,

   c) Decodieren des sekundären Adressenteiles einer eingegebenen Adresse und Auswählen eines der vorübergehend gespeicherten aufgerufenen Wörter, das durch den decodierten sekundären Adressenteil definiert ist,

   d) Vergleichen des primären Adressenteils der genannten eingegebenen Adresse mit dem gespeicherten ersten primären Adressenteil, und

   e) Erzeugen eines FehlVergleichssignals im Falle einer Nichtidentität bei dem durchgeführten Vergleich.

   7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß in Abhängigkeit von dem genannten Fehlvergleichssignal alle diejenigen Wörter des Speichersystems zwischengespeichert werden, welche den genannten zweiten primären Adressenteil aufweisen.

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