DE2831726A1

DE2831726A1 - Logik-analysator mit einem oder mehreren kanaelen

Info

Publication number: DE2831726A1
Application number: DE19782831726
Authority: DE
Inventors: Uwe Dipl Ing Beis; Peter Ing Grad Lambrecht; Claus Ing Grad Rothe
Original assignee: Licentia Patent Verwaltungs GmbH
Current assignee: Licentia Patent Verwaltungs GmbH
Priority date: 1978-07-19
Filing date: 1978-07-19
Publication date: 1980-01-31

Description

"Logik-Analysator mit einem oder mehreren Kanälen:I
Die Erfindung betrifft einen Logik-Analysator gemäß dem Oberbegriff von Anspruch 1.
Es sind Logik-Analysatoren zur Analyse von seriellen oder parallelen Bitmustern allgemein bekannt, bei denen ein zu prüiendes Bitmuster je nach Wortlänge in den Schieberegistern einer der Wortlänge entsprechenden Anzahl von Kanälen gespeichert wird. Handelsübliche Logik-Analysatoren sind üblicherweise mit 4,8 oder 16 Kanälen ausgestattet; jeder Kanal realisiert durch ein Schieberegister von 256, 512, 1024 oder 2048 bit Lange. Fur die Ubernahme der Bitmuster (Eingangssignale) stehen im wesentlichen drei Betriebsarten zur Verfügung: Freilaufend, getriggert auf ein externes Signal und getriggert auf eine Bitkombination, diese abgeleitet vom Eingangssignal. Nachteilig ist, daß diese Betriebsarten für die Verwendung eines Logik-Analysators in rechnergeführten Prüfsystemen nicht ausreichen, da lange Prüfzeiten entstehen können.
Der Erfindung liegt daher die Aufgabe zugrunde, einen Logik-Analysator zu schaffen, der mit solchen Betriebsarten ausgestattet ist, daß ein rechnergeführter Betrieb zu effektiven Ergebnissen führt.
Die Aufgabe wird erfindungsgemäß durch die kennzeichnenden Merkmale von Anspruch 1 gelöst.
Ausgestaltungen der Erfindung sind in den Unteransprüchen 2 bis 5 beschrieben.
Vorteile der Erfindung sind darin zu sehen, daß der Logik-Analysator auf eine geordnete Bitmusterfolge, auf eine ungeordnete Bitmusterfolge sowie auf ein beliebiges Bitmuster aus einer vorgegebenen Auswahl getriggert werden kann. Weiterhin kann die Trigger-Bit-Kombination während der Datenübernahme synchron oder asynchron geändert werden.
Die Benutzung dieser vier ffdglichkeiten führt zu einer Datenkompression im Logik-Analysator, die eine wesentliche Voraussetzung für die Korrespondenz mit einem Rechner ist.
Im erfindungsgemäßen Logik-Analysator sind alle vier I5Xöglichkeiten vorgesehen, realisiert durch folgenden technischen Aufbau: Jedes Datenschieberegister jedes Kanals erhält ein parallel betriebenes Hilfsschieberegister gleicher Kapazität. Während das Datenschieberegister Informationen übernimmt, arbeitet das Hilfsschieberegister auf die Triggerschaltung und verändert die Bitkombination zum Trigger. Damit ist die vierte Möglichkeit erfüllt. wird jetzt der vordere Teil des Hilfsschieberegisters als Asoziativ-Speicher aufgebaut, so können auch die ersten drei Triggermöglichkeiten leicht realisiert werden.
In der Zeichnung ist ein Ausführungsbeispiel nach der Erfindung dargestellt und zwar zeigt die einzige Figur das Blockschaltbild eines Logik-Analysators.
Der dargestellte Logik-Analysator weist insgesamt drei Kanäle 1, 2 und 3 auf, wobei die Anzahl der Kanäle im Prinzip beliebig groß sein kann. Jeder Kanal weist ein Datenschieberegister 1a, 2a bzw. 3a und ein Hilf s schieb eregi ster Ib, 1c, 2b, 2c sowie 3b, 3c auf, wobei die Teile 1c, 2c und 3c der HilSsschieberegister jeweils mit zugehörenden Triggereinrichtungen 4, 5 und 6 als Asoziativspeicher wirken.
Der ausgang jedes Datenschieberegisters 1a, 2a und 3a und der Eingang jedes Hilfsschieberegisters 1bc, 2bc und 3bc ist mit einem Rechneranschluß 7 elektrisch leitend verbunden, wobei der Rechneranschluß 7 gleichzeitig an eine von einem Taktgenerator 8 gespeiste Betriebsartenschaltungsanordnung 9 zur Einstellung derselben angeschlossen ist. Die Betriebsartenschaltungsanordnung 9 gibt an die Schieberegister der Kanäle 1, 2 und 3 den Takt zur Signalaufnahme über die jedem Kanal zugeordnete Triggereinrichtung 4, 5 und 6 weiter. Außerdem ist sie mit den Triggereinrichtungen 4, 5 und 6 verbunden, um die Triggerbetriebsart wählen zu können. Die Signale für die Triggereinrichtungen 4, 5 und 6 werden von dem mit 10 bezeichneten Prüfobjekt abgegeben.
L e erse i t e

Claims

Patent anspruc he Logik-Analyzator mit einem oder mehreren Kanälen, wobei Jeder Kanal aus einer Daten-Schieberegister besteht zur Aufnahme von an dem Eingang des Daten-Schieberegisters anliegenden seriellen, digitalen ignalen und der Parallelbetrieb mehrerer Kanäle die Aufnahme paralleler, digitaler Signale dadurch erlaubt, daß mittels einer Triggereinrichtung, auf die die digitalen Signale zusätzlich wirken, die Signalübernahme eingeleitet wird, gesteuert durch eine auf die Triggereinrichtung zusätzlich ein-irkende Betriebsartenauswahlschaltungsanordnung, die es zulässt, daß die Signalübernahme alternativ durch Trigger mittels eines separaten Signals, mittels einer Bitkombination, diese ausgewählt aus den Eingagssignalen, und synchron sowie asynchron freilaufend möglich ist, dadurch gekennzeichnet, daß zu jedem Datenschieberegister (1a, 2a, 3a) jedes Kanals ein iIfsschieberegister (1b, Ic, 2b, 2c, 3b und 3c) gleicher Kapazität parallel betrieben wird, das mit seinem susgaRg mit einem Einstelleingang der dem zugehörenden Kanal zugeordneten Triggereinrichtung (4, 5 oder 6) verbunden ist und daß die der Triggereinrichtung (4, 5 oder 6) am nächsten liegenden peicherzelIen des Hilfsschieberegisters für zwei oder mehr Kanäle gleichzeitig als Asoziativ-Speicher (1 c, 2c, 3c) betrieben werden, derart, daß ein ständiger Vergleich der digitalen Eingangssignale mit dem gesamten Inhalt dieser Speicherzellen durchgeführt wird und bei Überreinstimmung mit einer oder mehreren Speicherzellen ein Signal abgegeben wird, das einer Betriebsartenauswahlschaltungsanordnung (7) zugeführt wird
2. Logik-Analysator nach Anspruch 1, dadurch gekennzeichnet, daß die Betriebsartenausoahlschaltungsanordeung (7) eine Signalübernahme einleitet, wenn die Eingangssignale bei zwei oder mehreren Kanälen mit einer der in den Hilfsscbieberegistern gespeicherten Trigger-Bitkombination übereinstimmt, derart, daß es unbedeutend ist,- bei welcher Trigger-Bitkombination die Überreinstimmung gefunden wurde.
3. logik-Analysator nach Anspruch 1, dadurch gekennzeichnet, daß die Betriebsartenauswahlschaltungsanordnung (7) eine Signalübernahme einleitet, wenn eine Folge von Eingangssignalen bei zwei oder mehreren Kanälen mit einer identischen, in gleicher Reihenfolge im Hilfsschieberegister gespeicherten Trigger-Bitkombinationsfolge übereinstimmt.
4. Logic-Analysator nach Anspruch 1, dadurch gekennzeichnet, daß die Betriebsartenauswahlschaltungsanordnung (7) eine Signalübernahme einleitet, wenn eine Folge von Eingangssignalen bei zwei oder mehreren Kanälen mit einer identischen, in beliebiger Reihenfolge in Hilfsschieberegister gespeicherten Trigger-Bitkombinationsfolge übereinstimmt.
5. logik-Analysator nach Anspruch 1, dadurch gekennzeichnet, daß die Hilfsschieberegister von zwei oder mehr Kanälen mit Trigger-Bitkombination gefüllt sind, wobei die Trigger-Bitkombinationen nacheinander mit den Eingangssignalen verglichen werden, derart, daß bei einer Übereinstimmung die Hilfsschieberegister um eine Position weitergeschoben werden und mit der dann an der Triggereinrichtung liegenden Bitkombination vergleichen wird, wobei in den Datenschieberegistern (1a, Ib, Ic) die Zeit zwischen den zugeordneten Triggerereignissen in binärer Form eingeschrieben wird sowie bei Anwahl durch die Betriebsartenauswahlschaltungsanordnung (7) auch das Eingangs signal selbst zusammen mit der Zeit eingeschrieben wird.