DE2755656A1

DE2755656A1 - Einrichtung zum speicherschutz fuer digitalspeicher

Info

Publication number: DE2755656A1
Application number: DE19772755656
Authority: DE
Inventors: Ronald Eugene Bodner; Thomas Lee Crooks; Richard Craig Kiscaden
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1976-12-27
Filing date: 1977-12-14
Publication date: 1978-06-29
Also published as: JPS5733639B2; US4093986A; IT1113840B; GB1577592A; JPS5382233A; BR7708664A; FR2375656B1; FR2375656A1

Description

iAnmelderin: International Business Machines

! Corporation, Armonk, N.Y. 10504

te-bd Einrichtung zum Speicherschutz für Digitalspeicher

Die Erfindung betrifft eine Einrichtung zum Speicherschutz nach dem Oberbegriff des Hauptanspruchs.

Zum Schutz eines Digitalspeichers gegen unerwünschte Zugriffe !wurden bisher der Speicheradresse zusätzliche Bits hinzugefügt, sogenannte Speicherschutzbits, die zur Steuerung jdes Zugriffs dienten. Diese Speicherschutzbits hatten im piormalfall nur dann eine Bedeutung, wenn sich das System in |der sogenannten "Speicherschutz"-Betriebsart befand; sie Igaben dann entweder an, daß die betreffende Speicherstelle gegen einen Lesezugriff oder gegen einen Schreibzugriff gelschützt war. Die Schutzfunktion konnte dabei unabhängig von jder in Systemen mit virtueller Adressierung notwendigen Adreßjübersetzungen betrieben werden. Dieser bisherige Stand der [Technik ist beispielsweise durch die US Patenschrift 3 828 [repräsentiert.

bei den bisher bekannten Systemen mit Speicherschutzeinrichjtungen, beispielsweise den in den US Patenschriften 3 651 475, 3 742 458 und 3 827 029 beschriebenen, mußten Adreßgrenzen beachtet werden. Eine weitere für den Betrieb des Systems nachteilige Eigenschaft bekannter Systeme besteht darin, daß für Programmaufgaben der Zentraleinheit (CPU) einerseits und äer Eingabe/Ausgabeoperation andererseits keine getrennten Register für die Adreßübersetzung vorgesehen waren; ein Beispiel hierfür ist in der US Patenschrift 3 828 327 zu finden. Zwar ist in dem Artikel IBM Technical Disclosure Bulletin, Ifol. 19, Nr. 1, Juni 1976 auf Seite 268 eine Adreßübersetzungs-

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Einrichtung beschrieben, die sowohl für Programmaufgaben als auch für E/A Operationen zur Verfügung stand, doch wird auch hier nur ein einziger Satz von Adreßübersetzungs-Registern zur Verfügung gestellt. Die dadurch entstehende Einrichtung ist ziemlich aufwendig und kann außerdem den Systembetrieb verlangsamen, wenn von beiden Seiten gleichzeitig Anforderungen an die Übersetzungsregister gestellt werden.

Ein weiterer Nachteil bekannter Systeme besteht darin, daß ibei der Adreßübersetzung die jeweils aktive Unterbrechungsebene oder die "Cycle Steal"-Zugriffe zum Speicher nicht berücksichtigt wurden. Schließlich wurden im bisherigen Stand der Technik auch keine getrennten und voneinander unabhängigen Steuereinrichtungen für Adreßübersetzung vorgesehen, wenn sowohl ein Steuerprozessor als auch ein Hauptspeicherprozessor vorhanden sind.

Die vorliegende Erfindung stellt sich deshalb die Aufgabe, eine Einrichtung zum Speicherschutz anzugeben, in der die geschilderten Nachteile des Standes der Technik nicht auftreten und mit der die Speicherschutz-Funktion in kostengünstiger Heise realisiert werden kann.

Diese Aufgabe wird durch die im Hauptanspruch gekennzeichnete j Erfindung gelöst; Ausgestaltungen der Erfindung sind in den | Unteransprüchen enthalten.

Im wesentlichen beruht die Erfindung darauf, daß mit einer Speicheradresse gleichzeitig ein Register adressiert wird, in dem entweder die Adresse einer Speichersteile enthalten ist, oder eine Adresse, die zur Sperrung der Speicheroperation führt. In einem System, das mit virtueller Adressierung arbeitet, werden dementsprechend die Adreßübersetzungs-Register mit den übersetzten Adressen oder mit Spezialadressen für

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j Speicherschutzzwecke geladen. An die Einrichtung zur Adreß- ;übersetzung ist ein Schaltkreis angeschlossen, der ein Anzeigesignal (except) abgibt, wenn eine der Adreßübersetzung zugeführte Adresse auf eine der Speicherschutz-Spezialadressen zeigt. Die System-Betriebsart "Adreßübersetzung" steht sowohl dem Hauptspeicherprozessor als auch einem Steuerspeicherprozessor zur Verfügung, die beide getrennte Adreßübersetzungs-Register besitzen. Die Adreßübersetzung wird automatisch aufgrund der Unterbrechungsebene ausgewählt. Adreßübersetzungs-Register sind auch für E/A-Operationen vorigesehen; diese werden von den Adreßübersetzungs-Registern für iProgrammaufgaben in der Zentraleinheit unabhängig gesteuert, iso daß beide parallel betrieben werden können.

In einem bevorzugten Ausführungsbeispiel wird zur Adressierung des Adreßübersetzungsregisters nur ein Teil der Speicheradresse !verwendet; wenn die in den Registern enthaltene Adresse einen ι Speicherzugriff zuläßt, wird die Registeradresse mit dem verjbleibenden Teil der Speicheradresse verkettet. Benutzt j man in diesem Fall eine logische Adresse mit 16 Bits, von

!denen fünf zur Adressierung des Registers mit einer 8 Bit Adresse dienen, die mit den verbleibenden 11 Bits der logischen Adresse zum Aufbau einer reellen Adresse verwendet werden, so können mit dieser Speicheradresse maximal 512 K Speicherplätze adresssiert werden. Wird jedoch das Register mit hexadezimal FF als Spezialadresse geladen, um damit den Speicherschutz und die Unterdrückung einer Zugriffsoperation anzuzeigen, so verringert sich die Zahl der adressierbaren Speicherplätze auf 510 K. Der 2K- große Speicherbereich mit den größten Adressen steht somit für eine Adressierung nicht zur Verfügung, da keine Kombination der 11 Adreßbits zusammen mit hexadezimal FF zu einer Speicheroperation führen kann; mit 11 Bits können andererseits 2K Speicherplätze adressiert werden.

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Bei der hier vorgeschlagenen Art des Speicherschutzes entjfallen spezielle Bits, die für diesen Zweck sonst reserviert werden müßten und führen so zu einer beträchtlichen Einsparung an Speicherplatz und Steuerschaltungen. Die Verwendung getrennter Sätze von Adreßübersetzungs-Registern ist insbesondere für Multiprozessor-Anlagen wertvoll. Die für E/A-Operationen vorgesehenen Adreßübersetzungs-Register vermeiden Konflikte bei gleichzeitigem Zugriff der Zentraleinheit und der E/A-Steuerungen.

Ein Ausführungsbeispiel der Erfindung wird nun anhand von !Zeichnungen näher erläutert.

Es zeigen:

Fig. 1 ein Blockdiagramm eines Rechnersystems mit

Adreßübersetzung, j

Fign. 2A, 2B, in Blockdiagrammen Einzelheiten der hier

j2C, 2D, 2E, 2F beschriebenen Adreßübersetzungseinrichtung;

j der Zusammenhang dieser Figuren ist durch ι

¹ das Schema in Fig. 2 kenntlich gemacht,

! I

ί I

,Fig. 3 die Darstellung des Registers für die Pro- J

i I

gramm-Betriebsart, !

Fig. 4 die Darstellung des Registers für die Steuer-

Betriebsart,

Fig. 5 die Logikkreise für den Speicherschutz

für den Fall der Betriebsarten "Adreßübersetzung" und "keine Adreßübersetzung" in dem Rechner nach Fig. 1,

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Fig. 6 die Logikkreise in der Decodiereinrichtung

für Hauptspeicheradressen nach Fig. 2A für den Fall der Betriebsart "Adreßübersetzung"

; und "keine Adreßübersetzung",

Fig. 7 Einzelheiten der Taktgeber für Zentralein

heit und Speicher nach Fig. 2F zur Erzeugung eines Impulses "Schreibe Speicher", eines Betriebssignals für den Steuerprozessor und Anzeigesignale für den Speicherzyklus,

Fig. 8 Einzelheiten desjenigen Teils der Instruk-

tionsdecodierung und der Steuerlogik in Fig. 2F, in dem Steuersignale zur Auswahl und zum Einschreiben in die AdreBübersetzungs Register von Fig. 2A erzeugt werden,

Fig. 9 Einzelheiten des Speicherschutz-Kreises von

Fig. 2A,

Fig. 10 die logischen Kreise desjenigen Teils des

Decodierschaltkreises für Hauptspeicheradressen, in denen eine Hauptspeicheradresse in einem geschützten Speicherteil gesperrt wird,

Fig. 11 den logischen Aufbau des Prüfkreises in Fig. Fig. 12 ein Zeitdiagramm mit den Zeitsignalen, die

während eines Hauptspeicherzugriffs durch den Hauptspeicherprozessor auftreten,

Fig. 13 ein Zeitdiagramm mit den Zeitsignalen, die

während eines HauptspeicherZugriffs durch den

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Steuerprozessor auftreten, Fig. 14 ein Zeitdiagramm mit den Zeitsignalen,

während einer Instruktion "Registersteuerung* die in dem Steuerprozessor zum Laden oder zum Abfühlen der Register im Hauptspeicherprozessor durchgeführt wird.

Für das Ausführungsbeipiel sei anhand von Fig. 1 ein Rechnersystem beschrieben, das einen Hauptspeicher STG oder MS 15 mit Instruktionen und Daten enthält. Bei dem Hauptspeicher 15 handelt es sich um eine übliche digitale Speichereinheit, zu der selektiv mit Adressen zugegriffen werden kann, die in das Hauptspeieheradreßregister MSAR 11 eingegeben werden. MSAR wird mit einer Adresse aus einem ausgewählten lokalen Speicherregister (LSR) 36 geladen. Diese Register 36 werden unter Steuerung der LSR-Auswahllogik 270 geladen, die ihrerseits Steuersignale aus der Decodiereinrichtung für Instruktionen und der Steuerlogik 100 empfängt.

In dem hier betrachteten speziellen Fall enthält MSAR 11 16 Bits, die an die Adreßdecodier-Schaltkreise 13 angelegt werden. Zusätzlich werden die hochstelligen Bits 0 bis 4 aus MSAR 11 an die Adrefiübersetzungs-Register AUR 12 geführt. Ob ein Adreßübersetzungs-Register ausgewählt wird oder nicht, hängt davon ab, ob Steuersignale aus dem Instruktionsdecodierer und der Steuerlogik 100 anstehen.

Die AdreBübersetzungsregister 12 weisen eine Breite von 8 Bits auf. Die 8 Bits eines ausgewählten Adrefiübersetzungsregisters werden der Adreßdecodierlogik 13 zugeführt und außerdem der Speicherschutzschaltung 83. Gelangt ein Signal "übersetze" vom Instruktionsdecodierer und der Steuerlogik 100 zu der Adreßdecodierlogik 13, werden die 8 Bits des ausgewählten

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Adreßübersetzungs-Registers mit den elf niedrigstelligen Bits aus MSAR 11 verkettet, um damit den Hauptspeicher 15 zu adressieren. Ob der Speicherzugriff zustande kommt, hängt vom Zustand der acht Bits des ausgewählten Adreßübersetzungsregisters ab. Wenn diese 8 Bits alle auf 1 stehen, erzeugt der logische Kreis in der Speicherschutzschaltung 83 ein Signal "Sperre Speicher", das der Adreßdecodierlogik 13 zugeführt wird und damit den Hauptspeicherzugriff unterdrückt.

Neben den Eingängen aus dem Operations-Register OP 20 empfängt der Instruktionsdecodierer und die Steuerlogik 100 auch Einigänge aus dem PMR-Register 90 "Programmbetrieb" und dem CMR-Register 91 "Steuerbetriebsart". Die Bitpositionen im Register :90 und 91 sind in den Fign. 3 bzw 4 dargestellt. Bei dem Register 90 handelt es sich um ein 8 Bit-Register, dessen Bits 4, 5 und 6 in der Stellung "Eins" anzeigen, daß die Speicheroperation in der Betriebsart "tibersetzen" durchzuführen ist. Ist Bit 7 auf 1 gesetzt, so bedeutet dies, daß die ersten 8K des Hauptspeichers 15 gegen eine Einschreiboperation geschützt sind Die Bits 0 bis 3 sind zur Zeit nicht benutzt und stehen für wei tere Steuerzwecke zur Verfügung. Register 91 "Steuerbetriebsart" besitzt ebenfalls 8 Bits, jedoch sind nur die Bits 6 und 7 benutzt. Steht Bit 6 auf 1, wird damit angezeigt, daß die Adreßübersetzungs-Register 12B für E/A Operationen ausgewählt werden sollen und nicht die Adreßübersetzungs-Register 12A für Prozesse (tasks). Bit 7 ist ein Steuerbit für Adreßübersetzung, das für besondere Arten von Instruktionen verwendet wird. Im Ausführungsbeispiel nach Fig. 1 wäre es nicht notwendig, sowohl Register für "Programmbetriebsart" als auch für "Steuerbetriebsart" vorzusehen, da dort nur ein Prozessor enthalten ist; die Bits beider Register können jedoch beibehalten werden, wenn beide Register logisch als ein Register aufgefaßt werden.

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Die logischen Verknüpfungen im Instruktionsdecodierer und Steuerlogik 100 zwischen den in den Registern 90 und 91 zur Erzeugung des Signals "Obersetzen" gesteuerten Bits, dem Signa] "Wähle E/A"-Adreßübersetzungs-Register, dem Signal "Schreibe"-Adreßübersetzungs-Register, dem Sperrsignal für βΚ-Einschreibvcrgänge und dem Auswahlsignal für Adreßübersetzungsregister, entsprechen im wesentlichen den in Fig. 8 dargestellten Verbindungen und werden später noch genauer erläutert.

Fig. 5 zeigt Einzelheiten des Speicherschutzschaltkreises 83 in Fig. 1. Das UND-Glied 86 empfängt als Eingang ein Signal aus dem ausgewählten Adreßübersetzungs-Registers AÜR 12 und das Signal "übersetzen" des Instruktionsdecodierers 100. Befindet sich in AÜR der hexadezimale Wert FF, d.h. sind nur EINSEN enthalten, so liefert der Instruktionsdecodierer 100 das Signal "übersetzen", die Eingänge des UND-Gliedes 86 sind positiv und es wird ein Signal "Sperre Speicher" an das ODER-Glied 89 gegeben. Der Ausgang des ODER-Glieds 89 gibt das Signal "Sperre Speicher" an die Adrefidecodierlogik 13, um einen Speicherzugriff zu unterdrücken.

Die UND-Glieder 85 und 88 liefern ein Signal "Sperre Speicher" an den ODER-Schaltkreis 89, wenn Bit 7 des Registers 90 (Programmbetriebsart) auf 1 steht und die Adresse im NSAR 11 einen Wert aufweist, mit dem eine Speicherstelle innerhalb der ersten 8K des Hauptspeichers 15 adressiert wird. Mit 13 Bit kann insgesamt ein Bereich von 8K Speicherstellen adressiert werden. Es muß deshalb mindestens eines der MSAR-Bits 0-2 auf 1 stehen, wenn in der Betriebsart "keine Übersetzung" gearbeitet wird, da sonst das UND-Glied 85 ein Signal "Sperre Speicher" erzeugt. Die Inverterstufe 84 gibt ein Signal "Keine Übersetzung" an das UND-Glied 85 und ebenso der Inverter 89 an das UND-Glied 85, wenn die Bits O-2 im MSAR alle auf O stehen.

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Mit Hilfe des UND-Glieds 88 läßt sich feststellen, ob irgendeine Speicherstelle innerhalb der ersten 8K des Hauptspeichers 15 adressiert wird, wenn die Betriebsart "übersetzen" vorliegt. Das UND-Glied 88 empfängt das Signal "Obersetzen" und das Sperrsignal für Einschreibvorgänge in den Bereich 8K aus dem Instruktionsdecodierer 100, sowie ein Eingangssignal aus der Inverterschaltung 87. Der Inverter 87 wird mit den Bits O bis 5 der AÜR 12 beaufschlagt. Die Bits eines ausgewählten AÜR 12 werden mit den MSAR Bits 5 bis 16 verkettet und ergeben so die Adresse des Hauptspeichers 15. Wenn also alle Bits O bis 5 des AÜR auf Null stehen, liefert der Inverter 87 ein positives Eingangssignal an das UND-Glied und es gelangt ein Signal "Sperre Speicher" an das ODER-Glied

Ein Ausführungsbeispiel für ein Multiprozessor-Rechnersystern wird nun anhand von Fig. 2 erläutert. Einzelheiten dieses Systems sind in der Patentanmeldung P (Internes Aktenzeichen RO 976 OO7) beschrieben. Hier ist zu beachten, daß bei den besonderen Ausführungsformen nach Fig. 1 und 2 die Adreßübersetzungs-Register sowohl für den Speicherschutz als auch für die eigentliche übersetzung verwendet werden. Es ist aber klar, daß jedes Register, das vom Hauptspeicher-Adreßregister adressierbar ist, zur Realisierung der Erfindung verwendet werden kann. Dieses adressierbare Register müßte dann entweder mit einer beliebigen Speicheradresse oder mit hexadezimel FF geladen werden. Bei jedem durchzuführenden Speicherzugriff liefert MSAR die Adresse an den Decodierschaltkreis für Speicheradressen und adressiert außerdem das genannte Register. Wenn dieses Hexadezimal FF enthält, wird der Speicherzugriff gesperrt.

Das asymetrische Multiprozessor-Rechnersystem von Fig. 2 umfaßt einen Hauptspeicherprozessor MSP 10 und einen Steuer-

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prozessor CP 300. Die in Fig. 2 verwendeten Bezugszeichen entsprechen bei vergleichbaren Elementen den Bezugszeichen in Fig. 1.

Zum Hauptspeicher 15 in Fig. 2A kann entweder vom MSP 10 oder vom CP 300 zugegriffen werden. Der Steuerprozessor 300 kann auch zum Steuerspeicher CS 305 in Fig. 2D zugreifen, doch ι ist für diesen Speicher 305 keine Adreßübersetzung und kein j Speicherschutz vorgesehen. Die Adreßübersetzungsregister AÜR 1 in Fig. 2A werden unter Steuerung des Steuerprozessors 300 geladen und abgefühlt. Das Laden oder Abfühlen von Daten in den AdreBübersetzungs-Registern 12, dem Register 90 PMR "Programm-Betriebsart" und Register 91 CMR "Steuer-Betriebsart" durch den Steuerprozessor 300 erfolgt mit Hilfe von Instruktionen "Abfühlen/Laden MSP-Register", die dem Steuerspeicher 305 in Fig. 2D entnommen werden. Die Zeitsignale, die während der Ausführung einer dieser Instruktionen erforderlich sind, zeigt Fig. 14. Weitere Einzelheiten des Einschreibens und Auslesens der Register sind in der Patentanmeldung P (Internes Aktenzeichen RO 976 006) beschrieben.

Die Adreßübersetzungs-Register (At)R 12) in Fig. 2A werden durch die hochstelligen Bits 0 bis 4 des MSAR 11 adressiert. Um Übereinstimmung mit dem Ausführungsbeispiel nach Fig. 2 zu erzielen, adressieren die Bits 0 bis 4 von MSAR 11 in Fig. 6 die AÜR 12 über die LSR-Steuerung 270. Diese MSAR Bits durchlaufen dabei die LSR-Steuerung 270, ohne daß eine logische Operation durchgeführt wird, und werden direkt den A(JRs 12 zugeführt. Obwohl die MSAR-Bits den AÜR 12 zugeführt werden muß der Instruktionsdecodierer und Steuerlogik 100 Auswahlsignale für die AÜR 12 übermitteln. Außerdem muß der Instruktionsdecodierer 100 ein Signal "Auswahl E/A AÜR" abgeben, wenn anstelle der üblichen Programm-Adreßübersetzungs-Register

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12A die E/A-Adreßübersetzungs-Register 12B ausgewählt werden j sollen. Schließlich liefert der Instruktionsdecodierer 100 I ein Signal "Schreibe At)R" , wenn in die AÜR 12 eingeschrieben j werden soll. \

Das Ausgangssignal der AÜR 12 wird an den Hauptspeicher-

Adreßdecodierer 13 geführt, an die Speicherschutzschaltung 83 von Fig. 2A und die Torschaltung 39 in Fig. 2B für die Byteabfühlung. Genauer gesagt, werden die Bits 3 bis 7 der AÜR dem UND-Glied 17 im Hauptspeicheradreßdecodierer 13, ίFig. 6 zugeführt. Der UND-Schaltkreis 17 empfängt weiterhin j ein Signal "übersetzen" aus dem Instruktionsdecodierer 100 und liefert ein Ausgangssignal an das ODER-Glied 18.

!Dieses wiederum beaufschlagt die Treiberstufen 0 bis 4 der Treiberschaltung 23. Das ODER-Glied 18 empfängt weiterhin ein Eingangssignal vom UND-Glied 16, dem die MSAR Bits O bis 4 und ein Eingang des Inverters 14 zugeführt werden. Der Inverter 14 wird durch das Signal "übersetzen" des Instruktionsdecodierers 100 beaufschlagt. Befindet sich das System in der Betriebsart "Keine übersetzung", gibt das UND-Glied 16 die MSAR Bits 0 bis 4 über das ODER-Glied 18 an die Treiberstufen 0 bis 4 des Treibers 23. Die Bits 0, 1 und 2 des Adreßübersetzungs-Registers werden den UND-Gliedern 19, 21, bzw. 22 zugeführt. Diese UND-Glieder werden durch das Signal "übersetzen" des Instruktionsdecodierers 100 aktiviert und beaufschlagen die Treiberstufen E1, E2 und E3 der Treiberschaltung 23. Die Bits 5 bis 15 des MSAR beaufschlagen die Treiberstufen 5 bis 15 der Treiberschaltung 23. Das Ausgangssignal der Treiberstufen E1, E2, E3 und 0 bis 15, werden direkt dem Hauptspeicher 15 zugeführt. Die Treiberstufen E1, E2, E3, 0 und 1 dienen zur Auswahl der Schaltkarten des Hauptspeichers 15. Treiberstufe 2 liefert ein Signal "Datenschreiben". Treiberstufen 3 und 4 beaufschlagen die X-Leitungen

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(Signal CSX) Treiberstufe 5 die Y-Leitung (CSY) und ^ie Treiberstufen 6 bis 15 die Adreßleitungen für die Schaltwarten.

Die Taktgeber CLK 5O für Zentraleinheit und Speicher in Fig. enthalten Schaltungen, mit denen ein Steuersignal "Schreibe Speicher" (strobe) erzeugt wird. Dieses Signal des UND-Glieds 68 in Fig. 7 wird nicht erzeugt, wenn die Prüflogik 52O in den Fign. 2A und 11 einen Impuls "Sperre Schreiben im Speicher liefert. Dieser Sperrimpuls wird über das Inverterglied 43 in Fig. 7 an das UND-Glied 66 gegeben. Das Ausgangssignal des UND-Gliedes 66 setzt die Verriegelungsschaltung 67. Die Verriegelungsschaltung 67 ist also dann nicht gesetzt, wenn die Prüflogik 520 das Sperrsignal für einen Speicher-Schreibvorgang abgibt. Das UND-Glied 66 empfängt weiterhin das Signal "Schreibe Hauptspeicher HS" von der Steuerlogik 400 in Fig. 2F für den Hauptspeicherprozessor, ein Signal "Schreibe TGR", das intern von den Taktgebern 50 für Zentraleinheit und Speicher erzeugt wird und schließlich ein Eingangssignal von Inverter 57, der einen Oszillatorimpuls vom Oszillator 3O1 in Fig. 2D empfängt. Die Verriegelungsschaltung 67 wird durch ein Ausgangssignal des Inverters 65 zurückgesetzt. Der Inverter 65 wird vom Trigger-Signal "MS CSY TGR" beaufschlagt.

Die Verriegelungsschaltung LTH 67 liefert ein Eingangssignal ai das UND-Glied 68, das weiterhin das Signal "Schreib TGR" und ein Eingangssignal aus dem ODER-Glied 44 empfängt. Das ODER-Glied 44 empfängt das Signal "MS STG LTH" und das Signal "CSY TGR". Das ODER-Glied 44 beaufschlagt weiter den Inverter 33, der mit der Rückstell-Leitung der Verriegelungsschaltung LTH 34 verbunden ist. Die Setzleitung dieser Verriege^- lungsschaltung 34 empfängt das Taktsignal "CLK MS SAR". Das Ausgangssignal der Verriegelungsschaltung LTH 34 ist ein Signal "CP OP", mit dem der Betrieb des Steuerprozessors angezeigt wird. Die ODER-Glieder 31 und 32 liefern die Signale "Zyklu-

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anzeige-Leitung 1" bzw. " Zyklusanzeige-Leitung 2". Das ODER-Glied 31 empfängt ein Signal "Beliebiger Instruktionszyklus" und ein Zeitsignal "EB". Das ODER-Glied 32 empfängt die Zeitsignale EA und EB.

Das Signal "CP OP" aus der Verriegelungsschaltung 34 und die beiden Signale "Zyklusanzeige-Leitung 1" und "Zyklusanzeige-Leitung 2" aus den ODER-Gliedern 31 und 32 werden dem Instruktionsdecodierer 1OO zugeführt, der in Fig. 8 dargestellt ist. Das Signal CP OP wird den UND-Gliedern 562, 565 und 586 sowie dem Inverter 584 zugeführt. Das UND-Glied 562 empfängt weiterhin das Signal "Abfühlen/Laden MSP REG", es beaufschlagt die Inverter 563 und die UND-Glieder 564 und 571. Inverter 563 beaufschlagt ODER-Glied 561 und UND-Glied 565. Der Ausgang von ODER-Glied 561 ist das Signal "Auswahl At)R". Das Signal "Auswahl AÜR" steht während des MSP Betriebs an oder aber während des Betriebs des Steuerprozessors (CP-OP), wenn Bit 9 vom MSAR auf 1 gesetzt ist oder wenn Bit 8 von MSAR auf 0 ist oder aber, wenn das Signal "Abfühlen/Laden MSP REG" nicht vorhanden ist. Bit 9 des MSAR beaufschlagt ODER-Glied 561 direkt. Bit 8 von MSAR beaufschlagt ODER-Glied 561 über Inverter 560.

Der Ausgang des UND-Gliedes 562 ist ein Signal "Byte Abfühlen" und stellt ein Eingangssignal für das UND-Glied 564 dar, dem das Signal "Schreibe AÜR" abgenommen wird. UND-Glied 564 empfängt neben dem Signal des UND-Glieds 562 als Eingangssignal auch Bit 8 von MSAR, das Signal "Schreibe Hauptspeicher" und das Signal "Schreib TGR".

Das Signal "Auswahl E/A AÜR" wird dem ODER-Glied 572 entnommen, das von UND-Gliedern 565 und 571 beaufschlagt wird. Zusätzlich zu dem Eingangssignal CP OP und dem Signal des Inverters 563 wird UND-Glied 565 mit einem Signal des ODER-Glieds

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570 beaufschlagt. Dem ODER-Glied 570 wird Bit 6 des Registers CMR und Eingangssignale der UND-Glieder 568 und 569 zugeführt. UND-Glied 568 empfängt als Eingang direkt Bit 1 der CP LSR Adresse und Bit O derselben Adresse über Inverter 567. Bit O der CP LSR Adresse beaufschlagt auch UND-Gied 569, J das außerdem ein Eingangssignal des Inverters 566 empfängt. i Inverter 566 wird durch Bit 2 der CP LSR Adresse beaufschlagt.

Bit 6 des Registers CMR zeigt bei Stellung "Eins" an, daß die E/A At)R 12B ausgewählt werden sollen. Die E/A AÜR 12B werden auch ausgewählt, wenn während des Steuerprozessor-Betriebs (CP OP) ein Abfühlen/Laden der Hauptspeicherregister erfolgt und wenn Bit 10 des MSAR auf 1 gesetzt ist. Das Signal CP OP wird dem UND-Glied 562 zusammen mit dem Signal "Abfühlen/Laden MSP REG" zugeführt, der Ausgang des UND-Gliedes 562 und Bit 10 von MSAR werden dem UND-Glied 571 zugeführt, das seinerseits das ODER-Glied 572 beaufschlagt.

Das Signal "übersetzen" wird dem ODER-Glied 587 entnommen, das Signal "Sperre Schreiben 8K" dem UND-Glied 588. Oder-Glied 587 wird von den UND-Gliedern 585 und 586 beaufschlagt. Das UND-Glied 585 erzeugt im wesentlichen das Signal "übersetzen" unter Heranziehung der Bitkonditionen im Register "Programm Betriebsart" PMR 90; UND-Glied 586 erzeugt das Signal "übersetzen" auf der Grundlage der Bitstellung im Register "Steuerbetriebsart" CMR 91 oder auf der Grundlage der jeweils aktuellen Unterbrechungsebene im Steuerprozessor 300. UND-Glied 585 empfängt seine Steuersignale vom ODER-Glied 583 und vom Inverter 584. ODER-Glied 583 wird durch die UND-Glieder 580, 581 und 582 beaufschlagt, Inverter 584 durch das Signal "CP OP".

UND-Glieder 580 und 582 werden vom Signal "Zyklussteuerleitung 1" beeinflußt, die UND-Glieder 580 und 581 durch das Signal

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"Zyklussteuerleitung 2". Außerdem empfängt UND-Glied 580 Bit 6 im Register PMR, mit dem angezeigt wird, daß während der EB-Zyklen eine übersetzung durchzuführen ist. UND-Glied 581 empfängt Bit 5 des Registers PMR, das anzeigt, daß eine !Übersetzung während der E/A-Zylen stattfinden muß. UND-Glied !581 empfängt weiterhin ein Eingangssignal vom Inverter 578, dem seinerseits das Signal "Zyklussteuerleitung 1" zugeführt wird. Das UND-Glied 581 gibt also dann ein Ausgangssignal ab, wenn Bit 5 im Register PMR auf 1 steht und der Zyklussteuerleitung 2 durchgeführt wird (also nicht Zyklussteuerleitung 1) i

'UND-Glied 582 ist mit Bit 4 im Register PMR verbunden, das eine übersetzung während des Instruktionszyklus fordert. UND-Glied 582 enthält als weiteren Eingang ein Signal des Inverters 579, dem das Signal "Zyklussteuerleitung 2" zugeführt wird. Das UND-Glied 582 erzeugt also während des Zyklus Steuerleitung 1 ein Signal "übersetzen", nicht aber während des Zykussteuerleitung 2, wenn Bit 4 im Register PMR auf 1 gesetzt ist.

UND-Glied 586, mit dem während des Betriebs CP OP das Signal "übersetzen" erzeugt wird, empfängt weiterhin ein Eingangssignal vom ODER-Glied 589. Dem ODER-Glied 589 wird Bit 7 des Registers CMR zugeführt, mit dem die übersetzung während der Phasen CP OPs bei gewissen CP Unterbrechungsebenen gesteuert wird, und außerdem ein Signal des ODER-Glieds 577, das dann positiv ist, wenn gewisse andere CP Unterbrechungsebenen aktiv sind. ODER-Glied 577 wird von den UND-Gliedern 575 und 576 beaufschlagt. UND-Glied 575 empfängt als Eingang ein Signal des Inverters 573 und Bit 0 der CP LSR Adresse. Inverter 573 wird mit Bit 2 der CP LSR Adresse beaufschlagt. UND-Glied 576 empfängt seine Eingänge vom Inverter 574 und von Bit 1 der CP LSR Adresse. Dem Inverter 574 wird Bit O der CP LSR Adresse zugeführt. Die Zustände der Bits O, 1

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und 2 der CP LSR bestimmen die gerade aktive Unterbrechungsebene, so daß während der Phase CP OP ein Signal "übersetzen" erzeugt wird, sofern entweder UND-Glied 575 oder 576 aktiv ι sind.

;UND-Glied 588, in dem das Signal "Sperre Schreiben 8K" erzeugt wird, empfängt die Eingangssignale "Schreibe Hauptspeicher", 'Bit 7 des Registers PMR und den Ausgang des Inverters 584. Der Adressenbereich der ersten 8K des Hauptspeichers ist nicht I gegen Zugriffe durch den Steuerprozessor 300 geschützt, da dieser in der Lage sein muß, den Hauptspeicher 15 zu initali isieren oder darin befindliche Daten zu ändern.

'Der Speicherschutzschaltkreis 83 in Fig. 2A dessen Einzelheiten Fig. 9 zeigt, ist im wesentlichen derselbe, wie der in Fig. 5 gezeigte. Der einzige Unterschied besteht darin, daß die Inverter 87 und 98 individuell jedem Bit zugeordnet sind, d.h. es sind insgesamt 6 Inverter 87 zum Empfang der Bits 0 bis 5 im Register At)R vorgesehen, außerdem drei Inverter 98 für die Bits 0 bis 2 des Hauptspeicheradreß-Registers MSAR.

Obwohl das Signal "Speicher STG Ausnahme" im ODER-Glied 89 in Fig. 9 im wesentlichen dieselbe Funktion wie das Signal "Sperr« Speicher" des ODER-Glieds 89 in Fig. 5 erfüllen würde, wird das Signal "STG Ausnahme" zur Unterdrückung des Schreibens in dem Hauptspeicher verwendet. Das Lesen des Hauptspeichers wird in der Ausführungsform von Fig. 2 dadurch verhindert, daß im Hauptspeicheradreß-Decodierer 13 das Signal CSX 4 unterdrückt wird. Nach Fig. 10 kann bei unterdrücktem Signal CSX 4 keine Speicheradressierung erfolgen. Das Signal CSX wird im ODER-Glied 545 erzeugt, dem als Eingänge die Signale der UND-Glieder 542 und 544 zugeführt werden. UND-Glied

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besitzt als Eingänge das Trigger-Signal "CSX TGR", die Bits 6 und 7 des Registers AÜR, das Signal "übersetzen" und das Ausgangssignal des Inverters 541. Der Inverter 541 wird durch das UND-Glied 540 beaufschlagt, dem Bit 0 bis 5 des Registers AUR zugeführt werden. Wenn also alle Bits O bis 5 von AÜR auf 1 stehen, wird das UND-Glied 542 nicht aktiviert, wenn die Betriebsart "übersetzen" vorliegt und infolgedessen das Signal "CSX 4" nicht erzeugt. UND-Glied 544 liefert ein Signal CSX 4 an ODER-Glied 545, wenn in der Betriebsart "keine Obersetzung" die Bits 3 und 4 des Registers MSAR auf 1 stehen. Dem UND-Glied 544 wird das Signal CSX TGR zugeführt, außerdem das Signal "keine Übersetzung" vom Inverter 543 und die Bits 3 und 4 von MSAR.

Die Prüflogik 520 ist in Fig. 11 dargestellt. Das Signal "STG Ausnahme" des ODER-Glieds 89 von Fig. 9 wird dem UND-Glied 528 in Fig. 11 zusammen mit dem Signal MS CSY TGR und den Ausgangssignal des Inverters 527 zugeführt. Der Eingang des Inverters 527 ist das Signal CHK RUN SW "Betriebsschalterstellun« Prüfen". UND-Glied 528 beaufschlagt ODER-Glied 529, des auch noch Eingangssignale anderer logischer Prüfkreise zugeführt werden, die für die vorliegende Erfindung nicht von Interesse sind. Das Ausgangssignal des ODER-Gliedes 529 ist das Signal "Prüfbit 1" und erzeugt im vorliegenden AusfUhrungsbeispiel über ODER-Glied 531 den Impuls "Sperre Speicher Schreiben".

ODER-Glied 532 ist auch für weitere Prüfschaltungen von Nichtigkeit. Dasselbe gilt bezüglich des UND-Gliedes S33. UND-Glied 533 empfängt das Signal "Prüfbit CHK 1" Ober da« ODER-Glied 529 und wird außerdem vom Signal CP OP aktiviert. Das Ausgangssignal des UND-Glieds 530 liefert dem Steuerprozessor 300 ein Prüfbit 1. Dieses Signal "Prüfbit CHK 1" wird außerd·· dem UND-Glied 523 zusammen mit einem Signal des Inverter· 522

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zugeführt. Inverter 522 wird mit dem Signal CP OP beaufschlagt. Der Ausgang des UND-Gliedes 523 dient zum Setzen der Verriegelungsschaltung 521. Der Ausgang der Verriegelungsschaltung 521 beaufschlagt den ODER-Schaltkreis 524, um damit das Signal "Hauptspeicher-Adreßfehler" zu erzeugen. Der Inverter 522 beaufschlagt weiterhin ein UND-Glied 525, dem auch noch das Signal "Prüfbit CHK 1" zugeführt wird. UND-Glied 525 setzt die Verriegelungsschaltung 526, die ihrerseits mit dem ODER-Glied 524 verbunden ist.

Fig. 12 ist ein Zeitdiagramm für einen Hauptspeicherzugriff, der durch den Hauptspeicherprozessor 10 eingeleitet wird. Aus der Figur ist ersichtlich, daß der Impuls "Sperre Schreiben" deutlich früher auftritt als der Speicher-Schreib-Impuls, der den Schreibvorgang einleitet (strobe). Das Zeitdiagramm in Fig. 13 ist ähnlich dem in Fig. 12 gezeigten, mit der einzigen Ausnahme, daß der Speicherzugriff durch den Steuerprozessor 300 eingeleitet wird.

Das eben besprochene Ausführungsbeispiel macht deutlich, daß hier der Speicherschutz durch einfaches Laden eines der Adreß-Übersetz-Register 12 mit hexadezimal FF erreicht wird. Eine im Hauptspeicheradreß-Register 11 befindliche gültige Speicheradresse adressiert eines der Adreßübersetz-Register 12; stellt der Speicherschutz-Schaltkreis 83 dann fest, daß in dem Register der hexadezimale Wert FF enthalten ist, wird der Speicherzugriff unterdrückt. Mit Hilfe von Bit 7 im Register 90 "Programm Betriebsart" wird außerdem sowohl für den Fall der Betriebsart "Obersetzen" als auch "Keine Obersetzung" der Schutz eines festen Speicherbereichs erzielt. Das Signal "Obersetzen" wird in Abhängigkeit der Unterbrechungsebene automatisch erzeugt. Außerdem wurde dargestellt, daß das Register PNR 90 die Steuerung der Obersetzung für den Hauptspeicherprozessor bewirkt, das Register CMR 91 dagegen die Oberaetaung für dan StauarprozeaBor heel nfInRt:.

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-Λ-

Leerseite

Claims

PATENTANSPRÜCHE

Einrichtung zum Schutz des Speichers in einer elektronischen Datenverarbeitungsanlage gegen unerwünschte Zugriffe, dadurch gekennzeichnet, daß mindestens ein vor jedem Speicher zugriff adressiertes Register (At)R, 12, Fig. 1) zum wahlweisen Laden mit einer gültigen Speicheradresse oder mit einem Spezialwert vorgesehen ist und daß Auswerteinrichtungen (83) vorgesehen sind, die bei Feststellen des Spezialwertes im Register ein Sperrsignal für den Speicherzugriff erzeugen.
2. Einrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Datenverarbeitungsanlage mit virtueller Adressierung arbeitet und die Schutzregister mit den Adreßübersetzungsregistern (AÜR) identisch sind.
3. Einrichtung nach Anspruch 2, dadurch gekennzeichnet, daß fUr Hauptspeicherzugriffe durch die Zentraleinheit einerseits und Eingabe/Ausgabegeräte andererseits,

j verschiedene voneinander getrennte Sätze von Adreßübersetzungs-Registern (TASK AÜR, bzw. E/A-AÜR, Fig. 1) vorgesehen sind.
4. Einrichtung nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß die Adreßübersetzungsregister eine Breite von 8 Bits aufweisen und der Spezialwert hexadezimal X¹¹FF"

! ist.
5. Einrichtung nach Anspruch 1 bis 4, dadurch gekennzeichnet, daß der Spezialwert durch Systemroutinen (Supervisor) in die Adreßübersetzungsregister geladen wird.

INSPECTED

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6. Einrichtung nach Anspruch 1 bis 5, dadurch gekennzeichnet, daß die Adreßübersetzung wahlweise in Abhängigkeit des Betriebszustands (Register PMR, CMR; gerade aktive Unterbrechungsebene) durchgeführt wird und eine Steuerschaltung (Fig. 10) zur Erzeugung eines entsprechenden Steuersignals (übersetzen) vorgesehen ist.
7. Einrichtung nach Anspruch 6, dadurch gekennzeichnet, daß bei einem Speicherzugriff mit einer logischen Adresse (MSAR, Fig. 6) ein Teil dieser Adresse (hochstellige Bits 0 bis 4) zur Auswahl eines Adreßübersetzungs-Registers dient und der verbleibende Teil der logischen Adresse zusammen mit dem Inhalt des ausgewählten Registers (AÜR) die reale Hauptspeicheradresse ergibt, ^! sofern das Register nicht den vorbestimmten Spezialwerfc enthält, der die Auslösung eines Sperrsignals für den Speicherzugriff bewirkt.
8. Einrichtung nach Anspruch 1 bis 7, dadurch gekennzeichnet, daß Prüfeinrichtungen (Fig. 5) vorgesehen sind, die Sperrsignale für das Einschreiben in den Speicher erzeugen, wenn die übersetzte bzw. die nicht übersetzte Adresse auf ausgewählte Speicherbereiche zeigt.
9. Einrichtung nach einem oder mehreren der Ansprüche 1 j bis 8, dadurch gekennzeichnet, daß zwei Prozessoren

(MSP 10, CP 300; Fig. 2) zu einem gemeinsamen Speicher ^; (Hauptspeicher MS 15) über eine gemeinsame Adreßum- i Setzeinrichtung (AÜR 12) zugreifen, und daß das Laden der Adreßübersetzungsregister mit dem Spezialwert ausschließlich durch einen der Prozessoren (Steuerprozesso|r CP 300) erfolgt.

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10. Einrichtung nach Anspruch 9, dadurch gekennzeichnet, daß in Abhängigkeit vom Betriebszustand eines jeden Prozessors (Register PMR bzw. CMR) eine Adreßübersetzung erfolgt.
11. Einrichtung nach Anspruch 9 oder 10, dadurch gekennzeichnet, daß das Sperrsignal für Speicherschreiben durch eine Prüfschaltung (520, Fig. 2A) erzeugt und an den Hauptspeicheradreßdecodierer (13) gegeben wird.
12. Einrichtung nach einem oder mehreren der Ansprüche 1 bis 11, dadurch gekennzeichnet, daß die Steuersignale für die Verwaltung der Schutzregister (Auswahl TASK At)R, E/A-AÜR, Schreibe-AÜR) von der Instruktionsdecodiereinheit (100, Fig. 2F) erzeugt werden.

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