DE2622376C2 - Verfahren und Anordnung zur Phasenauswahl des Demodulationsträgers und des Bittaktes in Regeneratoren für trägerfrequente digitale Signale - Google Patents

Description

iur mit unterschiedlicher Polarität antreten, der eine Taktrückgewinnungsanordnung mit einem Taktoszillator, einem Pulsformer und einem Frequenzteiler sowie einen Amplitudengenerator und einen, 2 D-Flip-Flops enthaltenden Zeitregenerator enthält und Anordnungen zur Durchführung dieses Verfahrens.

Die Forderung, daß aufeinanderfolgende »Eins«-Impulse jeweils mit unterschiedlicher Polarität auftreten, wird sowohl von Signalen im AMI-Code ais auch von Signalen im HDB-Code erfüllt. Bei der Übertragung von zusätzlichen, mit einer Trägerfrequenz modulierten PCM-Signalen ergibt sich die Notwendigkeit, diese Signale in gewissen Abständen auf der Übertragungsstrecke zu regenerieren. Die F i g. 1 zeigt einen derartigen Regenerator, der zum Einsatz im Weitverkehrsnetz der Deutschen Bundespost geeignet isi, wobei die zusätzliche Anordnung PASzunächst nicht betrachtet werden soll. Über den Anschluß 1 wird das von der Strecke empfangene trägerfrequente digitale Signal einem Empfangsbandpaß BPi zugeführt, der dieses Signalband begrenzt und an einen Dämpfungsentzerrer £1 abgibt. Das Ausgangssignal A dieses Dämpfungsentzerrers dient sowohl zur Steuerung des angeschlossenen Modulators M1 als auch zur Steuerung der Taktableitung TA. Im Modulator MI wird das entzerrte Eingangssignal durch Modulation mit einem Träger, dessen Frequenz der halben Bitfolgefreqjenz des digitalen Signals entspricht, kohärent demoduliert. Das demodulierte Signal wird anschließend in dem Tiefpaß TPX in der Weise bandbegrenzt, daß eine Impulswandlung der halbbitbreiten rechteckförmigen Sendeimpulse in sin²-förmige Impulse doppelter Bitbreite erfolgt und so ein bandbegrenztes Basisbandsignal erzeugt wird. Dieses wird im nachgeschalteten Verstärker V2 so weit verstärkt, daß es zur Steuerung des angeschlossenen Amplitudenentscheiders ARX und des Differenzverstärkers Vl, der den automatischen Dämpfungsentzerrer El steuert, ausreicht. Das amplitudenentschiedene Signal wird im nachgeschalteten Zeitentscheider ZR zeitgemäß regeneriert und steht an den Ausgängen 2 und 3 als regeneriertes digitales Signal zur Verfügung.

Das Eingangssignal Eder Taktabteilung TA wird mit Hilfe des zweiten Dämpfungsentzerrers E2, der Hochpaßcharakteristik aufweist, so geformt, daß Vor- und Nachschwinger der übertragenen Impulse gleiche Amplituden aufweisen und das Maximum der Amplitude mit dem Maximum des Nachbarimpulses zusammenfällt. Dadurch ist es möglich, über das Laufaeitglied Vl, den Gleichrichter GR und den zweiten Amplitudenentscheider AR 2 ein Steuersignal für den Phasendiskriminator PD zu gewinnen, aus dem die Taktphase extrahiert werden kann. Phasendiskriminator PD, Taktoszillator G und Pulsformer P bilden eine sogenannte Phaselockedloop-Schaltung, deren Ausgangssignal, das Taktsignal, phasenstarr zum empfangenen digitalen Signal ist. Das Taktsignal dient einmal zur Steuerung des Zeitregenerators, zum anderen dient es zur Erzeugung eines Demodulationsträgers für den ersten Modulator Ml. Die Laufzeiten des digitalen Signals über den ersten Modulator Ml, den Tiefpaß TPX, den Verstärker V2 und den ersten Ampütudenregenerator AR 1 werden mit Hilfe des Laufzeitgliedes r 1 ausgeglichen. Die Trägererzeugung geschieht mit Hilfe des Biifrequenzteilers FT, des Verstärkers V3 und des Laufzeitgliedes τ 2, das zur phasenrichtigen Einstellung des Trägers dient.

In der beschriebenen Schaltungsanordnung kann sich die Phasenlage der erzeugten Taktschwingung stabil zu OGrad oder zu 180 Grad gegenüber einem Bezugspunkt des Empfangssignall, einstellen. Dies ergibt sich daraus, daß der Phasenvergleich im Phasendiskriminator bei der doppelten Frequenz der Taktfrequenz, also bei 2 f_T, stattfindet. Nur bei einer Phasenverschiebung von 0 Grad gegenüber dem Bezugspunkt der Empfangsschwingung ergibt sich aber eine fehlerfreie Übertragung des empfangenen digitalen Signals, bei einer Phasenverschiebung von 180 Grad können einzelne Bit des empfangenen digitalen Signals verfälscht werden.

Die Aufgabe der Erfindung besteht also darin, ein Verfahren und Anordnungen zur Durchführung des Verfahrens zu finden, das die Einstellung der falschen Phasenlage des erzeugten Digitalsignals zu erkennen gestattet und außerdem automatisch für eine Korrektur sorgt.

Erfindungsgemäß wird die Aufgabe dadurch gelöst, daß die am Ausgang des Regenerators auftretenden amplituden- und zeitmäßig regenerierten Impulse auf das aufeinanderfolgende Auftreten von logischen »Eins«-Impulsen gleicher Polarität überwacht werden und hei jedem derartigen Auftreten ein Zählimpuls erzeugt wird, daß die Zählimpulse summiert werden und bei Überschreiten eines voreingestellten Wertes der Summe ein Schaltimpuls erzeugt wird, der die Taktrückgewinnungsschaltung kurzzeitig sperrt.

Die Erfindung beruht dabei auf der Erkenntnis, daß bei Einstellung der falschen Phase, beim Auftreten der häufigsten Bitkombinationen ( + 1,0,-1 bzw. +1,-1,0, 0, +1, —1) eine die Alternierungsregel verletzende Bitkombination abgegeben wird. Der Hauptvorteil dieses Verfahrens liegt darin, daß Amplitudenmodulation und Jitter keinen Einfluß auf die Phasenauswahl haben. Das erfindungsgemäße Verfahren bietet zusätzlich den Vorteil, das gleichzeitig mit der Korrektur des erzeugten Taktsignals auch eine Korrektur des Demodulationsträgers erfolgt und daß eine flexible Anpassung an die jeweiligen Gegebenheiten durch Änderung des einstellbaren Summenwertes der Zählimpulse, bei dem ein Schaltimpuls erzeugt wird, leicht möglich ist.

Eine wenig aufwendige Variante des erfindungsgemäßen Verfahrens ergibt sich dadurch, daß die erzeugten Schaltimpulse den Oszillator der Taktrückgewinnungsschaltung kurzzeitig sperren.

Eine weitere Variante der Erfindung ergibt sich dadurch, daß die erzeugten Schaltimpulse den Eingang des Frequenzteilers der Taktrückgewinnungsschaltung kurzzeitig sperren. Diese Variante ist dadurch sehr leicht realisierbar, daß die erzeugten Schaltimpulse zur Rückstellung des ohnehin vorhandenen Frequenzteilers dienen und deshalb keine zusätzlichen Stellglieder erforderlich sind.

Eine wegen des geringen Bauelementeaufwandes und des geringen Stromverbrauches besonders zweckmäßige Anordnung zur Durchführung der vorstehend geschilderten Verfahren für trägerfrequente digitale Signale, die im AMI-Code vorliegen, ergibt sicr dadurch, daß ein erster Pulserzeuger und ein lntegratoi vorgesehen sind und daß der erste Pulserzeuger zwe Strompfade und für diese gleich ausgebildet ist, daß de Eingang des einen Strompfades mit dem einen Ausganj des Zeitregenerators und der Eingang des anderei Strompfades mit dem anderen Ausgang des Zeitregene rators verbunden ist, daß jeder Strompfad jeweils eii von der Bittaktfrequenz gesteuertes NAND-Gatter, eil Differenzierglied, einen Eingang eines aus Gatterbau steinen zusammengesetzten ersten Flip-Flop und ei weiteres ebenfalls vom Bittakt gesteuertes NAND-Gal

ter mit drei Eingängen enthält, daß jeweils ein Eingang dieser Gatter mit dem zugehörigen Eingang des Strompfades und ein zweiter Eingang der Gatter mit einem Ausgang des Flip-Flops verbunden ist und daß die Ausgänge dieser Gatter über Entkopplungsdioden mit dem Eingang des Integrators verbunden sind und daß der Ausgang des Integrators, an dem die Schaltimpulse auftreten, mit dem Setzeingang eines weiteren Frequenzteilers aus einem mit dem Faktor 2 teilenden Flip-Flop und mit den Rücksetzeingängen der beiden D-Flip-Flops verbunden ist, die den Zeitentscheider bilden. Weitere Varianten der erfindungsgemäßen Schaltungsanordnung sind in den Patentansprüchen 5 und 6 enthalten.

Die Erfindung soll im folgenden anhand der Zeichnung näher erläutert werden. Dabei zeigt

F i g. 1 einen in der Einleitung bereits beschriebenen Regenerator mit einer zusätzlich eingefügten, erfindungsgemäßen Phasenauswahlschaltung,

F i g. 2 das Ausführungsbeispiel einer derartigen Phasenauswahlschaltung,

Fig. 3 ein Diagramm der in der Schaltung nach F i g. 2 auftretenden Impulse,

Fig.4 ein weiteres Ausführungsbeispiel einer erfindungsgemäßen Phasenauswahlschaltung und

Fig.5 ein Diagramm der in der Schaltung nach der F i g. 4 auftretenden Impulse.

Der einleitend bereits erläuterte Regenerator nach der F i g. 1 verfügt über zwei getrennte Ausgänge 2 und 3. An jedem dieser beiden Ausgänge tritt eine unipolare Folge regenerierter Impulse der digitalen Eingangssignale auf, dabei repräsentiert jede Folge die Eingangssignale einer Polarität. Die Ausgangsimpulse werden getrennt den beiden Eingängen der angeschlossenen Pulsauswahlschaltung PAS zugeführt und gelangen zu den Eingängen des in der Pulswahlschaltur.g enthaltenen Pulserzeugers PE. Im Pulserzeuger PE werden die Ausgangsimpulse des Regenerators auf das aufeinanderfolgende Austreten von »Eins«-Impulsen überprüft und bei jedem derartigen Auftreten ein Zählimpuls erzeugt und zu einem ebenfalls in der Pulsauswahlschaltung enthaltenen Integrator geleitet. Bei Überschreiten eines voreingesteliten Wertes gibt der Integrator / einen Schaltimpuls ab, der dem Zeitregenerator ZR des PCM-Regenerators und einem weiteren Teil einer Taktauswahlschaltung, also entweder dem Taktoszillator G oder dem Frequenzteiler FTl zugeführt wird und ein kurzzeitiges Sperren der takterzeugenden Baugruppen bewirkt.

Die Fig. 2 enthält neben dem Ausführungsbeispiel einer Phasenauswahlschaltung PAS nach der Fig. 1 zum besseren Verständnis noch zusätzlich Teile des Zeitregenerators ZR und des Frequenzteiler-Flip-Flops FT1 der Taktauswahlschaltung TA des PCM-Regenerators.

Die Phasenauswahlschaltung PAS besteht aus dem ersten Pulserzeuger PE 1 zur Erzeugung der Zählimpulse in Abhängigkeit von den im Ausgangssignal des Regenerators auftretenden aufeinanderfolgenden »Eins«-lmpulsen gleicher Polarität und aus dem Integrator /, der aus den Zählimpulsen einen Schaltimpuls zur kurzzeitigen Sperrung von Teilen des Regenerators gewinnt.

Der erste Pulserzeuger PE 1 verfügt über die Eingänge c und f, die jeweils getrennt mit einem der Ausgange 2, 3 des Zeitregenerators verbunden sind. An die Eingänge ist jeweils der eine Eingang eines NAND-Gatters Gl, (7 2 angeschlossen, wahrend der andere Eingang dieses Gatters vom Frequenzteilerbaustein FT1 den inversen Bittakt b erhält.

In der F i g. 3 sind in der Zeile b der Bittakt dargestellt, die Zeilen c und dder Fig. 3 zeigen die amplitudenregenerierten Signale, während in den Zeilen e und /die vom Zeitregenerator abgegebenen unipolaren regenerierten Digitalsignale dargestellt sind.

In Abhängigkeit vom zugeführten Bittakt gelangen die Digitalsignale von den Gattern Gl, G 2 zu zwei

ίο Differenziergliedern DG, die aus den Kondensatoren Cl bzw. C2 und den Widerständen Ri bzw. R 2 gebildet sind.

An den Punkten g bzw. h des ersten Pulserzeugers PEi der Fig.2 treten die in den Zeilen g und h der

ij Fig.3 dargestellten differenzierten Impulse auf. Diese Impulse bilden gleichzeitig die Ansteuerimpulse für das mit seinen beiden Eingängen an die Ausgänge der Differenziergüeder angeschaltete Flip-Flop FFl, das aus den Koppelgliedern G5... G8 und den beiden NOR-Gattern G 9 und GlO gebildet ist. Durch die in den Zeilen guna Λ dargestellten differenzierten Impulse wird das erste Flip-Flop FFl bei jedem, die Alternierungsregel des AMI-Codes nicht verletzenden, »Eins«-Impulsumgeschaltet. Anden Punkten kund /der

2j Schaltung nach der Fig. 2 treten die in Zeile k und / dargestellten Flip-Flop-Ausgangsimpulse auf, die jeweils einem Eingang des NAND-Gatters G 3 bzw. G 4 zugeführt werden. Ein anderer Eingang dieser Gatter erhält vom Eingang des Impulserzeugers PE 1 die unipolaren regenerierten Ausgangssignale des Zeitentscheiders, während über einen dritten Eingang dieser Gatter vom Frequenzteilerbaustein FTl der inverse Bittakt bzum Abfragen zugeführt wird.

In dem Impulsdiagramm der F i g. 3 sind c bzw. e und in Zeile d bzw. / jeweils zwei aufeinanderfolgende »Eins«-lmpulse dargestellt. Dadurch tritt nach dem Umschalten des Füp-Fiops FFl ein »Eins«-impuls gleicher Polarität auf, so daß am Ausgang des Gatters G 3 bzw. G 4, je nach Polarität des störenden »Eins«-Impulses, ein Zählimpuls entsteht, der über die Koppeldioden Di bzw. D2 zum Integrator /geleitet wird und die Ladung des Kondensators C3 erhöht.

Die Auflade- und Entladezeitkonstanten des Integrators / werden im wesentlichen durch die Widerstände R 3 und R 4 bestimmt und sind durch Wahl dieser Widerstände einstellbar. Erreicht die Häufigkeit der von den Gattern G 3 bzw. G 4 abgegebenen Zählimpulse einen gewissen Wert, dann überschreitet die Ladung des Kondensators C3 einen Schwellwerk dadurch schaltet der Operationsverstärker OS1 in seine komplementäre Lage und gibt dabei an seinem Ausgang einen Schaltimpuls ab. Diesen Schaltimpuls erhält der Basisanschluß des Transistors Ti über den Widerstand RiO, der Transistor 71 wird dadurch durchgesteuert und beschleunigt so die Entladung des Kondensators C3. Die Länge des Schaltimpulses am Ausgang des Operationsverstärkers OSi wird dabei von der Entladungszeitkonstante bestimmt, die sich aus dem Innenwiderstand des durchgcschaltetcn Transistors 71

und der Kapazität des Kondensators C3 ergibt. Während der Zeitdauer des vom Operationsverstärker abgegebenen Schaltimpulses werden die angeschlossenen D-Flip-Flops des Zeitregenerators in ihre Ruhelage zurückgesetzt und gleichzeitig der Frequcnzteilcrbaustein F71 blockiert, so daß keine neuen Aufladeimpulse an C3 gelangen. Direkt nach der Beendigung des Schaltimpulscs beginnt der Frequen/.tcilerbaustein ΙΊ 1 neu zu teilen, die dabei auftretende Phase ist rein

zufällig. 1st die zufällige Phase die richtige, so treten keine Impulse am Ausgang des Pulserzeugers PEl auf. Im anderen Falle treten durch fehlerhafte »Eins«-lmpulse neue Zählimpulsc auf, die zu einem neuen Schaltimpuls führen.

Die gesamte in der Fig. 2 dargestellte Phasenauswahlschaltung wurde mittels TTL.-Low-Power-Schoitky-Bausteinen aufgebaut, die zum Betrieb erforderliche Leistung lag bei etwa 15 mW. Der Einsatz der Phasenauswahlschaltung erfolgt in Regeneratoren für PCM-Signale,die im AMI-Code vorliegen.

In der F i g. 4 ist ein weiteres Ausführungsbeispiel einer Phasenauswahlschaltung dargestellt, die in Regeneratoren einselzbar ist, die für die Verarbeitung von im AMI-Code oder in einem HDB-Codc vorliegt an den Signalen vorgesehen sind. Da diese Schaltung nur unmittelbar aufeinanderfolgende »Eins«-lmpulsc gleicher Polarität erkennt, darf zwischen diesen Impulsen kein Nullabschnitt auftreten, sofern auf eine vollständige Fehlererkennung Wert gelegt wird. Ein Einsatz dieser Schaltung ist auch bei einem gescrambelten digitalen Signal möglich, da hier genügend +1, 0, - 1-Bitkombinationen auftreten, die in unmittelbar aufeinanderfolgende »Einsen« gleicher Polarität umgewandelt werden.

Die Schaltung besteht ebenfalls aus einom Pulserzeu- gciteil und einem Integrator. Während der Integrator / dem der Schaltungsanordnung nach der F i g. 2 entspricht, ist die Schaltung des /weiten Pulser/eugcrs PE 2 gegenüber der Schaltung des ersten Pulserzeugeis PEt wesentlich vereinfacht. Der zweite Pulserzeuger PE 2 besteht im vorliegenden Falle nur aus zwei D-Flip-Flops DFFH, DFFA die zusammen als 1-Bit-Speicher fungieren. Zu diesem Zweck sind die D-Eingänge der O-Flip-Flops jeweils getrennt mit einem Ausgang des Zeitgencrators und deren auslösende Eingänge mit dem Frequcn/.teilerbaustein FTl verbunden, sie erhalten von diesem den Bittakt. Außerdem sind die beiden Rücksetzeingänge der D-Flip-Flops DFFX DFFA miteinander und mit dem Ausgang des Operationsverstärkers OS 1 des Integrators verbunden, so daß die D-Flip-Flops beim Auftreten eines Schaltimpulses automatisch zurückgesetzt werden. Die Q-Ausgänge der beiden D-Flip-Flops DFF3, DFFA sind getrennt mit jeweils einem Eingang eines NAND-Gatters G 13, G 14 verbunden, deren anderer Eingang mit dem D-Eingang s des gleichen Flip-Flops verbunden ist. Durch die Gatter C 13, G 14 ergibt sich eine Impulsauswahl, die erzeugten Impulse werden in der bereits geschilderten Weise über die Entkopplungsdioden Dl, D2 dem Eingang des Integrators /zugeführt.

ίο In der F i g. 5 sind einige der in der Schaltungsanordnung nach der F i g. 4 aufgetretenen Impulse dargestellt. Die Fig. 5 entspricht dabei weitgehend der Fig. 3, in der Zeile a ist also ebenfalls eine Schwingung mit der doppelten Taktfrequenz und in der Zeile b eine Schwingung mit einfacher Taktfrequenz dargestellt. Die Zeilen c und d zeigen ebenfalls die vom Amplitudenscheider abgegebenen Impulse, während die Zeilen e und F die Ausgangssignale des Zeitentscheiders und damit des Regenerators darstellen. In der Zeile cund e sind zwei aufeinanderfolgende »Eins«-Impulse gezeigt, die eine Verfälschung des abgegebenen Bitmusters darstellen. Die Zeilen g und h entfallen im vorliegenden Impulsdiagramm, da keine Differenzierglieder DG vorgesehen sind. Damit stellen die unipolaren regene-

rierten Digitalsignale der Zeilen eund /gleichzeitig die Eingangssignale des durch die beiden D-Flip-Flops gebildeten Ein-Bitspeichers dar, dessen Ausgangssignale in den Zeilen k und / gezeigt sind. Der von dem Pulserzeuger PE2 erzeugte Zählimpuls der als Steuer-

jo impuls auf den Integrator / wirkt, ist in. der Zeile m gezeigt. Das Auftreten des Steuerimpulses in der Zeile in, also am Ausgang des NAND-Gatters G 13 ergibt sich dadurch, daß die Bitmusterverfälschung am Ausgang 2 des Regenerators auftrat und deshalb über das dritte D-Flip-Flop DFF3 zum Gatter G3 gelangt ist. Wäre die Störung am Ausgang 3 des Regenerators aufgetreten, dann würde ein entsprechender Steuerimpuls vom Ausgang des Gatters G 14 abgegeben werden und in der Zeile π erscheinen.

Die Ankopplung des Schaltimpulses entspricht bis aul die geschilderte Verbindung zu dem 1-Bit-Speicher dei der Schaltungsanordnung nach der F i g. 2.

Hierzu 5 Blatt Zeichnungen

Claims (6)

Patentansprüche:

1. Verfahren zur Phasenauswahl des erzeugten Demodulationsträgers und des Bittaktes in einem Regenerator für trägerfrequente digitale Signale, die derart pseudoternär codiert sind, daß unmittelbar aufeinanderfolgende »Eins«-Impulse nur mit unterschiedlicher Polarität auftreten, der eine Taktrückgewinnungsanordnung mit einem Taktoszillator, einem Pulsformer und einem Frequenzteiler sowie einen Amplitudengenerator und einen, 2 D-Flip-Flops enthaltenden Zeitgenerator enthält, dadurch gekennzeichnet, daß die am Ausgang des Regenerators auftretenden amplituden- und zeilmäßig regenerierten Impulse auf das aufeinanderfolgende Auftreten von logischen »Eins«-impulsen gleicher Polarität überwacht werden und bei jedem derartigen Auftreten ein Zählimpuls erzeugt wird, daß die Zählimpulse summiert werden und bei Überschreiten eines voreingestellten Wertes der Summe ein Schaltimpuls erzeugt wird, der die Taktrückgewinnungsschaltung kurzzeitig sperrt.

2. Verfahren nach Patentanspruch 1, dadurch gekennzeichnet, daß die erzeugten Schaltimpulse den Oszillator der Taktrückgewinnungsschaltung kurzzeitig sperren.

3. Verfahren nach Patentanspruch 1, dadurch gekennzeichnet, daß die erzeugten Schaltimpulse den Eingang des Frequenzteilers der Taktrückgewinnungsschaltung kurzzeitig sperren.

4. Anordnung zur Durchführung des Verfahrens nach Patentanspruch 1 oder 3 für trägerfrequente digitale Signale, die im AMl-Code vorliegen, dadurch gekennzeichnet, daß ein erster Pulserzeiiger (PE t) und ein Integrator (I) vorgesehen sind und daß der erste Pulserzeuger (PEi) zwei Strompfade enthält und für diese gleich ausgebildet ist, daß der Eingang (e) des einen Strompfades mit dem einen Ausgang (2) des Zeitgenerators (ZR) und der Eingang (f) des anderen Strompfades mit dem anderen Ausgang (3) des Zeitregenerators (ZR) verbunden ist, daß jeder Strompfad jeweils ein von der Bittaktfrequenz gesteuertes NAND-Gatter (GI,

C 2), ein Differenzierglied (Ci, Ri; C2, R2), einen Eingang eines aus Gatterbausteinen zusammengesetzten ersten Flip-Flop (FFl, G 5, G6, G9, GT, Gi, G XQ)und ein weiteres ebenfalls vom Bittakt(/y; gesteuertes NAND-Gatter mit drei Eingängen (G 3, G 4) enthält, daß jeweils ein Eingang dieser Gatter (G 3, G4J mit dem zugehörigen Eingang des Strompfades und ein zweiter Eingang der Gatter (G 3, G 4) mit einem Ausgang des Flip-Flops verbunden ist, daß die Ausgänge dieser Gatter über Entkopplungsdioden (D 1, D 2) mit dem Eingang des Integrators (I) verbunden sind und daß der Ausgang des Integrators, an dem die Schaltimpulse auftreten, mit dem Setzeingang eines weiteren Frequenzteilers aus einem mit dem Faktor 2 teilenden Flip-Flops (FTi) und mit den Rücksetzeingängen der beiden D-Flip-Flops (FTi) und mit den Rücksetzeingängen der beiden D-Flip-Flops verbunden ist, die den Zeitentscheidcr (ZR)b\\dzn.

5. Anordnung zur Durchführung der Verfahren nach Patentansprüchen 1 und 3 für digitale Signale, die am AMI- oder in einem HDB-Code vorliegen, dadurch gekennzeichnet, daß ein zweiter Pulserzeuger (PE2) und ein Integrator (I) vorgesehen sind und daß der zweite Pulserzeuger (P£2jzwci Strompfade enthält und für diese gleich ausgebildet ist, daß der Eingang des einen Strompfades mit einem Ausgang des Zeitregenerators und der Eingang des anderen Strompfades mit dem anderen Ausgang des Zeitgenerators verbunden ist, daß jeder Strompfad jeweils ein von der Bittaktfrequenz des digitalen Signals gesteuertes D-Flip-Flop als 1-Bit-Speicher enthält, daß die Ausgänge der D-Flip-Flops jeweils getrennt mit dem einen Eingang eines der beiden zusätzlichen NAND-Gatter (G 13, G 14; verbunden sind deren andere Eingänge jeweils getrennt mit dem Eingang des zugehörigen DFlip-Flops (DFFX DFF4) verbunden sind, daß die Ausgänge der NAND-Gatter über Entkopplungsdioden (Di, D2) mit dem Eingang des Integrators (I) verbunden sind und daß der Ausgang des Integrators, an dem die Schaltimpulse auftreten, mit dem Setzeingang eines weiteren, als Frequenzteiler mit dem Faktor 2 teilenden Flip-Flop (FTi; und mit den Rücksetzeingängen der beiden D-Flip-Flops verbunden ist, die den Zeitentscheider (ZR)bWden.

6. Anordnung nach Patentansprüchen 4 oder 5, dadurch gekennzeichnet, daß der Integrator (feinen Impulseingang aufweist, der über einen dritten Widerstand (R 3) mit dem einen Anschluß eines vierten Widerstandes (R 4), eines dritten Kondensators (C3;und eines achten Widerstandes (RS)sow\c mit dem Kollektoranschluß eines ersten PNP-Transistors (Ti) verbunden ist, daß der andere Anschluß des achten Widerstandes (RS) mit dem einen Schalteingang eines ersten Operationsverstärkers (OSi) und über den neunten Widerstand (R9) mit dem Ausgang dieses Operationsverstärkers verbunden ist, daß der andere Eingang des Operationsverstärkers mit dem einen Anschluß eines sechsten Widerstandes (R 6) verbunden ist, daß der andere Anschluß des sechsten Widerstandes über einen siebten Widerstand (R 7) ist dem anderen Anschluß des vierten Widerstandes (R 4) und des dritten Kondensators (C3;, sowie mit dem Emitteranschluß des ersten Transistors (T \), mit dem positiven Anschluß der Vergleichsspannung (+ V) und über einen elften Widerstand (R i l^mit dem Ausgang des Operationsverstärkers (OS i) verbunden ist, daß der andere Anschluß des sechsten Widerstandes (R6) außerdem über einen siebten Widerstand (R7)m\[ dem positiven Anschluß (+V) und über einen fünften Widerstand (R 5) mit dem negativen Anschluß (- V) der Vergleichsspannung verbunden ist, daß die beiden Vergleichsspannungsanschlüsse durch einen vierten Kondensator (C4) überbrückt sind und daß der Ausgang des ersten Operationsverstärkers (OSi) über einen zehnten Widerstand (R IO; mit dem Basisanschluß des ersten Transistors (Ti), mit dem Setzeingang (S;des als Frequenzteilers wirkenden Flip-Flops (FTi; und mit dem Rücksetzeingängen der Zeitentschcider-Flip-Flops verbunden ist.

Die Erfindung betrifft ein Verfahren zur Phasenauswahl des erzeugten Demodulationsträgers und des Bittaktes in einem Regenerator für trägerfrequente digitale Signale, die derart pseudoternär codiert sind, daß unmittelbar aufeinanderfolgende »Eins«-Impulse