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Frequenzvervielfacher
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Die Erfindung betrifft eine Schaltungsanordnung, an deren Ausgang
eine symmetrische Rechteckspannung mit einer Frequenz abnehmbar ist, die doppelt
so groß ist wie die Frequenz einer an deren Eingang anliegenden symmetrischen Spannung.
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Solche Frequenz-Verdoppelungsschaltungen sind bekannt und werden vielfach
mittels digitaler Schalttechnik realisiert.
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Der Erfindung liegt die Aufgabe zugrunde, eine Frequenz-Verdoppelungsschaltung
der eingangs genannten Art zu schaffen, die gute Nachlaufeigenschaften sowie einen
großen Arbeitsbereich aufweist.
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Diese Aufgabe ist gemäß der vorliegenden Erfindung gelöst durch zwei
integrierende Operationsverstärker, sogenannte Integrierer, deren erste Eingänge
an einer Referenzspannung und deren zweite Eingänge um 1800 gegeneinander phasenverschoben
im Takt der Eingangsspannung alternierend an einer Spannung liegen, die größer bzw.
kleiner als die Referenzspannung ist, wobei diese Spannungen und die Zeitkonstanten
der Integrierer so gewählt sind, daß das Verhältnis von Spannungsdifferenz am Eingang
der Integrierer zu ihrer jeweiligen Zeitkonstante bei Anliegen der zweiten Eingänge
der Integrierer an der die Referenzspannung übersteigenden Spannung halb so groß
ist wie bei Anliegen an der gegenüber der Referenzspannung kleineren Spannung, durch
einen jedem Integrierer zugeordnete Einrichtung, die verhindert, daß die Ausgangsspannung
der Integrierer die Referenzspannung übersteigt, durch eine jedem Integrierer zugeordnete
Erkennungsschaltung, die anspricht, wenn die Ausgangsspannung gleich der Referenzspannung
ist, und für die Dauer dieses Zustandes ein Signal abgibt, und durch eine logische
Verknüpfung dieser Signale derart, daß jeweils während der Dauer dieser Signale
ein Spannungspegel am Ausgang der Schaltungsanordnung auftritt.
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Schaltet man mehrere derartige Schaltungsanordnungen hintereinander,
so kann eine Eingangs frequenz f in der Weise vervielfacht werden, daß die Ausgangsfrequenz
2n x f beträgt, wobei n eine ganze Zahl ist und die Anzahl der Schaltungsanordnungen
kennzeichnet.
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Nach einer bevorzugten Ausführungsform der Erfindung besteht die Einrichtung,
die verhindert, daß die Ausgangsspannung der Integrierer die Referenzspannung übersteigt,
aus einem in Reihe mit dem Kondensator des Integrierers liegenden Öffner und einem
diese Reihenschaltung überbrückenden Schließer, die beide ansprechen, sobald die
Ausgangsspannung des Integrierers gleich der Referenzspannung ist. Öffner und Schließer
sind dabei als elektronische Schalter, vorzugsweise als MOS-Transistoren, ausgebildet,
die von der Erkennungsschaltung angesteuert werden.
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In einer Weiterbildung der Erfindung besteht diese Erkennungsschaltung,
die einerseits den Zustand ~Ausgangsspannung des Integrierers gleich Referenzspannung
erkennt und während der Dauer dieses Zustandes ein Signal abgibt, aus einem Komparator,
dessen erster Eingang an der Referenzspannung liegt und dessen zweiter Eingang mit
dem Ausgang des Integrierers verbunden ist.
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Wie bereits eingangs erwähnt, sind die vorstehend beschriebene Einrichtung
und der Komparator zweifach vorhanden und jeweils einem Integrierer zugeordnet.
Die negierten Ausgänge der Komparatoren sind über ein NAND-Glied miteinander verknüpft
und der Ausgang dieses NAND-Gliedes bildet den Ausgang der Schaltungsanordnung,
an welcher eine Spannung von im Hinblick auf die Eingangsspannung doppelter Frequenz
abnehmbar ist.
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Weitere Ausgestaltungen und Weiterbildungen der Erfindung sind den
Unteransprüchen zu entnehmen.
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In den Zeichnungen ist ein Ausführungsbeispiel der Erfindung dargestellt.
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Es zeigen: Fig. 1 den prinzipiellen Aufbau der erfindungsgemäßen Schaltungsanordnung
und Fig. 2 drei Spannungsdiagramme, wobei in Fig. 2a die am Eingang der Schaltungsanordnung
liegende symmetrische Spannung, in Fig. 2b der Spannungsverlauf am Ausgang der beiden
Komparatoren und in Fig. 2c die am Ausgang der Schalt anordnung abnehmbare Spannung
doppelter Frequenz dargestellt sind.
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Wie Fig. 1 zeigt, besteht die Schaltanordnung aus zwei identisch aufgebauten
Teilschaltungen, die am Eingang und am Ausgang der Schaltungsanordnung zusammengefaßt
sind.
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Am Eingang E der Schaltungsanordnung liegt die in Fig. 2a dargestellte
symmetrische Rechteckspannung mit der Frequenz f (Periodendauer T). An den Eingang
der Schaltungsanordnung ist über je einen Widerstand 1, 1' die Basis eines NPN-Transistors
2 bzw. 2' angeschlossen. Zwischen Eingang und der Basis des Transistors 2 ist ein
Inverter 3 eingeschaltet, so daß der Transistor 2 immer um 1800 phasenverschoben
gegenüber Transistor 2' leitend wird bzw. sperrt. Die Emitter der Transistoren 2
und 2' sind mit Nullpotential verbunden, während die Kollektoren dieser Transistoren
über
je einen Widerstand 4 bzw. 4' an den invertierenden Eingang je eines integrierenden
Operationsverstärkers 5 bzw. 5' angeschlossen sind. Die integrierende Wirkung dieser
Operationsverstärker wird in bekannter Weise durch die Kondensatoren 6 bzw. 6' bewirkt,
die den Ausgang der Operationsverstärker mit deren invertierendem Eingang verbinden.
Gleichzeitig sind die invertierenden Eingänge der integrierenden Operationsverstärker
5 bzw. 5' (nachfolgend Integrierer genannt) über die Widerstände 4 bzw. 4' und je
einen Widerstand 7 bzw. 7' mit der Betriebsgleichspannung UB verbunden. An diese
Betriebsspannung ist ein aus den Widerständen 8 und 9 bzw. 8' und 9' bestehender
Spannungsteiler angeschlossen. Die, Abgriffe der Spannungsteiler sind mit den nichtinvertierenden
Eingängen der Komparatoren 5 bzw. 5' verbunden.
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In Reihe mit den Integrationskondensatoren 6 bzw. 6' der Integrierer
5 bzw. 5' ist ein Öffner 10 bzw. 10' angeordnet. Parallel zu dieser Reihenschaltung
aus Kondensator und Öffner ist jeweils ein Schließer 11 bzw. 11' parallelgeschaltet.
Öffner und Schließer sind als elektronische Schalter, und zwar vorzugsweise als
MOS-Transistoren, ausgebildet und sind als integrierte Schaltkreise, z.B.
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CD 4016 von RCA erhältlich.
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Die Ausgänge der Integrierer 5 bzw. 5' sind über Widerstände 12 bzw.
12' mit je einem Komparator 13 bzw. 13' verbunden, und zwar mit den nichtinvertierenden
Eingängen dieser Komparatoren. Die invertierenden Eingänge der Komparatoren 13 und
13' sind über Widerstände 14 und 14' mit den Abgriffen der Spannungsteiler 8/9 bzw.
8'/9' verbunden. Die Ausgänge der Komparatoren 13 bzw. 13' sind über Inverter 15
bzw. 15' je einem Eingang eines NAND-Gliedes 16 zugeführt, dessen Ausgang den Ausgang
A der Schaltungsanordnung bildet.
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Zusätzlich sind die Ausgänge der Inverter 15 bzw. 15' unmittelbar
nit dem Steuereingang der Öffner 10 bzw. 101 und über Inverter 17 bzw. 17' mit dem
Steuereingang der Schließer 11 bzw. 11' verbunden.
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Infolge des Durchsteuerns oder Schließens der Transistoren 2 bzw 2'
liegt der invertierende Eingang der Integrierer 5 bzw. 5' abwechselnd an einer Spannung,
die kleiner ist als die an den nichtinvertierenden Eingängen der Integrierer angelegte
Referenzspannung bzw. größer ist als diese Referenzspannung. Im vorliegenden Beispiel
ist die Referenzspannung durch die gleichgroße Bemessung der Widerstände 8 und 9
bzw. 8' und 9' auf 1/2 UB festgelegt, während die an den invertierenden Eingängen
der Integrierer 5 bzw. 5' anliegende Spannung während der Sperrphase der Transistoren
2 bzw. 2' UB und während der Durchlaßphase dieser Transistoren Null beträgt. Die
Widerstände 4 bzw. 4' und 7 bzw. 7' sind gleich groß gewählt. Somit liegt im Vergleich
mit Fig. 2a während der ersten Halbphase der Eingangsspannung an dem invertierenden
Eingang des Integrierers 5' die Spannung Null und während der zweiten Halbphase
die Spannung 1/2 UB. Die Zeitkonstante des Integrierers 5' während der ersten Halbphase
der Eingangsspannung Ist halb so groß wie in der zweiten Halbphase der Eingangsspannung.
Die gleichen Verhältnisse treten am Integrierer 5 auf, jedoch hier um 1800 phasenverschoben
gegenüber dem Integrierer 5', und zwar liegt in der ersten Halbphase der Eingangsspannung
UE am invertierenden Eingang des Integrierers 5 die Spannung UB und in der zweiten
Halbphase der Eingangsspannung die Spannung Null, während die Zeitkonstante des
Integrierers 5 in der ersten Halbphase doppelt so groß ist wie in der zweiten. Grundsätzlich
müssen
die an dem invertierenden Eingang der Komparatoren liegende maximale, minimale und
Referenzspannung und die jeweilige Zeitkonstante der Integrierer so gewählt werden,
daß folgende Bedingung erfüllt ist:
Hierbei bedeutet: UR die am nichtinvertierenden Eingang der Komparatoren anliegende
Referenzspannung, Umax die während einer Halbphase der Eingangsspannung an den nichtinvertierenden
Eingängen der Komparatoren anliegende, die Referenzspannung übersteigende Spannung,
Umin die während der anderen Halbphase der Eingangsspannung an den invertierenden
Eingängen der Komparatoren liegende, unter der Referenzspannung bleibende Spannung,
T1 die Zeitkonstante der Integratoren während der Halbphase, in welcher Umax an
dem invertierenden Eingang der Komparatoren liegt und T2 die Zeitkonstante während
der Phase, in welcher Umin an dem invertierenden Eingang der Komparatoren liegt.
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Im vorliegenden Beispiel ist also gewählt: Umax UB UR = 1/2 UB Ü O
min T2 = 1/2 T1
Die Wirkungsweise der Schaltungsanordnung sei zunächst
an der in Fig. 1 im oberen Teil dargestellten Teilschaltung beschrieben: Während
gem. Fig. 2a am Eingang der Schaltungsanordnung in der ersten Halbphase der Eingangsspannung
ein positiver Rechteckimpuls anliegt, ist der Transistor 2' leitend, und der invertierende
Eingang des Integrierers 5' liegt über den Widerstand 4' an Null. Die Integrationskonstante
des Integrierers wird bestimmt durch den Kondensator 6' und den Widerstand 4'. Am
Ausgang des Integrierers 5' entsteht ein Spannungsverlauf, wie er in Fig. 2b als
durchgezogene Linie dargestellt ist.
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Mit Beginn der zweiten Halbphase der Eingangsspannung wird die Spannung
an der Basis des Transistors 2' Null oder negativ und der Transistor sperrt. Nunmehr
liegt an dem invertierenden Eingang des Integrierers 5' die Spannung Um'und seine
Zeitkonstante wird bestimmt durch die Summe der Widerstände 7' und 4' und durch
den Kondensator 6'.
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Da die Widerstände 4' und 7' gleich groß gewählt sind, ist die Zeitkonstante
nunmehr doppelt so groß wie im vorhergehenden Fall. Die Spannung am Ausgang des
Komparators 5' wächst nunmehr, ausgehend von der Spannung, welche bei Änderung der
Eingangsspannung am Ausgang vorhanden war, in der gleichen Zeiteinheit doppelt so
schnell an und erreicht die Referenzspannung bei T = 3/4 T der Eingangsspannung.
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In diesem Moment spricht der Komparator 13' an, und am Ausgang des
Komparators 13' tritt ein positives Signal auf, das über den Inverter 15' an den
Steuereingang des Öffners 10' und des Schließers 11' gelangt. Der Öffner 10' öffnet
und der Schließer 11' schließt synchron. Der Kondensator 6'
ist
wirkungslos, da der Ausgang des Operationsverstärkers 5' nunmehr mit dem invertierenden
Eingang kurzgeschlossen ist.
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Der Operationsverstärker 5' arbeitet nunmehr als Verstärker mit der
Verstärkung 1, der der Bedingung genügt: Ausgangsspannung ist gleich der am nichtinvertierenden
Eingang anliegenden Eingangsspannung. Dadurch wird die Ausgangsspannung des Operationsverstärkers
5' konstant auf 1/2 UB gehalten. Sobald die syinmetrische Spannung am Eingang der
Schaltungsanordnung wieder positiv wird, wird der Transistor 2' leitend, und es
wiederholt sich der eingangs genannte Vorgang, wobei die Ausgangsspannung des Operationsverstärkers
5' kleiner wird als 1/2 UB, damit die Spannung am niclhtinvertierenden Eingang des
Komparators 13' unter die Referenzspannung absinkt und der Ausgang des Komparators
wieder L-Signal annimmt, wodurch der Öffner 10' wieder öffnet und der Schließer
11' wieder schließt und den Operationsverstärker 5' in seine integrierende Arbeitsweise
überführt. Es wiederholt sich nun der eingangs beschriebene Vorgang in der gleichen
Weise.
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Der gleiche Vorgang spielt sich auch in der zweiten Teilschaltung,
die im unteren Teil der Fig. 1 dargestellt ist, ab, allerdings hier mit einer Phasenverschiebung
von 1800, so daß der Vorgang, der sich in der oberen Teilschaltung während der ersten
Halbphase der Eingangsspannung abspielt, in der zweiten Teilschaltung erst in der
zweiten Halbphase der Eingangsspannung auftritt. Am Ausgang des Operationsverstärkers
5 entsteht ein Spannungsverlauf, wie er in Fig. 2b gestrichelt dargestellt ist.
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Während der Zeit, in welcher die Ausgangsspannung der Operationsverstrker
5 und 5' gleich 1/2 UB ist, tritt am Ausgang der Komparatoren 13 und 13' ein H-Signal
auf.
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Diese beiden Signale werden über die Inverter 15 und 15' invertiert
und dem NAND-Glied 16 zugeführt. Am Ausgang des NAND-Gliedes und damit am Ausgang
A der Schaltungsanordnung tritt somit jeweils während der Dauer, während der die
Ausgänge der Komparatoren 13 und 13' bzw. die Ausgänge der Operationsverstärker
5 und 5' die Spannung 1/2 UB aufweisen, ein H-Signal auf. Dieses tritt während der
Periodendauer T der Spannung am Eingang E der Schaltungsanordnung zweimal für jeweils
1/4 T auf, so daß insgesamt eine Spannung mit einer Frequenz entsteht, die doppelt
so groß ist wie die Frequenz der Eingangsspannung.
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Durch Hintereinanderschalten mehrerer solcher in Fig. 1 dargestellter
Schaltungen kann man die Eingangs frequenz n vervielfachen, und zwar um einen Faktor
2n. Als realisierbar hat sich die Hintereinanderschaltung von fünf Vervielfacherschaltungen
nach Fig. 1 erwiesen, so daß eine 32mal größere Ausgangsfrequenz als die Eingangs
frequenz erreicht wird. Der Arbeitsbereich der Schaltung beträgt maximal vier Frequenzdekaden.
Eine solche Schaltungsanordnung arbeitet noch mit den geforderten guten Nachlaufeigenschaften.