DE2606932C2 - Schaltungsanordnung zum Umsetzen der Pegel digitaler Signale - Google Patents

Description

Die Erfindung betrifft eine Schaltungsanordnung zum Umsetzen der Pegel digitaler Signale, über die ein erstes oder ein zweites Potential weitergebbar ist und die ihren Ausgang entsprechend an ihren Eingang gelieferten Signalen auf das erste oder das zweite, niederohmig abgebbare Potential schaltet, wobei entweder das erste Potential mit einem ersten, einen niederohmig durchschaltenden Transistor enthaltenden Schaltmittel oder das zweite Potential mit einem zweiten, einen niederohmig durchschaltenden Transistor enthaltenen Schaltmittel an eine Ausgangsklemme niederohmig schaltbar ist, und wobei an eine Eingangsklemme gelieferte Eingangssignale mit einer ersten Übertragungsrichtung entsprechend den von ihnen repräsentierten Binärwerten in über die Ausgangsklemme lieferbare Ausgangssignale mit unterschiedlichem, durch das erste Potential oder das zweite Potential bestimmten Pegel umgesetzt werden.

Diese im Oberbegriff des Anspruchs 1 angegebene Schaltungsanordnung liefert am Ausgang niederohmige digitale Signale mit unterschiedlichen, gesondert voreinstellbaren Pegeln und dient insbesondere zum Anpassen von Ausgängen von Schaltkreisen einer Schaltkreisfamilie an Eingänge von Schaltkreisen einer anderen Schaltkreisfamilie. Solche Schaltungsanordnungen werden unter anderem in elektronischen Datenverarbeitungsanlagen verwendet, bei denen in verschiedenen Funktionsbt.eichen Schaltkreise verschiedener Halbleiter-Technologien eingesetzt sind.

Eine solche Schaltungsanordnung ist z. R. durch die DE-OS 21 41 225 bekannt. Diese Schaltungsanordnung hat die eine universale Anwendung verbietenden Nachteile, die digitalen Signale in nur einer Richtung, nämlich nur vom 'Hingang zum Ausgang, aii Einwegverstärker zu übertragen, sowie nur eine starre Zuordnung von Eingangssignalen zu Ausgangssignalen in dem Sinne zuzulassen, daß die Ausgangssignale entweder ständig invertiert oder ständig niciuinvertiert bzw. der Eingangssignale sind. Die Erfindung strebt aber eine wechselnden Bedüi fnissen sofort auf elektrischem Wege anpaßbare Signalübertragung an.

Für das Anpassen von Schaltkreisen verschiedener Halbleiter-Technologien aneinander sind auch andere Anpassungsstufen bzw. Pegelwandler sowohl in diskreter als auch in integrierter Schaltkreistechnik bekannt. So ist z. B. in dem Firmendruck »Siemens, Integrierte Halbleiterschaltungen, Datenbuch 1971/72« der Siemens Aktiengesellschaft, Bestell-Nr. 12/1087. auf S. 223 das Prinzipschaltbild einer Anpassungsstufe für TTL (zum Anpassen eines TTL-Ausgangs an einen MOS-Eingang und zum Anpassen eines MOS-Ausgangs an einen TTL-Eingang) angegeben. Mit Hilfe dieser Anpassungsstufe werden Eingangssignale mit positivem Pegel verarbeitet und wieder ausgegeben. Bei Empfang eines Signals über die Eingaiigsklemme wird der dieser Eingangsklemme nachgeordnete Transistor in seinen leitenden Zustand gesteuert, wodurch ein am Kollektor dieses Transistors auftretendes Potential über einen ersten Widei-stand, der mit einem zweiten Widerstand einen Spannungsteiler bildet, an den Eingang eines MOS-Schaltkreises geschaltet wird. Ein Signal, das die andere binäre Ziffer repräsentiert, kommt für den MOS-Schaltkreis dadurch zustande, daß der dem Eingang der Anpassungsstufe nachgeordnete Transistor durch eine entsprechende Information am Ausgang des TTL-Schaltkreises gesperrt wird, wodurch der Eingang des MOS-Schaltkreises über den zweiten Widerstand auf das fest an der Anpassungsstufe liegende negative Potential gelegt wird.

In »Bauteile-Report« der Siemens Aktiengesellschaft, 11. Jahrgang, Heft 4, Oktober 1973, S. 96 ist in Bild 9 eine Schaltungsanordnung zur Pegelwandlung angegeben, der ebenfalls das Prinzip zugrunde liegt, nach dem das einer bestimmten Information entsprechende Potential einem Spannungsteiler, der aus einem ersten und einem zweiten Widerstand gebildet ist, entnommen wird. Dazu wird der erste Widerstand über euren von einem Ausgang eines LSL-(TTL)-Schaltkreises steuerbaren Transistors an ein positives Potential gelegt Im nichtleitenden Zustand dieses Transistors wird der Eingang des anzupassenden MOS-Schaltkreises über den zweiten Widerstand auf das fest an diesem Widerstand liegende negative Potential gelegt.

Diese beiden zuletzt genannten bekannten Schcltungsanordnungen haben den Nachteil, daß die den Informationen entsprechenden Potentiale nur relativ hochohmig an die Eingänge anzupassender Schaltkreise gelegt werden können. Daraus ergibt sich im Zusammenhang mit technologisch bedingten Eingangskapazitäten in vielen Fällen eine unerwünschte, teilweise die Funktion einer Schaltungsanordnung gefährdende Verminderung der Flankensteilheiten bzw. eine störende Beeinträchtigung der Schaltgeschwindigkeiten.
Durch die DE-OS 21 31 019 ist bereits eine Schaltungsanordnung für digitale Signale mit zv/ei Übertragungsrichtungen, nämlich von der Eingangs- zur Ausgar, jsklemme und umgekehrt von der Ausgangs- zur Eingangsklemme, bekannt. Ein zusätzlicher Einstellsignalschalter überträgt nämlich solche SignrJe zusätzlich von der Ausgangsklemme zur Eingangsklemme. Die jeweilige Übertragungsrichtung wird durch ein besonderes Signal festgelegt. Diese Schaltungsanordnung gestattet aber noch nicht eine einstellbare, von Fall zu Fall also frei wählbare und sofort auf elektrischem Wege wechselbare Invertierung bzw. Nichtinvertierung der übertragenen Signale, und es ist auch nicht erkennbar, daß am Ausgang die beiden Potentiale durch entsprechende Maßnahmen niederohmig abgegeben werden. Außerdem ist hier keine Pegelanpassung von übertragenen Signalen vorgesehen. Auch diese Schaltungsanordnung ist im Vergleich zur Erfindung licht ausreichend universell anwendbar.

Die vorliegende Erfindung strebt also eine universellere Anwendbarkeit einer solchen zur Pegelanpassung dienenden Schaltungsanordnung an. Daher liegt der Erfindung als Teilaufgabe zugrunde, das die eine binäre Ziffer repräsentierende Potential oder das die andere binäre Ziffer repräsentierende Potential am Ausgang der Schaltungsanordnung jeweils durch einen dafür vorgesehenen Transistor niederohmig an die Ausgangsklemme der Schaltungsanordnung zu schalten. In Kombination damit ist es eine zweite Teilaufgabe der Erfindung, die gleiche Schaltungsanordnung so zu bilden, daß

eine Invertierung oder Nichtinvertierung der binäre Ziffer repräsentierenden Ausgangssignale davon abhängt, wie die Schaltungsanordnung hierfür jeweils auf elektrischem Wege eingestellt wird. Außerdem ist es eine dritte Teilaufgabe der Erfindung, die gleiche Schaltungsanordnung außerdem so zu bilden, daß sie erlaubt, Signale in zu der Übertragungsrichtung der in ihrem Pegel anzupassenden Signale entgegengesetzter Übertragungsrichtung, nämlich von der Ausgangsklemme zu der Eingangsklemme der Schaltungsanordnung, zu übertragen. Der diese drei Teilaufgaben gleichzeitig lösende Gegenstand der Erfindung ist durch Oberbegriff und Kennzeichendes Anspruches I definiert.

Die erfindungsgemäße Schaltungsanordnung ist also insofern vorteilhaft, als neben der Lieferung von die eine oder andere binäre Ziffer repräsentierenden Ausgangspotentialen über niederohmige Schaltmittel eine auf elektrischem Wege programmierbare Invertierung von Ausgangssign.ilen zu erreichen ist. was einer Kombination eines herkömmlichen Pegelumsetzers unter gleichzeitiger Verbesserung seiner Ausgangsbedingungen mit den Eigenschaften eines umsteuerbaren NICHT-Gliedes entspricht. Weiterhin ist vorteilhaft, daß die Schaltungsanordnung für Signale in zwei Übertragungsrichtungen, nämlich vom Signaleingang zum Signalausgang bzw. umgekehrt, verwendbar ist.

Eine Weiterbildung der Erfindung ist dadurch gekennzeichnet, daß für das Übertragen von Signalen mit der zweiten Übertragungsrichtung in dem zweiten Signalweg ein stromrichtungsabhängiger Einstellsignalschalter angeordnet ist. daß dieser Einstellsignalschalter bei Empfang von Signalen mit der zweiten Übertragungsrichtung automatisch in seinen leitenden Zustand und bei Empfang von Signalen mit der ersten Übertragungsrichtung automatisch in seinen gesperrten Zustand versetzt wird.

Durch diese Weiterbildung der Erfindung ergibt sich der Vorteil, daß eine Beeinträchtigung der Signalübertragung von Signalen mit der ersten Übertragungsrichtung durch den zweiten Signalweg ohne von außerhalb der Schaltungsanordnung zugeführte Steuersignalen vermieden ist.

Eine andere Weiterbildung der Erfindung ist dadurch gekennzeichnet, daß die Eingangsklemme mit dem Steuereingang eines Leseverstärkers verbunden ist. daß Ot Ausgang des Leseverstärkers mit einem von zwei Eingängen eines Exklusiv-ODER-Güedes verbunden ist, daß der zweite Eingang des Exklusiv-ODER-Gliedes mit einem Ausgang eines bistabilen Schalters verbunden ist. daß der Ausgang des Exklusiv-ODER-Gliedes mit dem Steuereinjang eines Ausgangstreibers verbunden ist. daß der Ausgang des Ausgangstreibers mit der Ausgangsklemme verbunden ist und daß die Ausgangskiemme über den Einstellsignalschalter mit der Eingangsklemme verbunden ist

Diese Weiterbildung der Erfindung bietet den Vorteil, da 3 auf einfache Art und Weise Eingangssignale, die sowohl die eine als auch die andere binäre Ziffer repräsentieren, wahlweise mit dem gleichen Binärwert oder mn dem invertierten Binärwert an den Ausgang abgegeben werden können und daß Signale, die in umgekehrter Richtung, nämlich von der Ausgangsklemme zur Eingangsklemme über die Schaltungsanordnung übertragen werden, den kürzestmöglichen Weg zurückzulegen, haben, womit eine hohe Übertragungsgeschwindigkeit zu erreichen ist

Kennzeichnend für eine andere Weiterbildung der Erfindung ist, daß für den bistabilen Schalter ein Speichertransistor mit elektrisch schwebendem Speichergate vorgesehen ist, daß der Speichertransistor über mehrere Steuereingänge der Schaltungsanordnung wahlweise in seinen gesperrten oder entsperrten Ausgangss zustand versetzbar ist und daß der Ausgang des bistabilen Schalters ein Signal, das die eine oder andere binäre Ziffer, nämlich L oder H repräsentiert, abhängig davon abgibt, ob der Speichertransistor in seinen gesperrten oder nicht gesperrten Ausgangszustand versetzt worden ist.

Vorteilhaft an dieser Weiterbildung der Erfindung ist. daß bei Verwendung eines Speichertransistors mit elektrisch schwebendm Speichergate für den bistabile. Schalter eine mehrfache Umprogrammierung der Schaltungsanordnung auf elektrischem Wege erfolgen kann und daß der gespeicherte gesperrte oder nicht gesperrte Ausgangszustand des Speichertransistors auch dann erhalten bleibt, wenn die Stromversorgung für die Schaltungsanordnung ausfällt oder unter einen Mindestwert sinkt. Das Ausfallen der Stromversorgung kann z. B. dann auftreten, wenn die Schaltungsanordnung in eine steckbare Baugruppe eingebaut ist, wie es bei Daten verarbeitenden Anlagen, insbesondere elektronisch gesteuerten Fernsprechvermittlungsanlagen mit modularem Aufbau üblich ist, und die betreffende Baugruppe, z. B. zu Prüfzwecken gezogen wird.

Im ioigenden wird ein Ausführungsbeispiel für die erfindurjsgemäße Schaltungsanordung an Hand von 3 Figuren näher erläutert.

F i g. 1 zeigt das Blockschaltbild der Schaltungsanordnung mit ihren einzelnen Funktionseinheiten, nämlich

- Leseverstärker LV

- Exklusiv-ODER-Glied EOG
— bistabiler Schalter SS

— Ausgangstreiber A T

— Einstellsignalschalter ESS.

Fig. 2 zeigt in Tabellenform die Zusammenhänge von zu übertragenden Signalen mit Ausgangszuständen des Speichertransistors SPTund Potentialzuständen der Umsteuerklemme X, der Source-Steuerklemme 557" und der Steuerklemme CEfür verschiedene Betriebsfälle FI... FT. Die Figur ist im Zusammenhang mit Fig. 3 zu betrachten;

F i g. 3 zeigt das Ausführungsbeispiel in seinen schaltungstechnischen Einzelheiten. Alle Elemente der Schaltungsanordnung sind in Halbleitertechnik, und zwar in MOS-Halbleitertechnik ausgeführt, die in einem einzigen Baustein integriert sind.

Wie Fig. 1 zeigt, ist die Eingangsklemme Escvohl mit dem Steuereingang des Leseverstärkers L VaIs auch mit dem Ausgang des Einstellsignalschalters ESS verbunden. Die Ausgangsklemme A ist sowohl mit dem Ausgang des Ausgangstreibers A T als auch mit dem Steuereingang des Einstellsignalschalters ESS verbunden. Es bestehen zwei Signalwege, nämlich für Signale mit einer ersten Übertragungsrichtung von der Eingangsklemme E nach der Ausgangsklemme A und für Signale mit einer zweiten Übertragungsrichtung, nämlich von der Ausgangsklemme A nach der Eingangsklemme E

Für Signale mit der zweiten Übertragungsrichtung besteht über den Einstellsignalschalter ein direkter Signalweg. Signale mit der ersten Übertragungsrichtung werden nach Passieren des Leseverstärkers L V in dem Exklusiv-ODER-Glied EOG invertiert oder nicht invertiert Dies ist davon abhängig, welches Ausgangssignal

der bistabile Schalter BS an den zweiten Eingang des Exklusiv-ODER-Gliedes liefert.

Über den Ausgang des Exklusiv-ODER-Gliedes werden invertierte oder nichtinvertierte Signale an den Steuereingang des Ausgangstreibers A T geliefert, in dem ihr jeweiliger Pegel umgesetzt wird. Die Ausgangssignale werden der Ausgangsklemme A niederohmig zugeführ·.

Der Au^gangstreiber A T ist über die Steuerklemme CE abschaltbar. Dies wird dadurch erreicht, daß der Signalweg für Signale der ersten Übertragungsrichtung, nämlich solche, die von der Eingangsklemme in Richtung auf die Ausgangsklemme zu übertragen sind, dadurch unwirksam zu schalten ist, daß der Steuerklemme, die zuvor auf dem zweiten Potential, nämlich Olag, auf das erste Potential, nämlich üb, legbar ist.

Der bistabile Schalter BS ist mit Hilfe von Signalen, die über die Ausgangsklemme A, die Source-Steuerklemme 557 und die Umsteuerklemme X zuführbar sind, in seinen einen oder anderen binären Schaltzustand zu versetzen.

Wie bereits erwähnt, ist die F i g. 2 im Zusammenhang mit der Fig.3 zu betrachten. Mit Hilfe beider Figuren werden im folgenden sieben verschiedene Betriebsfälle, nämlich F1... Fl im einzelnen erläutert.

Der F i g. 3 ist zu entnehmen, daß das gezeigte Ausführungsbeispiel für die erfindungsgemäße Schaltungsanordnung in fünf Teile gegliedert ist, und zwar in

- den Leseverstärker LV

- das Exklusiv-ODER-Glied EOG

- der. Ausgangstreiber A T

- den bistabilen Schalter BS

- den Einstellsignalschalter F55.

Diese Teile sind entsprechend dem in Fig. 1 gezeigten Blockschaltbild angeordnet.

Die Transistoren 71. 72, 73, 74 und 7"5 bilden den Leseverstärker L V.

Die Transistoren 76. 77, 78. 79, 710. 711, 712 und 713 bilden das Exklusiv-ODER-Glied EOG.

Die Transistoren 714 und 715 sowie die Ausgangstransistoren ,4 71 und A 72 bilden den Ausgangstreiber AT. Der erste Ausgangstransiscor AT\ und der zweite Ausgangstransistor Λ72 sind nach Art einer Gegentaktschaltung zusammengeschaltet, wobei die Ausgangsklemme A an einem Anschlußpunkt der Hauptstrecke des ersten Ausgangstransistors A 71 und an einem Anschlußpunkt der Hauptstrecke des zweiten Ausgangstransistors /472 angeschlossen ist.

Die Transistoren 716, 717, 718, 719, 720. 721 sowie der Speichertransistor SPT bilden einen bistabilen Schalter BS, der mit Hilfe von Einstellsignalen seinerseits Signale mit dem einen oder anderen binären Wert an das Exklusiv-ODER-Glied EOC abgeben kann. Der Speichertransistor SPT'ist als MOS-FET mit isoliertem Speichergate aufgebaut. Er ist in seinen einen binären Ausgangszustand, nämlich den gesperrten Ausgangszustand, dadurch zu versetzen, daß sein Drain-Bereich und sein Steuergate-Bereich in Koinzidenz vorübergehend auf ein gegenüber seinem Source-Potential hohes positives Potential gelegt wird und in seinen anderen binären Ausgangszustand, nämlich den entsperrten Ausgangszustand, dadurch zu versetzen, daß sein Source-Bereich vorübergehend auf ein gegenüber seinem Steuergate-Potential hohes positives Potential gelegt wird.

Außerdem ist der Signaiweg für Signale mit der zweiten Übertragungsrichtung über den Einstellsignalschalter ESS realisiert

Im folgenden werden die verschiedenen Betriebsfälle, nämlich Fl, F2, F3, F4, FS, Ff, und F7 der Schaltungsanordnung erläutert:

Betriebsfall Fl:

E X

= ufc(erstes Potential)

5FTnichtgesperrt(®)

557 = O(zweites Potential)
CE = O(zweites Potential)

Bei Empfang eines Eingangssignals mit dem Binärwert L wird der Eingangstransistor 71 des Leseverstärkers L Vgesperrt. Damit liegen der Source-Bereich des Transistors 72 und der Drain-Bereich des Transistors 71 auf dem positiven Potential der Betriebsspannungsklemme U. Dieses Potential liegt gleichzeitig an den Steuergate-Bereichen der Transistoren 75 und 713 im Exklusiv-ODER-Glied FOC. Der Drain-Bereich des Transistors 75 und der Source-Bereich des Transistors 74 liegen auf niedrigem Potential, das über die Source-Drain-Strecke des Tra.isistors 73 zugeführt wird, so daß der Transistor 78 im Exklusiv-ODER-Glied FOC gesperrt ist. Nachdem für diesen Betriebsfall vorausgesetzt ist, daß der Speichertransistor SPT im bistabilen Schalter BS nicht gesperrt ist, liegt der Transistor 718mit seinem Source-Bereich auf niedrigem Potential. Dieses Potential nehmen auch die Steuergate-Bereiche der Transistoren 77 und 712 an.

Der genannte Zustand stellt sich dadurch ein. daß der Eingangstransistor 716 des bistabilen Schalters ÄS mit seinem Steuergate-Bereich auf dem Betriebsspannungspotential der Betriebsspannungsklemme U und mit seinem Source-Bereich über die Umsteuerklemme X auf einem für diesen Lesevorgang notwendigen posiiiven Potential liegt. Der Drain-Bereich des Transistors 716 wird damit ebenfalls positiv, womit der Steuergate-Bereich des Speichertransistors 5FTmit Öffnungspotential versorgt wird. Der nicht gesperrte Speichertransistor 5P7wird damit leitend. Dadurch wird das an der Source-Steuerklemme 557 liegende niedrige Potential auch an den Drain-Bereich des Speichertransistors 5P7weitergegeben.

Die Steuergate-Bereich des Transistors 721 ist mit dem Drain-Bereich des Speichertransistors SPT verbunden, so daß der Transistor 721 gesperrt ist Damit liegt der Source-Bereich des Transistors 720, dessen Steuergate-Bereich auf Betriebsspannungspotential liegt, ebenfalls auf positivem Potential. Mit dem Source-Bereich des Transistors 720 bzw. dem Drain-Bereich des Transistors 72t sind die Steuergate-Bereiche der Transistoren 79 und 711 im Exklusiv-ODER-Glied FOG verbunden. Diese beiden Transistoren werden aufgesteuert, so daß am Drain-Bereich des Transistors 79 niedriges Potential, was über den Transistor^ 713 zugeführt wird, auftritt An der Steuerklemme CF liegt bei diesem Betriebsfall niedriges Potential, so daß die Transistoren 714 und 715 im Ausgangstreiber /^gesperrt sind. Die Drain-Bereiche der Transistoren 77 und 79 sowie der Source-Bereich des Transistors 76 im Exklusiv-ODER-Glied EOG liegen zu diesem Zeitpunkt auf niedrigem Potential, was auch an den Steuergate-Bereich des zweiten Ausgangstransistors AT2 im Ausgangstreiber A T geführt wird. Damit ist dieser Transistor gesperrt Über den Transistor 710 gelangt mit sei-

nem Source-Bereich hohes Potential an den Steuergate-Bereich des ersten Ausgangstransistors ATi im Ausgangstreiber AT. Das positive Potential an der Umsteuerklemme X greift über den ersten Ausgangstransistor ATi auf dessen Source-Bereich über, womit die Ausgangsklemme A auf diesem Potential liegt. Das entsprechende Signal an der Ausgangsklemme A repräsentiert den Binärwerl H, siehe auch F i g. 2.

Betriebsfall F2:

E=L SPTgesperrt (O)

X = üb (erstes Potential)
SST= O (zweites Potential)
OE = O (zweites Potential)

Der Eingangsklemme E wird ein Signal mit dem Binärwert /.zugeführt. Der Speichertransistor SFTist gesperrt. Damit liegt dessen Drain-Bereich und damit auch der Source-Bereich des Transistors 7Ί8 auf hohem Potential. Da die Steuerklemme CE auf niedrigem Potential liegt, sind wie im Betriebsfall FI die Transistoren 714 und TiS im Ausgangstreiber ATgesperrt. Der Steuergate-Bereich des Transistors 721 liegt wegen des hohen Drain-Potentials des Speichertransistors SPT auf Öffnungspotential, so daß sein Drain-Bereich niedriges Potential annimmt. Die Steuergate-Bereiche der Transistoren Tl und TiI im Exklusiv-ODER-Glied EOG nehmen hohes, die Steuergate-Bereiche der Transistoren 79 und TU niedriges Potential an. Bei Zuführen eines Signals mit dem Binärwert L bestehen im Leseverstärker L Vdie gleichen Verhältnisse wie im Betriebsfall Fl. Somit erhält auch der Transistor 78 im Exklusiv-ODER-Glied EOG das gleiche Steuergate-Potential, nämlich niedriges Potential, so daß dieser Transistor gesperrt bleibt Nachdem Transistor Tl Öffnungspotential erhält, liegt sein Source-Bereich wegen des leitenden Transistors 76 auf hohem Potential. Transistor 7" 12 erhält ebenfalls Öffnungspotential, so daß der leitende Transistor Γ13, an dessen Drain-Bereich niedriges Potential liegt, dieses auf den Drain-Bereich des Transistors TYl übertragen kann. Damit wird der Steuergate-Bereich des ersten Ausgangstransistors ATi im Ausgangstreiber ATauf Sperrpotential gelegt Das hohe Potential des Source-Bereiches des Transistors 76 gelangt auch an den Steuergate-Bereich des zweiten Ausgangstransistors /472, so daß dieser leitend wird und niedriges Potential an die Ausgangsklemme A legen kann. Das niedrige Potential repräsentiert den Binärwert L, siehe auch F i g. 2.

Betriebsfall F3:

E = H

X = üb (erstes Potential)

Potential. Dieses Potential liegt gleichzeitig an den Steuergate- Bereichen der Transistoren 75 und 713 innerhalb des Exklusiv-ODER-Gliedes EOG. Der Drain-Bereich des Transistors 75 und der Source-Bereich des Transistors 74 liegen auf hohem Potential, so daß der Transistor 78 im Exklusiv-ODER-Glied EOG durchgesteuert wird. Damit liegt dessen Drain-Bereich auf niedrigem Potential. Nachdem vorausgesetzt ist, daß der Speichertransistor 5F7im bistabilen Schalter ßSin diesem Betriebsfall nicht gesperrt ist, liegt der Transistor 718 mit seinem Source-Bereich auf niedrigem Potential, was sich auch auf die Steuergate-Bereiche der Transistoren 77 und 712 auswirkt.
Wie im Betriebsfall Fl liegt der Transistor 716 des bistabilen Schalters BS mit seinem Steuergate-Bereich auf Betriebsspannungspotential und mit seinem Source-Bereich über die Umsteuerklemme X ebenfalls auf positivem Potential. Damit wird der Drain-Bereich des Transistor? 716 positiv, womit der Steuergate-Bereich des Speichertransistors 5F7mit Öffnungspotential versehen wird. Dadurch wird das an der Source-Steuerklemme 557 liegende niedrige Potential auch an den Drain-Bereich des Speichertransistors 5FTweitergegeben.

Der Steuergate-Bereich des Transistors 721 ist mit dem Drain-Bereich des Speichertransistors SFT verbunden, so daß der Transistor 721 bei Vorhandensein niedrigen Potentials an diesem Drain-Bereich gesperrt ist. Damit liegt der Source-Bereich des Transistors 720, dessen Steuergate-Bereich auf Betriebsspannungspotential liegt, ebenfalls auf positivem Potential. Mit dem Source-Bereich des Transistors 720 bzw. dem Drain-Bereich des Transistors 721 sind die Steuergate-Bereiche der Transistoren 79 und 711 im Exklusiv-ODER-Glied EOG verbunden. Die Steuergate-Bereiche dieser Transistoren liegen auf Öffnungspotential, womit das Source-Potential des Transistors 78, der in diesem Betriebsfall aufgesteuert wird, an den Drain-Bereich des Transistors 711 und damit an den Source-Bereich des Transistors 710, die Drain-Bereiche der Transistoren 712 und 714 und den Steuergate-Bereich des ersten Ausgangstransistors ATi weitergegeben wird. Bei diesem Betriebsfall wird wieder vorausgesetzt, daß die Steuerklemme CE auf niedrigem Potential liegt, womit die Transistoren 714 und 715 gesperrt sind. Die Steuergate-Bereiche des zweiten Ausgangstransistors A 72 ist mit dem Source-Bereich des Transistors 76, den Drain-Bereich der Transistoren 77 und 79 verbunden. Nachdem der Steuergate-Bereich des Transistors 77 auf Sperrpotential liegt, liegen der Source-Bereich des Transistors 76 und die Drain-Bereiche der Transistoren 77 und 79 auf hohem Potential, was auch für den Steuergate-Bereich des zweiten Ausgangstransistors Λ 72 wirksam wird. Der Transistor wird leitend, so daß an der Ausgangsklemme A niedriges Potential auftritt, was den Binärwert L des betreffenden Ausgangssignals repräsentiert siehe auch F i g. 2.

5F7nicht gesperrt (®)

SST= O (zweites Potential)
CE = O (zweites Potential)

Betriebsfall F4:

E=H

X = üb (erstes Potential)

Bei Zuführen eines Signals mit dem Binärwert//wird si SFTgesperrt(O) der Eingangstransistor 71 des Leseverstärkars L V aufgesteuert Damit liegen Source-Bereich des Transistors 557 = O(zweites Potential) 72 und Drain-Bereich des Transistors 71 auf niedrigem Z3? = O (zweites Potential)

Die S".:haltzustände der Transistoren des Leseverstärkers LV, nämlich 7Ί, 72, 73, 74 und 75 sind gleich denen im Betriebsfall F3. Die Steuergate-Bereiche der transistoren 77 und 712 im Exklusiv-ODER-Glied EOG liegen auf Öffnungspotential, wogegen die Steujrgate-Bereiche der Transistoren 79 und 711 aufSperrpotential liegen. Transistor 78 liegt wie im Betriebsfall F3 mit seinem Steuergate-Bereich auf Öffnungspotential, so daß sein Drain-Bereich auf niedriges Potential gelegt wird. Der Steuergate-Bereich des Transistors 713 liegt auf niedrigem Potential, so daß er gesperrt ist. Da der Steuergate-Bereich des Transistors 77 in diesem Betriebsfall auf Öffnungspotential liegt, wird sein Drain-Bereich auf niedriges Potential gelegt. Dieses niedrige Potential teilt sich dem Steuergate-Bereich des zweiten Ausgangstransistors Λ 72 im Ausgangstreiber ATmW., der damit gesperrt wird. Da die Steuerklemme Cf auf niedrigem Potential liegt, bleiben die Transistoren 714 und 715 gesperrt. Der Steuergate-Bereich des Transistors 7ii üegt auf niedrigem Potential. Dieser Transistor ist gesperrt, so daß sich das niedrige Potential am Source-Bereich des Transistors 78 nicht auf den Drain-Bereich desTransistors711 auswirken kann. Damit liegt der Source-Bereich des Transistors 710 auf hohem Potential, was sich auf den Sieuergate-Bereich des ersten Ausgangsiransistors ,471 auswirkt. Dieser Transistor wird durchgesteuert, so daß das an der Umsteuerklemme X liegende positive Potential auf den Source-Bereich des ersten Ausgangstransistors ATi und damit auf die Ausgangsklemne A auswirken kann. Da^ entstehende Ausgangssignal repräsentiert damit den Binärwert H. siehe auch F i g. 2.

Betriebsfall F6:

Sperren des Speichertransistors SPT{ ® —-O)

A = up (viertes Potential)
X — up (viertes Potential)
SST= O (zweites Potential)
CE = üb (erstes Potential)

Betriebsfall F5:
Ausgangszustand

X = .1.
5P7beliebig(®/O)

557= O(zweites Potential)
CE = üb (erstes Potential)

Das zum Sperren des Speichertransistors SPT erforderliche negative Aufladen des schwebenden Gates wird durch gleichzeitiges Anlegen einer genügend hohen Spannung zwischen Steuergate- und Source-Bereich einerseits und Drain- und Source-Bereich anderersells erreicht, wobei der Source-Bereich auf niedrigem Potential liegt. Um dies zu erreichen, wird die Ausgangsklemme A auf ein positives viertes Potential up geschaltet. Damit das hohe Einstellpotential an der Ausgangsklemme A keine unzulässig hohen Ströme über die Ausgangstransistoren ATi und A72 hervorruft, wird die Steuerklemme ÜE auf positives Potential gelegt, womit die beiden Transistoren 714 und 715 aufgesteuert werden. Die Drain-Bereiche dieser beiden Transistoren schalten niedriges Potential an die Steuergate-Bereiche der beiden Ausgangstransistoren ATi und Λ72, die daraufhin gesperrt werden, siehe Betriebsfall F5.

Über den Transistor 716 wird das hohe Potential der Steuerklemme X an den Steuergate-Bereich des Speichertransistors 5P7 geschaltet. Das an die Ausgangsklemme A gelegte hohe Einstellpotential steuert den ansonsten durch sein Breiten/Längen-Verhältnis hochohmigen Transistor 719 so stark auf, daß das Einstellpotential über den nun niederohmig gewordenen Transistor 719 an den Drain-Bereich des Speichertransistors SPT gelangt. Damit ist die zum Einstellen dieses Speichertransistors 5F7 erforderliche Koinzidenz von zwei hoher, positiver. Potentialen an Steuergate und Drain-Bereich erreicht. Das elektrisch schwebende Gate wird negativ aufgeladen, ivomit der Speichertransistor SPT für im späteren Verlauf angelegte positive Steuerpotentiale gesperrt bleibt, siehe auch F i g. 2.

Mit hohem Potential an der Steuerklemme CE werden die Steuergate-Bereiche der Transistoren 714 und 715 im Ausgangstreiber Λ 7 auf Öffnungspotential gelegt. Die Drain-Bereiche dieser beiden Transistoren nehmen niedriges Potential ein, womit die Steuergate-Bereiche der Ausgangstransistoren ATi und Λ72 Sperrpotential erhalten. Dadurch erhält die Ausgangsklemme A weder hohes Potential über den Source-Bereich des ersten Ausgangstransistors Λ 71 noch niedriges Potential über den Drain-Bereich des zweiten Ausgangstransistors Λ 72. Die Ausgangsklemme A ist damit in diesem Betriebsfall zunächst potentialfrei. Damit ist der Signalweg für Signale mit der ersten Übertragungsrichtung gesperrt _

In entgegengesetzter Übertragungsrichtung zu übertragende Signale ES, nämlich solche, die an die Ausgangsklemme A geliefert werden, können nun, ohne die Ausgangstransistoren ATX und Λ72 zu gefährden, über den Einstellsignalschalter ESS zur Eingangsklemme Eübertragen werden, siehe auch F i g. 2.

Betriebsfall Fl:

Entsperren des Speichertransistors SPT(O —-®)

X = O(zweites Potential)
SST = u/(drittes Potential)
CE = üb (erstes Potential)

Der Speichertransistor 5P7kann auf zweierlei Arten entsperrt werden. Das Entsperren kann entweder durch Bestrahlen mit UV-Licht durch ein Quarzglasfenster des Bausteins oder durch elektrische Vorgänge erfolgen.

Für die zweite Art wird der Steuergate-Bereich des Speichertransistors SF7niedriges Potential gelegt Dies geschieht dadurch, daß der Umsteuerklemme X entsprechend niedriges Potential zugeführt wird, das sich über die Source-Drain-Strecke des Transistors 716 auf den Steuergate-Bereich des Speichertransistors 5P7 auswirken kann. Gleichzeitig wird ein positives, langsam auf seinen Endwert ansteigendes drittes Potential ul an den Source-Bereich des Speichertransistors SPTgelegt Dies ist deswegen möglich, weil der Source-Anschluß des Speichertransistors SPT nicht fest wie die übrigen

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Transistoren auf ein bestimmtes Potential, sondern vielmehr an die Source-Steuerklemme SST angeschlossen ist, an die wahlweise verschiedene Potentiale von außen angeschaltet werden können, siehe auch F i g. 2.

Die Erfindung ist nicht auf Ausführungsbeispiele, die in integrierter SchaMcreistechnik aufgebaut sind, beschränk»-

Insbesondere sind die Ausgangstransistoren für hohe zu schaltende Ströme als diskrete Schaltmittel auszuführen, wobei diese diskreten Schaltmittel keineswegs in einem Gegentaktverstärker angeordnet sein müssen. Sie können beispielsweise als Transistoren unterschiedlichen Leitungstyps ausgeführt sein, deren Basis-Emitter-Strecken antiparallel geschaltet sind, wobei jeweils der eine oder der andee Transistor durch ein Steuersignal der einen oder der anderen Polarität aufzusteuern bzw. zu sperren ist.

Ferner ist die stromrichtungsabhängige Sperrung des zweiten Signalweges beispielsweise durch eine spannungsabhängige, nämlich vom Pegel eines Eingangssignals abhängige Sperrung zu ersetzen.

Schließlich kann der Speichertransistor SPT in dem bistabilen Schalter BS bei entsprechender Änderung der angegebenen Schaltungsanordnung beispielsweise durch eine Flipflop-Schaltung oder einen Speicherkondensator ersetzt werden.

Aufstellung der Hinweiszeichen:

	A	Ausgangsklemme
	AT	Ausgangstreiber
5	ATi	erster Ausgangstransistor
	AT2	zweiter Ausgangstransistor
	BS	bistabiler Schalter
	CE	Steuerklemmc-
	E	Eingangs klemme
IO	EOG	Exklusiv-ODER-Glied
	ESS	Einstellsignalschalter
	Fi...	5 Betriebsfall
	LV	Leseverstärker
	SPT	Speiehertransistor
15	SST	Source-Steuerklemme
	Ti...	21 Transistor
	U	Betriebsspannungsklemme
	Ub	erstes Potential
	ul	drittes Potential
20	up	viertes Potential
	X	Umsteuerklemme
	O	zweites Potential
	O	gesperrter Ausgangszustand des Speiche
		transistors
25	®	entsperrter Ausgangszustand des Speiche
		transistors

Hierzu 2 Blatt Zeichnungen

Claims (11)

Patentansprüche:

1. Schaltungsanordnung zum Umsetzen der Pegel digitaler Signale, über die ein erstes oder ein zweites Potential weitergebbar ist und die ihren Ausgang entsprechend an ihren Eingang gelieferten Signalen auf das erste oder das zweite, niederohmig abgebbare Potential schaltet, wobei entweder das erste Potential mit einem ersten, einen niederohmig durch- to schaltenden Transistor enthaltenden Schaltmittel oder das zweite Potential mit einem zweiten, einen niederohmig schaltenden Transistor enthaltenden Schaltmittel an eine Ausgangsklemme niederohmig schaltbar ist, und wobei an eine Eingangsjdemme gelieferte Eingangssignale mit einer ersten Übertragungsrichtung entsprechend den von ihnen repräsentierten Binärwerten in über die Ausgangsklemme lieferbare Ausgangssignale mit unterschiedlichem, durch das erste Potential oder das zweite Potential bestimmten Pegel umgesetzt werden, insbesondere zum Anpassen von Ausgängen von Schaltkreisen einer Schaltkreisfamilie an Eingänge von Schaltkreisen einer anderen Schaltkreisfamilie, dadurch gekennzeichnet, daß die jeweilige Zuordnung des ersten Potentials (üb) und des zweiten Potentials (O) zu einem Eingangssignal-Pegel durch eine Voreinstellung eines bistabilen Schalters (BS), der auf d?s erste und zweite Schaltmittel wirkt, veränderbar ist, daß Signale mit einer zweiten Übertragungsrichtung, nämlich von der Ausgangsklemme (A) zu der Eingangsklemme (E), über einen Einstellsignalschalter (ESS) übertragbar sind, der durch an die Eingangsklemme (E) gelielen.e Eicgangssignale automatisch gesperrt wird, und daß ·ΰΓ das Übertragen von Signalen mit der zweiten Übertragungsrichtung der Signalweg für Signale mit der ersten Übertragungsrichtung durch ein besonderes Signal sperrbar

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß für das Übertragen von Signalen mit der zweiten Übertragungsrichtung in dem zweiten Signalweg ein stromrichtungsabhängiger Einstellsignalschalter (ESS) angeordnet ist, daß dieser Einstellsignalschalter (ESS) bei Empfang von Signalen mit der zweiten Übertragungsrichtung automatisch in seinen leitenden Zustand und bei Empfang von Signalen mit der ersten Übertragungsrichtung automatisch in seinen gesperrten Zustand versetzt wird.

3. Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß ein erster Ausgangstransistor (ATi) und ein zweiter Ausgangstransistor (AT2) nach Art einer Gegentaktschaltung zusammengeschaltet sind, wobei die Ausgangsklemme (A) an einen Anschlußpunkt der Hauptstrecke des ersten Ausgangstransistors (ATi) und an einen Anschlußpunkt der Hauptstrecke des zweiten Ausgangsstransistors (A T2) angeschlossen ist.

4. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Eingangsklemme (E) mit dem Steuereingang eines Leseverstärkers (L V) verbunden ist, daß der Ausgang des Leseverstärkers (LV) mit einem von zwei Eingängen eines Exklusiv-ODER-Gliedes (EOG) verbunden ist, daß der zweite Eingang des Exklusiv-ODER-Gliedes (EOC) mit einem Ausgang eines bistabilen Schalters (BS) verbunden ist, daß der Ausgang des Exklusiv-ODER-Gliedes (EOG) mit dem Steuereingang eines Ausgangstreibers (A T) verbunden ist, daß der Ausgang des Ausgangstreibers (AT) mit der Ausgangsklemme CAJ verbunden ist und daß die Ausgangsklemme (A) über den Einstellsignalschalter (ESS) mit der Eingangsklemme (E) verbunden ist.

5. Schaltungsanordnung nach Anspruch 4, dadurch gekennzeichnet, daß für den bistabiler Schalter (BS) ein Speichertransistor (SPT) mit elektrisch schwebendem Speichergate vorgesehen ist daß der Speichertransistor (SPT) über mehrere Steuereingänge der Schaltungsanordnung wahlweise in seinen gesperrten oder entsperrten Ausgangszustand versetzbar ist und daß der Ausgang des bistabilen Schalters (BS) ein Signal, das die eine oder andere binäre Ziffer, nämlich L oder //repräsentiert, abhängig davon abgibt oder der Speichertransistor (SPT) in seinen gesperrten oder nicht gesperrten Ausgangszustand versetzt worden ist.

6. Schaltungsanordnung nach Anspruch 5, dadurch gekennzeichnet, daß der Speichertransistor (SPT) als MOS-FET mit isoliertem Speichergate aufgebaut ist, daß der Speichertransistor (SPT) in seinen einen binären Ausgangszustand, nämlich den gesperrten Ausgangszustand, dadurch zu versetzen ist, daß sein Drain-Eiyeich und sein Steuergate-Bereich in Koinzidenz vorübergehend auf ein gegenüber seinem Source-Potential hohes positives Potential gelegt wird und daß der Speichertransistor (SPT) in seinen anderen binären Ausgangszustand, nämlich den entsperrten Ausgangszustand, dadurch zu versetzen ist, daß sein Source-Bereich vorübergehend auf ein gegenüber seinem Steuergate-Potential hohes positives Potential gelegt wird.

7. Schaltungsanordnung nach Anspruch 6, dadurch gekennzeichnet, daß der Source-Bereich des Speichertransistors (SPT) über eine Source-Steuerklemme (SST) wahlweise zum Einstellen des einen binären, nämlich des gesperrten Ausgangszustandes + uf das zweite Potential (O) oder zum Einstellen des anderen binären, nämlich des entsperrten Ausgangszustandes auf ein drittes Potential (ul) legbar ist.

8. Schaltungsanordnung nach Anspruch 6 oder 7, dadurch gekennzeichnet, daß der Steuergate-Bereich des Speichertransistors (SPT) über eine Umsteuerklemme (^wahlweise zum Einstellen des einen binären, nämlich des gesperrten Ausgangszustands auf ein viertes Potential (up) oder zum Einstellen des anderen binären, nämlich des entsperrten Ausgangszustands auf das zweite Potential (O) legbar ist.

9. Schaltungsanordnung nach einem der Ansprüche 6-8, dadurch gekennzeichnet, daß der Drain-Bereich des Speichertransistors (SPT) über die Ausgangsklemme (A) zum Einstellen des einen binären, nämlich des gesperrten Ausgangszustands auf das vierte Potential (up)\egbar ist.

10. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der Signalweg für Signale der ersten Übertragungsrichtung, nämlich solche, die von der Eingangsklemme (E)\n Richtung auf die Ausgangsklemme (A) zu übertragen sind, dadurch unwirksam zu schalten ist, daß eine Steuerklemme (CE). die zuvor auf dem zweiten Potential (O)lag, auf das erste Potential (üb) legbar ist.

11. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß alle zugehörigen Elemente in Halbleitertechnik ausgeführt sind.

IZ Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß alle zugehörigen Elemente in MOS-Halbleitertechnik ausgeführt sind und daß diese Elemente in einem einzigen Baustein integriert sind.