DE2604349A1

DE2604349A1 - Analog/digital-umsetzer

Info

Publication number: DE2604349A1
Application number: DE19762604349
Authority: DE
Inventors: Thomas Hornak
Original assignee: Hewlett Packard Co
Current assignee: HP Inc
Priority date: 1975-02-10
Filing date: 1976-02-05
Publication date: 1976-08-19
Also published as: JPS5953728B2; CA1073112A; US3971015A; JPS51105261A; FR2300464A1; GB1531532A

Description

260A340

Case 939 4. Februar 19

Hewlett-Packard Company

ANALOG/DIGITAL - UMSETZER

Die Erfindung betrifft die Verbesserung eines A/D-Umsetzers, wie er beispielsweise aus dem Aufsatz "Electronic Design Practical Guide to Analog to Digital Conversion", Teile 1, 2 und 3 von H. Schmid in der Zeitschrift "ELECTRONIC DESIGN", 5. und 19. Dezember 1968 und. 4. Januar 1969_;bekannt sind. Die Genauigkeit und das Auflösungsvermögen dieser Umsetzer und Systeme werden in der Regel beeinträchtigt durch eine Gleichstromverschiebung beim Durchgang der Signale durch eine Kette von Schaltkreisen.

Die Genauigkeit und das Auflösungsvermögen von A/D-Umsetzern, welche mit abgestuften Widerständen aufgebaut sind, werden durch Änderungen der Widerstandsverhältnisse beeinträchtigt. Mit Operationsverstärkern aufgebaute Umsetzer haben in der Regel den Nachteil, daß die Verstärkung des aufgeschnittenen Regelkreises von vorgegebenen Werten abweicht, die Eingangsspannung und der Eingangsstrom einer Drift unterliegen und der Eingangswiderstand nicht groß genug ist. Die Signalverarbeitungsgeschwindigkeit derartiger Umsetzer ist relativ begrenzt. Wenn ein Übertrager verwendet wird, ergibt sich das Problem, daß in der Primärwicklung eine Gleichspannungskomponente auftreten kann und daß Fehler infolge von Gleichspannungs- und Verstärkungsverschiebungen in der nachfolgenden Schaltung hervorgerufen werden. Die Messung von Gleichstromsignalen oder sich langsam ändernden analogen Signalen ist mit den bekannten A/D-Umsetzern kaum möglich, welche Übertrager enthalten.

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Die Stabilisierung der Verstärkung für eine Kaskade von seriell verbundenen Schaltkreisen wird in der Regel erreicht, indem eine spezielle Verstärkung für jeden nachfolgenden Schaltungsblock sichergestellt wird. Lokale Rückkopplungen mit hoher Schleifenverstärkung in jedem Schaltungsblock erfordern eine Frequenzkompensation, um die erforderliche Stabilität zu erreichen. Durch die Frequenzkompensation wird wiederum die Umsetzergeschwindigkeit des A/D-Umsetzers beeinträchtigt.

Der Erfindung liegt die Aufgabe zugrunde, einen A/D-Umsetzer zu schaffen, der die vorgenannten NachteiIe vermeidet. Diese Aufgabe wird gemäß Anspruch 1 gelöst.

Der erfindungsgemäße A/D-Umsetzer hat eine Kaskade mit einer Zeitverzögerung, welche die Nullpunktverschiebung in der Kaskade vermeidet, indem das Ausgangssignal der Kaskade auf den Eingang ohne Nullpunktverschiebung gegengekoppelt wird und das Signal ein zweites Mal durch die Kaskade des Umsetzers innerhalb eines ausgewählten Zeitintervalles gelangt, wodurch sichergestellt wird, daß die Nullpunktverschiebung der Kaskade sich zwischen dem ersten und zweiten Durchgang des Signales nicht wesentlich verändert und wodurch, das Produkt der Kaskadenverstärkung und des Rückkopplungs/Übertragungsverhältnisses -1 beträgt.

Die Kaskadenverstärkung wird stabilisiert und die Signalverarbeitungsgeschwindigkeit erhöht, indem die Kaskadenverstärkung geregelt wird und Schaltkreise vorgesehen werden, welche eine niedrige Verstärkung in der lokalen Gegenkopplungsschleife haben , wodurch nur eine minimale Frequenzkompensation erforderlich ist. Der Verstärkungsfaktor der Verstärkungsregelung wird automatisch durch eine Regelspannung in einem sich wiederholenden Eichzyklus eingestellt.

•Die nach dem Stand der Technik erforderlichen kritischen Widerstandsverhältnisse zur Realisierung von Algorithmen mit

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Polaritätsuitikehr, Spannungsverdopplung oder Spannungsaddition mit Gleichstromcodierung oder sich langsam ändernden analogen Signalen werden vermieden, indem ein Übertrager mit einer Vielzahl von Sekundärwicklungen verwendet wird, der den Algorithmus realisiert, indem eine Kapazität in Reihe mit der Primärwicklung des Übertragers geschaltet wird und indem die Nullpunktsverschiebung in der beschriebenen Weise vermieden wird.

Im folgenden werden bevorzugte Ausführungsbeispiele der Erfindung anhand der Zeichnungen erläutert; es stellen dar:

Figur 1 ein Diagramm eines A/D-Umsetzers gemäß der Erfindung;

Figur 2 einen Gray-Code-Umsetzer mit einem Übertrager als algorithmischen Codierer,

Figur 3 einen Umsetzer, der einen binärgewichteten Code erzeugt und Prazisionswiderstände unter Ausbildung eines algorithmischen Codierers verwendet,

Figur 4 eine Schaltungsanordnung, bei welcher Nullpunktsfehler (Offset-Verschiebungen) des !Comparators in dem Umsetzer gemäß der Erfindung kompensiert werden;

Figur 5 den zeitlichen Verlauf der Signale bei der Ausführungsform gemäß Figur 4;

Figur 6 den zeitlichen Verlauf der Signale bei der Ausführungsform gemäß Figur 4, bei welcher der Komparator in symmetrischer Weise elektrisch vorgespannt ist;

Figur 7 einen Umsetzer gemäß der Erfindung mit einer Nullpunktkompensation des Komparators, einer Nullpunktkompensation der Kaskade und Verstärkungskorrektur;

Figur 8 den zeitlichen Verlauf der Signale in der Ausführungsform gemäß Figur 7;

Figur 9 einen algorithmischen Codierer mit einem Übertrager und einer dritten Sekundärwicklung;

Figur 10 ein Blockdiagramm eines Umsetzers mit dem algorithmischen Codierer von Figur 9.

_Figur 1 stellt einen A/D-Umsetzer dar. Ein Spannungskomparator 20 istmit einem Verzögerungsglied 700 mit einer Zeitverzögerung *r verbunden. Das Verzögerungsglied 700 ist in Kaskade mit einem

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Schalter 500 für analoge Signale und einem algorithmischen Codierer 400. Der Codierer 400 erzeugt ein Signal am Ausgang 2, welches eine ausgewählte Funktion des Eingangssignales V_p ist, wobei die Funktion einer gewünschten Codierung entspricht. Der Codierer erzeugt ein erstes Ausgangssignal, welches invers zu einem Signal am Eingang 4 des Verzögerungsgliedes 700 ist. Das zweite Signal am Ausgang 2 und das erste Signal am Ausgang 1 gelangen mehrere Male durch die Kaskade über den Schalter 500.

Gemäß Figur 2 verwendet ein im Gray-Code arbeitender Umsetzer einen Übertrager als den algorithmischen Codierer 400. Der Schalter 500 ist beim Beginn der A/D-Umsetzung mit der Spannung V₀ verbunden. Ein Spannungskomparator 20 ist mit dem Verzögerungsglied 700 verbunden und tastet die Polarität eines Signales ab, welches dem Verzögerungsglied 700 zugeführt ist. Der Spannungskomparator 20 erzeugt ein erstes Logiksignal, wenn dessen Eingang eine über Massepotential liegende Spannung führt, und ein zweites Logiksignal, wenn dessen Eingang eine unter Massepotential liegende Spannung führt, wodurch ein digitales Ausgangssignal 22 erzeugt wird. Das digitale Ausgangssignal 22 wird dem Schalter 500 zugeführt.

Das Verzögerungsglied 700 enthält Abtast- und Halteschaltungen 600 und 610 und eine Treiberschaltung 800. Die Abtast- und Halteschaltungen 600 und 610 werden durch Steuerimpulse 602 und 603 im Zweiphasenbetrieb gesteuert, so daß das Signal sich durch das Verzögerungsglied 700 ausbreitet. Das Ausgangssignal des Verzögerungsgliedes 700 wird einem Kondensator 900 zugeführt und wird zur Primärspannung eines Übertragers 400 mit einer Primärwicklung 401, einer zusätzlichen Sekundärwicklung 402 und einer Sekundärwicklung 403 mit Mittelpunktanzapfung mit einem Übertragungsverhältnis von 4 und einer Spannung +2V am einen Ende und -2V am anderen Ende.

Die Spannung an der Primärwicklung beträgt V_p1 = V + V _ff

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bei der Verstärkung 1 und einer Spannungsdifferenz V _ff
zwischen dem Eingang der Abtasthalteschaltung 600 und der
Primärwicklung des Übertragers 400. Zwischen der Primärwicklung und der zusätzlichen Sekundärwicklung 402 ergibt
sich ein Übertragungsverhältnis von -1 und die Spannung
an dieser Wicklung beträgt -Vp₁ = -V_n - V «.

Gemäß Figur 2 befindet sich der Schalter 500 in der Position -1 und die Spannung -V_p1 wird über das Verzögerungsglied
700 an den Kondensator 900 übertragen. Falls sich V _ff nicht gegenüber dem vorhergehenden Wert geändert hat, beträgt
die neue Spannung an der Primärwicklung des Übertragers 400

^VP2 ⁼ -^VP1 ^{+ V}off ^{DieSeS fÜhrt ZU} -^V0 - ^Voff ^{+ V}off ⁼ "^V0
Somit ist die Off setspannung⁵ V _f- eliminiert.

Wenn an der Primärwicklung des Übertragers 400 die Spannung
-V₀ anliegt, beträgt die Spannung am positiven Ende der Sekundärwicklung 400 V_n - 2V_n und am anderen Ende der Wicklung liegt die Spannung V₀ + 2V_n an, wobei V_n eine an der Mittelpunktsanzapfung der Wicklung 403 anliegende Referenzspannung ist. Wenn vorher ein positives Signal V_n abgetastet und in
dem digitalen Speicher 950 gespeichert worden ist, bewirkt
die Schaltersteuerung 510, daß der Schalter 500 die Position P einnimmt und dadurch dem Komparator 20 und dem als Analogspeicher dienenden Verzögerungsglied 700 eine Spannung V^
zugeführt wird, die gleich V - 2V_n ist. Wenn vorher die
Spannung V_n mit negativer Polarität abgetastet und gespeichert worden ist, bewirkt die Schaltersteuerung 510, daß der Schalter 500 in die Position N umgelegt wird. Die dem Analogspeicher 700 und dem Komparator 20 zugeführte Spannung ist dann
V₁ = V_n + 2V^. Das Ergebnis ist V₁ = V_n - 2 V_n , und dieser

I Xv U IKU

Algorithmus stellt eine Codierung im Gray-Code dar.

Gemäß Figur 2 fühlt der Komparator 20 die Polarität der
Spannung V ab und speichert ein entsprechendes Signal im
"Speicher 950. Das Spannungssignal V. wird durch das Verzöge-

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rungsglied 700 und den Kondensator 900 übertragen. Der Schalter 500 wird in die Position "-1" und dann in die Position P oder N nach Maßgabe der Schaltersteuerung 510 und entsprechend der in dem Speicher 9 50 gespeicherten Polarität der Spannung V umgelegt. Dieser Vorgang wiederholt sich η Male,wobei η die erforderliche Anzahl der Bits ist. Bei einer neuen Codierung wird der Schalter 500 in die Stellung "V₀" umgelegt und dadurch wird ein neuer Wert der Eingangsspannung V_n abgetastet. Die Reihenfolge der durch den Komparator in Figur 2 abgetasteten Polaritätswerte ergibt seriell einen Ausdruck im Gray-Code bezüglich des Verhältnisses V /V .

ο κ

Die in Figur 2 dargestellte ,Schaltung ist unempfindlich gegenüber Offsetspannungen am Eingang oder Ausgang in den beiden Abtast- und Halteschaltungen 600 und 610 und in der Treiberschaltung 800 für den Übertrager, solange diese Offsetspannungen sich nur vernachlässigbar innerhalb der Verzögerung des Verzögerungsgliedes 700 ändern. Dadurch wird die Auslegung der Schaltung wesentlich vereinfacht, weil die Probleme der Temperaturdrift und der Anpassung der Bauteile vermieden werden. Der Kondensator 900 trennt die Primärwicklung 401 von Gleichspannungskomponenten, so daß der Umsetzer auch sich langsam ändernde Signale bzw. analoge Gleichspannungssignale verarbeiten kann.

Um die Kompensation der Offsetspannung V _f^ beizubehalten, ändert sich die Spannung am Kondensator 900 innerhalb der Zeitverzögerung des Verzögerungsgliedes 700 nur in vernachlässigbarer Weise. Dieses wird sichergestellt, indem der Kondensator 900 und die Induktivität der Primärwicklung nur minimale Werte haben.

In Figur 3 ist ein Umsetzer dargestellt, der einen binärgewichteten Code erzeugt und zur Realisierung des Codierers -400 Präzisionswiderstände verwendet. Der Schalter 500 für analoge Signale ist ähnlich demjenigen der Ausführungsform

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in Figur 2. Ein Verstärker 550 mit einem Verstärkungsfaktor von -2 1st mit dem Verzögerungsglied 700 und über dieses mit dem algorithmischen Codierer 400 verbunden. Zu Beginn der A/D-Umsetzung befindet sich der Schalter 500 in der Position Vq. Die Spannung V wird durch den Schalter 500 abgetastet und über das Verzögerungsglied 700 mittels der Steuerimpulse 602 und 603 an den Kondensator 900 übertragen. Am Schaltungsknoten 18 wird eine Spannung V₁₈ erzeugt. Der Kondensator besteht aus einem Kondensatornetzwerk mit Kondensatoren 10, 12 und 14, von denen jeder mit dem Ausgang des Verzögerungs-

.ist. gliedes 700 am Schaltungsknoten 18 verbunden/ Der Codierer 400 umfaßt einen Widerstand 11, der mit dem Kondensator 10 am Schaltungsknoten 18 verbunden ist, sowie an einer Referenzspannung -V liegt, einen am Schaltungsknoten 17 mit dem Kondensator 12 verbundenen Widerstand 13, dessen anderes Ende an der Referenzspannung +ν_π liegt und einen zwischen dem Kondensator 14 und Masse angeschlossenen Widerstand 15. Der Mittelpunkt des Widerstandes 14 ist angezapft und die Mittelpunktsanzapfung mit der Stellung -1 des Schalters 500 verbunden. Der Schaltungspunkt 16 ist mit der Klemme P des Schalters 500 und der Schaltungspunkt 17 mit der Klemme N des Schalters 500 verbunden.

Die zum Ausgang des Kondensators 900 am Schaltungspunkt 19 geleitete Spannung beträgt bei einem Signal V_n am Eingang des Verzögerungsgliedes V_1g = -2V^AV₁₉, wobei Δ V_1g die am Ausgang des Kondensators 900 am Schaltungspunkt 19 anliegende Spannung ist, wenn V_n Null ist. Die Spannung am Mittelpunkt des Widerstands 15 und an der Klemme -1 des Schalters 500 beträgt 1/2- . AV₁₉ = -V_n + 1/2 ₁₉

Der Schalter 500 schaltet in die Stellung -1 und überträgt die Spannung -V + 1/2 A.V.. ₉ mittels des Verzögerungsgliedes 700 und des Kondensators 900 zum Codierer 400. Die Spannung am Schaltungspunkt 16 beträgt V^₆ = -V_R - 2 (-V_n + 1/2AV₁₉) , = 2V -V_n +Av₁, -AV_1Ü, wobei -V_c +UV₁, die Spannung b η κ id ι y κ ίο

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S -

am Schaltungspunkt 16 für V = O ist. Die Spannung am Schaltungspunkt 17 beträgt V₁₇ = V - 2 (-V + 1/2 4v₄J

_>7 = 2V_p + V - "V₁₉ +Δν , wobei V -f AV . die Spannung am Schaltungspunkt 17 für V=O beträgt. Die Spannungen ^V₁,,iV._ und AV, können beispielsweise auf ^fechselspannungs—Fehlern am Ausgang des Verstärkers 550 beruhen. Offsetgleichspannungen in den Abtast-und Halteichaltungen 600 und 610 und dem Verstärker 550 werden von den Schaltungspunkten 16, 17, und 19 durch Kondensatoren 10, 12 und 14 isoliert.

Die Widerstände 11, 13, 15 und die Kondensatoren 10, 12, und 14 sind so ausgewählt, daß sichergestellt wird, daß C_1r · R_M «* C₁₀ · R₁-,¹^ C₁". · R₁ _ ~~y die Zeitverzögerung des Verzögerungsgliedes 700 ist, wodurch ÄV._r =hV = AV._n

ib ι / ι y

end dadurch V₁, = 2V - V_n und V₁- = 2V_n +V₀ wird. Der ίο η κ ι / ^xl κ

Einfluß der Fehler Av.,, ^^v-|7 ^u^dAv. wird dadurch eliminiart.

„n Figur 4 ist ein Bicckdiagramm einer Schaltung zur Kompensation der Offsetspannung des Komparators 20 darges'nsllt. Sin Schalter 520, der Spannungskomparator 20 und der digitale Speicher 951 entsprechen Figur 3. In Figur hat der Schalter 520 eine weitere Position GND, die mit Massepotential verbunden ist. Ein digitaler Multiplexer 5 80 ist zwischen dein Ausgang des Komparators 20 und dem Eingang des digitalen Speichers 951 verbunden, was in Figur 3 nicht dargestellt war. Während des vorher beschriebenen Betriebs der Ausfuhrungsform gemäß Figur 3 befand sich der Schalter 520 niemals in der Stellung GND und der Multiplexer 580 befand sich stets in der Stellung D. Nach jedem vollständigen Umsetzvorgang oder nach jeweils zwei, drei oder mehr vollständigen Umsetzungen schaltet der Schalter 520 in die Position GND,und der Multiplexer 580 schaltet in die Position C. Angenommen, daß der Schalter 520 keine. Offsetspannung hervorruft, erscheint eine Spannung von OV am Signaleingang des Versögerungsgliedes 700

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Es wird angenommen, daß wegen einer Offsetspannung eine positive Eingangsspannung festgestellt wird und daß eine logische "1" am Komparatorausgang 22 auftritt. Wenn der Multiplexer 580 sich in der Position C befindet, wird die logische "1" in einem digitalen Speicher 952 gespeichert.

In Figur 5 schaltet der Kontakt des Schalters 520 in die Stellung "-1" und dann in die Stelllung "V₀" und tastet einen neuen Wert der Eingangsspannung ab und startet einen neuen Umsatzvorgang. Der Multiplexer schaltet wieder in die Position D zurück, und die nächste Umsetzung findet statt.

Gemäß Figur 4 steuert der Ausgang des Digitalspeichers 952 eine Stromquelle 961 und eine Stromsenke 9 62 in komplementärer Weise. Wenn im Speicher 9 52 eine logische 1 eingespeichert ist, ist ein Strom I₁ eingeschaltet und ein Strom I„ abgeschaltet. Wenn eine logische 0 im Speicher 952 eingespeichert ist, ist das Gegenteil der Fall. Die Ströme I.. und I₂ sind ungefähr gleich. Die Werte des Kondensators 912 und der Ströme I₁ und I„ sind derart gewählt, daß sichergestellt wird, daß während des Zeitintervalles zwischen den beiden aufeinanderfolgenden Umschaltungen des Schalters 520 in die Position GND die Spannung am Kondensator 912 sich weniger ändert als gemäß dem Auflösungsvermögen des Umsetzers angezeigt wird.

Wenn im Digitalspeicher 952 eine logische 1 gespeichert ist, fließt der Strom I₁ in den Kondensator 912 und erhöht die an diesem anliegende Spannung. Nach einer Anzahl von wiederholten Umschaltungen des Schalters 520 in die Position GND und des Multiplexers 580 in die Position C steigt die Spannung am Kondensator 912 und auch am Referenzeingang 25 des Komparators 20 auf den Punkt, an dem der Spannungskomparator 20 eine negative Eingangsspannung mißt. Am Ausgang 22 des Komparators und im digitalen Speicher 952 tritt dann eine logische Null auf. Der Strom I₁ wird unterbrochen und der Strom I„ beginnt zu fließen, wodurch die Spannung am Kondensator 912 verringert wird, bis wieder eine logische 1 im digitalen Speicher 912 auftritt. Die Folge der Logiksignale "1" und "0" im Digital-

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speicher 2 stellt die Spannung am Kondensator 912 ein und löscht damit die Offsetspannung. Das Verhältnis der Logiksignale "1" zu den Logiksignalen "0" im digitalen Speicher 952 hängt nur von dem Verhältnis I- zu I„ ab, welches durch den den Arbeitspunkt bestimmenden Strom am Eingang 25 des Komparators bestimmt wird.

Gemäß dem Diagramm nach Figur 5 wird eine einen Vergleich beeinträchtigende Offsetspannung zu Lasten einer geringfügigen Änderung des Umsetzungsverhältnisses kompensiert, da eine gewisse Zeit erforderlich ist, bis der Schaltex 510 mit Masse verbunden wird. Wegen der geringen Änderungsgeschwindigkeit der Spannung am Kondensator 912 folgt die Schaltung in Figur 4 nur Änderungen der Offsetspannung, welche etwa mit der Geschwindigkeit V/2 · nT erfolgen, wobei η eine ganze Zahl ist, die der Anzahl der Bits bei einer gewünschten Umsetzung entspricht, und T ist die Zeitverzögerung des Verzögerungsgliedes 700, d.h. das Auslösungsvermögen über der Auflösungszeit. Diese Geschwindigkeit reicht aus, um Änderungen zu folgen, die durch Schwankungen der Umgebungstemperatur verursacht sind.

Die Offsetspannung eines Komparators ändert sich typischerweise entsprechend dem von der Eingangsspannung abhängigen Leistungsverbrauch der kritischenBauteile. Die Größe und Geschwindigkeit dieser Änderungen sind schwierig vorauszusagen. Um die Wahrscheinlichkeit dieser Störungen herabzusetzen, sind die kritischen Bauteile symmetrisch ausgelegt. Dieses wird erreicht, indem die Anzahl der positiven und negativen Entscheidungen des Komparators gemäß Figur 6 gleich gemacht wird.

In Figur 4 ist eine dritte Position des digitalen Multiplexers 580 dargestellt. In dieser Position 0 wird der digitale Ausgang 22 des Komparators 20 nicht benutzt und die Zustände 1 und 2 des digitalen Speichers bleiben unbeeinflußt. Es wird angenommen,, daß die Taktimpulsfrequenz des Komparators verdoppelt wird.

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Gemäß Figur 6 wird die Taktfrequenz des Komparators verdoppelt, und der Komparator im Takt weitergeschaltet wie in Figur 5, und dieses gilt auch wenn der Schalter 520 sich in der Position -1 befindet. Der Komparator tastet eine Spannung der einen Polarität ab und tastet dann eine Spannung der entgegengesetzten Polarität ab, wodurch die Anzahl der positiven und negativen Entscheidungen des Komparators ausgeglichen wird.

Bei dem vorstehend beschriebenen Umsetzer mit einer Offsetspannungskompensation des Komparators sowie in der vorherbeschriebenen Kompensation der Offsetspannung trieb der Schalter 500 die Abtastehalteschaltung 600 direkt. Gemäß Figur 7 befindet sich in dejn Verzögerungsglied 700 ein Pufferverstärker, um eine hohe Eingangsimpedanz für den Schalter 511 zu realisieren. Der Pufferverstärker 650 stört den Kompensationsmechanismus nicht; jegliche Offsetspannungen am Eingang oder Ausgang aufgrund dieses Pufferverstärkers werden in der gleichen Weise kompensiert, wie vorher beschrieben wurde.

Gemäß Figur 7 ergibt der Übertrager 40C el ie erforderliche Spannungsmultiplikation und Spannungsaddition sowie einen Gegenkopplungsfaktor von -1. Um sicherzustellen, daß das Produkt der Kaskadenverstärkung und des Rückkopplungsfaktors -1 ist, ist eine Kaskadenverstärkung von +1 erforderlich, Der übliche Weg zur Sicherstellung einer gewünschten Kaskadenverstärkung besteht darin, daß jede Verstärkerstufe in der Kaskade als ein vielstufiger rückgekoppelter Verstärker hoher Verstärkung ausgelegt wird, wobei jede Stufe eine hinreichend hohe Verstärkung hat, wozu beispielsweise ein Operationsverstärker als Spannungsfolger beschaltet wird. Der Nachteil einer derartigen Anordnung besteht jedoch darin, daß eine hohe Anzahl von die Frequenz kompensierenden Kondensatoren erforderlich ist, so daß diese Anordnung zur Integration von Signalen nicht geeignet ist.

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Demgegenüber wird nunmehr jeder Schaltungsblock in der Kaskade aufgebaut aus einstufigen Verstärkern mittlerer Verstärkung, beispielsweise aus Verstärkern in Emitterfolgeschaltung mit Konstantstromspeisung,bei denen keine Kondensatoren zur Frequenzkompensation erforderlich sind. Dazu wird eine zusätzliche die Verstärkung korrigierende Stufe eingefügt, um eine ausgewählte Kaskadenverstärkung zu erreichen. In Figur 7 ist ein System dargestellt, welches die Kaskadenverstärkung automatisch einstellt.

Gemäß Figur 7 hat der Schalter 511 zwei weitere Kontakte, von denen der eine mit der Referenzspannung V_n verbunden ist und der andere mit einer zusätzlichen Anzapfung der Hauptsekundärwicklung des Überträgers 400 verbunden ist. Das Übertragungsverhältnis dieser Anzapfung ist +1.

Es wird Bezug genommen auf Figur 7 und Figur 8. Der Schalter 511 wird umgelegt in die Stellung "V " und dann in die Stellung"-1". An der Primärwicklung 401 tritt eine Spannung -V_x

R auf und an der Anzapfung "+1" tritt die Spannung OV auf, Jails die Kaskadenverstärkung stimmt. Wenn V_n 0 ist, ist die Spannung an der Anzapfung "+1" positiv bei ungenügendem Verstärkungsfaktor und negativ bei zu großem Verstärkungsfaktor.

Gemäß Figur 8 schaltet der Schalter 511 in die Position "+1" um und die Polarität der Spannung an der Anzapfung "+1" wird durch den Spannungskomparator 20 abgefühlt. Entsprechend Figur 7 hat der digitale Multiplexer 580 gegenüber den vorstehend genannten Stellungen C, D und 0 eine weitere Position G. Wenn sich der Multiplexer 580 in der Stellung G befindet , und der Schalter 511 sich gleichzeitig in der Stellung "+1" befindet, wird die Polarität der Spannung an der Anzapfung "+1" im digitalen Speicher 953 gespeichert, welcher die Stromquelle/Senke 9 70 in ähnlicher Weise wie die Stromquelle/ Senke 960 treibt, die durch den digitalen Speicher 952 in Figur 4 beschrieben wird. Die Stromquelle/Senke 970 speist den Kondensator 913 mit Strömen, welche die Spannung am

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Kondensator 913 einstellen. Die Spannung am Kondensator steuert den Verstärkungsfaktor der Verstarkungsteuerung 1000. Der Schalter 511 wird jeweils einmal zurückgeschaltet in die Positionen "V_n" und "+1" nach jeder vollständigen Umsetzung bzw. jeweils zwei, drei oder mehr vollständigen Umsetzvorgängen. An der Anzapfung +1 wird eine vernachlässigbare Spannung aufrechterhalten, wenn sich der Schalter 511 in einerPosition +1 befindet, wodurch automatisch die richtige Kaskadenverstärkung erhalten bleibt. Obgleich die Änderungsgeschwindigkeit der Spannung am Kondensator 913 beschränkt ist, reicht diese Geschwindigkeit aus um Änderungen der Kaskadenverstärkung zu folgen, die durch Änderungen der Umgebungstemperatur bedingt sind.

In Figur 9 ist ein algorithmischer Codierer 400 dargestellt, der ähnlich demjenigen in Figur 2 ist, jedoch eine dritte Sekundärwicklung 406 aufweist, wobei das Übertragungsverhältnis zwischen der Primärwicklung und dieser zusätzlichen Sekundärwicklung -A beträgt. Es wird angenommen, daß der Codierer 400 in dem Umsetzer gemäß Figur 2 ersetzt wird, wie in Figur 10 angedeutet ist. Wie unter Bezugnahme auf den Umsetzer in Figur 2 beschrieben wurde, wird der Schalter 530 in die Position V_Q umgelegt und tastet das analoge Signal 3 mit einer Spannung V ab. Das Spannungssignal V wird durch das Zeitglied 700 und den Kondensator 900 in den algorithmischen Codierer 400 übertragen. Der Schalter 530 wird in die Position -1 umgelegt und ein Signal, dessen Polarität derjenigen der Spannung V entgegengesetzt ist, durch das Zeitglied 700 und den Kondensator 900 geleitet. Am Eingang des Codierers 400 tritt die Spannung V auf, nachdem sich in diesem zweiten Kanal genau die Spannung -0 eingestellt hat. Nunmehr wird der Schalter 530 nicht in die Positionen P oder N in der vorher beschriebenen Weise umgelegt, sondern es wird der Schaltkontakt 107 gemäß Figur 10 geschlossen, welche^mit der Klemme 407 der dritten Sekundärwicklung 406 gemäß Figur 9 verbunden ist. An dem Kontakt legt die Spannung V an. Die Spannung an dem Kontakt-407 'ist

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= ν_χ - AV_p2 = ν_χ + AV_Q. Die Spannung 407 wird durch den Schalter 530 abgetastet und zweimal durch das Zeitglied 700 weitergeleitet, wobei sich ergibt:

^VP4 ⁼ "(V_x + AV₀),

wobei der Index P4 die vier Durchgänge durch die Kaskade anzeigt.

Der Umsetzer nimmt nun einen neuen Umsetzvorgang vor, wie unter Bezugnahme auf Figur 2 erläutert wurde, d.h. der. Schalter 530 wird in die Stellung P oder N umgeschaltet, je nach der Polarität der Spannung V.„₇, die durch den Komparator 20 abgetastet wird. Es wird ein digitaler Code

erzeugt, der die Spannung V. _ = V + AV statt der Spannung V_Q entsprechend der Ausführungsform gemäß Figur 2 erzeugt.

Gemäß Figur 10 enthält der Eingangsschalter 530 eine zusätzliche Klemme, die mit dem Anschluß 407 verbunden ist, wie erläutert wurde. Der Schalter 500 tastet die an der Klemme 407 erscheinende Spannung zweimal ab, bevor ein Umsetzvorgang stattfindet. Dadurch wird folgende Spannung abgetastet: ν_χ2 + Α(ν_χ1 + AV_Q) = ν_χ2 + ΑΥ_χ1+ A²V_Q.

Diese Spannung wird dann in einen digitalen Code entsprechend einer gewünschten Umsetzung umgewandelt, beispielsweise entsprechend einem Gray-Code oder dergleichen.

Die Anzahl der Zeitpunkte zu denen der Schalter 5 30 das Potential der Klemme 407 abtastet, bevor eine Umsetzung abgeschlossen wird, wird im voraus bestimmt und in der Logikschaltung der Schaltersteuerung 510 festgelegt. Andererseits wird die Entscheidung geleitet von dem digitalen Ausgangssignal des Komparators 20, wie beschrieben wurde.

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Angenommen, daß für die Spannung V der Wert OV gewählt wurde, wie es der Fall ist, wenn das Wicklungsende 408 geerdet ist, so beträgt die Spannung 407 Av, wobei m die Anzahl der Intervalle ist, zu denen der Schalter 530 die Spannung 407 abtastet, bevor ein neuer Umsetzvorgang erfolgt. Dieses ist beispielsweise zur Änderung der Empfindlichkeit des Umsetzers zweckmäßig.

ι Wenn V eine zweite Eingangsspannung V ist und m = 1 beträgt, gilt V₄₀₇ gleich V + AV_Q. Für A gleich -1 und V₄₀₇ gleich V_n - V stellt der digitale Code die Differenz zwischen zwei Eingangsspannungen V₀ und V₀ dar, wobei jeder Wert zu einem anderen Zeitpunkt abgetastet wird. Die Werte V_n und V können durch zwei getrennte Signalquellen oder durch die gleiche Signalquelle geliefert werden. Im letzten Fall erscheint am Ausgang des Umsetzers die Differenz zwischen den beiden Augenblickswerten des gleichen zeitabhängigen Signales, beispielsweise als Basispegel eines Spannungspegels gegenüber dem Spitzenpegel eines Spannungsimpulses.

Die Spannung V₄₀₇ ist gleich (1 + m)V_n/wobei V_Q der Durchschnittswert der Spannung V_Q bei m Abtastwerten ist, falls V von der gleichen Quelle entnommen wird wie V_n und A=1 ist. Es ist zweickmäßig vor dem Beginn eines Umsetzvorgangs m Abtastwerte des Eingangsignals V zu integrieren, um das der Spannung V_n überlagerte Rauschen zu eliminieren oder die Empfindlichkeit des Umsetzers zu erhöhen. Wenn m automatisch erhöht wird, bis die Spannung V₄₀₇ einen Pegel erreicht, der mit dem Meßbereich des Umsetzers übereinstimmt, beispielsweise mit ± V in Figur 2, wird ein Umsetzer mit automatischer Empfindlichkeitsstörung realisiert.

P Die stufenweise Erhöhung von m, so daß m = 2 wird, wobei P = 0, 1, 2, 3 ...N ist, ändert den Ausgangscode entsprechend der veränderlichen Empfindlichkeit und entspricht einer Ver-

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Schiebung des binären Äquivalentes in "Gleitkommaschreibweise" eines Punktes um P Ziffern nach links. Es wird somit ein A/D-Umsetzer mit Gleitkommaschreibweise geschaffen.

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Claims

Hewlett-Packard Company Int. Az.: Case 939 Patentansprüche

1. Analog/Digital-Umsetzer mit einem Verzögerungsglied, dadurch gekennzeichnet , daß eine algorithmische Einrichtung (400) mit einem Eingang ein erstes Signal (1) und ein zweites Signal (2) erzeugt, das erste Signal die umgekehrte Polarität des Signales am Eingang des Zeitgliedes hat und das zweite Signal eine ausgewählte Funktion des Eingangssignales des Zeitgliedes hat und einer gewünschten Umsetzung eines zugeführten analogen Signales entspricht, die Schalteinrichtung (500) den Eingang des Zeitgliedes mit dem analogen Signal (3) verbindet und wiederholt den Eingang des Zeitgliedes mit den ersten und zweiten Signalen verbindet, eine Einrichtung den Ausgang des Zeitgliedes mit dem Eingang der algorithmischen Einrichtung verbindet und ein Komparator (20) mit dem Zeitglied (700) verbunden ist und ein digitales Ausgangssignal

(22) erzeugt. (Fig. 1)

2. Analog/Digital-Umsetzer nach Anspruch 1, dadurch gekennzeichnet , daß ein Kondensator (900) den Ausgang des Zeitgliedes (700) mit dem Eingang der algorithmischen Einrichtung verbindet. (Fig. 2)

3. Analog/Digital-Umsetzer nach Anspruch 2, dadurch gekennzeichnet , daß die algorithmische Einrichtung einen Übertrager (400) mit einer Primärwicklung (401), einerzusatzliehen Sekundärwicklung (402) zur Erzeugung des ersten Signales und eine Sekundärwicklung (403) mit Mittelpunkt" Anzapfung aufweist, deren eines Ende an positive Spannung und deren anderes Ende an negative Spannung angeschlossen ist und welche ein zweites Signal erzeug und die Mittelpunkt-Anzapfung mit einer Referenzspannung verbunden ist. (Fig. 2)

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4. Analog/Digital-Umsetzer nach Anspruch 3, dadurch gekennzeichnet, daß das Übertragungsverhältnis zwischen Primärwicklung und Sekundärwicklung -1 beträgt. (Fig. 2)

5. Analog/Digital-Umsetzer nach Anspruch 3, dadurch gekennzeichnet , daß die Sekundärwicklung (403) mit Mittelpunktanzapfung ein Übertragungsverhältnis von hat. (Fig. 2)

6. Analog/Digital-Umsetzer nach Anspruch 1, dadurch -gekennzeichnet , daß die algorithmische Einrichtung eine Kopplungseinrichtung zur Verbindung mit einer Referenzspannungsquelle, (-V +V ) aufweist, ein erster Wider-

K K.

stand (11) mit der Kopplungseinrichtung und der Einrichtung (900) zur Verbindung des Ausgangs des Verzögerungsgliedes mit dem Eingang der algorithmischen Einrichtung verbunden ist, ein zweiter Widerstand (13) mit der Kopplungseinrichtung und dem Ausgang des Verzögerungsgliedes verbunden ist, ein dritter Widerstand (15) mit der Einrichtung (900) zur Verbindung des Ausgangs des Verzögerungsgliedes mit dem Eingang der algorithmischen Einrichtung sowie zur Verbindung mit Masse vorgesehen ist und eine Anzapfung zur Abgabe des ersten Signales aufweist und eine Einrichtung zur Verbindung mit dem ersten Widerstand und dem zweiten Widerstand zur Erzeugung des zweiten Signales vorgesehen ist.(Fig. 3)

7. Analog/Digital-Umsetzer nach Anspruch 1, dadurch gekennzeichnet , daß die Schalteinrichtung (500) den Eingang des Zeitgliedes mit dem analogen Signal (3) verbindet und wiederholt den Eingang des Zeitgliedes zur Aufnahme der ersten und zweiten Signale in einer vorbestimmten Reihenfolge verbindet. (Fig. 1)

8. Analog/Digital-Umsetzer nach Anspruch Ί, dadurch gekennzeichnet , daß der Komparator (20) einen ersten mit dem Zeitglied (700) verbundenen Eingang (21) einen

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_ 1 y _

Referenzeingang (25) und einen Ausgang (22) sowie eine Einrichtung (960, 912, 952) aufweist, die mit dem Referenzeingang des Komparators verbunden ist und das Potential des Referenzeinganges einstellt. (Fig. 4)

9. Analog/Digital-Umsetzer nach Anspruch 8, dadurch gekennzeichnet , daß die das Potential am Referenzeingang (25) einstellende Einrichtung einen digitalen Speicher (957) , einen digitalen Multiplexer (580) zur Verbindung des Komparator-Ausgangs (22) mit dem digitalen Speicher (951) zur Abgabe des Komparator-Ausgangssignales an den digitalen Speicher enthält, wenn der analoge Schalter

(520) das Zeitglied (700) mit Masse verbindet, und eine Spannungs-Einstelleinrichtung (960) mit dem Referenzeingang

(25) des Komparators und dem digitalen Speicher (951) verbunden ist und das Potential am Referenzeingang einstellt. (Fig. 4)

10. Analog/Digital-Umsetzer nach Anspruch 9, dadurch gekennzeichnet , daß die Spannungs-Einstelleinrichtung einen Kondensator(912) aufweist, der mit dem Referenzeingang (25) verbunden ist und eine Stromquelle (920) mit dem Kondensator (912) und dem digitalen Speicher (952) verbunden ist und die Spannung am Kondensator einstellt. (Fig. 4)

11. Analog/Digital-Umsetzer nach Anspruch I₁ dadurch gekennzeichnet , daß die algorithmische Einrichtung einen Übertrager (400) aufweist, dieser eine Primärwicklung (401) zur Aufnahme eines Eingangssignales, eine zusätzliche Sekundärwicklung (402) zur Abgabe des zweiten Signales und eine Sekundärwicklung mit Mittelpunktanzapfung aufweist, deren eines Ende (405) an einer positiven Spannung liegt und deren anderes Ende (404) in einer negativen Spannung liegt und welcher das erste Signal erzeugt

und dessen Mittelpunktanzapfung (40) eine Referenzspannung (V_) erzeugt. (Fig. 7}
κ

12. Analog/Digital-Umsetzer nach Anspruch 11, dadurch g e kennzeichnet, daß das Übertragungsverhältnis der zusätzlichen Sekundärwicklungen (402) -1 beträgt.(Fig. 7)

13. Analog/Digital-Umsetzer nach Anspruch 11, dadurch gekennzeichnet , daß die Sekundärwicklung mit

•Mittelpunktanzapfung ein Übertragungsverhältnis von 4 hat. (Fig. 7)

14. Analog/Digital-Umsetzer nach Anspruch 7, dadurch gekennzeichnet, daß die Kopplungseinrichtung einen Verstärker (550) und einen ersten Kondensator (10), einen zweiten Kondensator (12) und einen dritten Kondensator (14) aufweist und jeder Kondensator eine gemeinsame Verbindung mit dem Verstärker hat. (Fig. 3)

15. Analog/Digital-Umsetzer nach Anspruch 14, dadurch g e I. e η η ζ e i c h η 3 t , daß die algorithmische Einrichtung eine erste Einrichtung zum Koppeln einer negativen Referenzspannung C-V),eine zweite Einrichtung zum Koppeln einer positiven Referenzspannung (+V_n), einen ersten Widerstand (11) zwischen dem ersten Kondensator (10) und der ersten Einrichtung, einen zweiten Widerstand (13) zwischen dem zweiten Kondensator (12) und der zweiten Einrichtung, einen dritten Widerstand (15) zwischen dem dritten Kondensator (14) und Masse und einer Anzapfung zur Abgabe des ersten Signales (1) und eine Einrichtung aufweist, welche zur Verbindung zwischen dem ersten Kondensator und dem ersten Widerstand und zur Verbindung zwischen dem zweiten Kondensator und dem zweiten Widerstand zur Erzeugung des zweiten Signales dient. (Fig. 3)

16. Analog/Digital-Umsetzer nach Anspruch 8, dadurch g e -

, daß die ausgewählte Reihenfolge

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den analogen Schalter umfaßt, der ein zugeführtes
analoges Signal mit dem Eingang des Zeitgliedes verbindet, dann der Eingang des Zeitgliedes wiederholt zur Aufnahme
der ersten und zweiten Signale in einer Reihenfolge verbunden wird und dann das Massepotential mit dem Eingang
des Zeitgliedes verbindet. (Fig. 5)

17. Analog/Digital-Umsetzer nach Anspruch 8, dadurch gekennzeichnet , daß die ausgewählte Reihenfolge den analogen Schalter umfaßt, der zuerst den Eingang des
Zeitgliedes mit Massepotential und dann wiederholt den
Eingang des Zeitgliedes m hrere Male zur Aufnahme der
ersten und zweiten Signale in einer Reihenfolge verbindet. (Fig. 5)

18. Analog/Digital-Umsetzer vorzugsweise nach einem der vorhergehenden Anspruch, dadurch gekennzeichnet , daß die algorithmische Einrichtuna (400) einen Eingang

zur Erzeugung eines ersten und emes zweiten Signales aufweist, das erste Signal die entgegengesetzte Polarität des Signales am Eingang des Zeitgliedes hat und das zweite
Signal eine ausgewählte Funktion des Eingangssignales des
Zeitgliedes ist und einer gewünschten Umsetzung eines zugeführten analogen Signales entspricht, eine Takteinrichtung ein erstes Taktsignal und ein zweites Taktsignal erzeugt, das zweite Taktsignal eine Wiederholungsfrequenz hat, die
ein Vielfaches der Wiederholungsfrequenz des ersten Taktsignales ist, eine Schalteinrichtung (511) den Eingang des Zeitgliedes zur Aufnahme eines analogen Signales verbindet und wiederholt den Eingang des Zeitgliedes zur Aufnahme der ersten und zweiten Signale entsprechend dem ersten Taktsignal verbindet, eine Einrichtung den Ausgang (1000, 800, 900) des Zeitgliedes mit dem Eingang der algorithmischen
Einrichtung verbindet und ein Komparator (20) auf das
zweite Taktsignal anspricht und einen Eingang hat, der
mit dem Zeitglied verbunden ist und ein digitales Ausgangs-

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signal erzeugt. (Fig. 6 u. 7)

19. Analog/Digital-Umsetzer nach Anspruch 18, dadurch gekennzeichnet , daß das zweite Taktsignal eine Wiederholungsfrequenz hat, die doppelt so hoch wie diejenige des ersten Taktsignales ist. (Fig. 6)

20. Analog/Digital-Umsetzer nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet , daß die algorithmische Einrichtung (400) erste, zweite und dritte Signale erzeugt, das erste Signal die umgekehrte Polarität des Signales am Eingang des Zeitgliedes hat, das zweite Signal eine ausgewählte Funktion entsprechend einer gewünschten Umsetzung eines zugeführten analogen Signales (3) ist, eine Schalteinrichtung (511) das Zeitglied zur Aufnahme des analogen Signales und eines Massepotentiales in einer ersten ausgewählten Reihenfolge und zur wiederholten Verbindung des Eingangs des Zeitgliedes zur Aufnahme der ersten, zweiten und dritten Signale in einer zweiten ausgewählten Reihenfolge verbindet, eine Einrichtung (900) das Zeitglied mit der algorithmischen Einrichtung verbindet, ein Komparator (20) mit dem Zeitglied (700) verbunden ist und ein digitales Ausgangssignal mit Logikpegeln abgibt, eine Einrichtung seriell den analogen Schalter, das Zeitglied, eine Verstärkungssteuerung (1000) mit veränderlichem Verstärkungsfaktor, die Kopplungseinrichtung und die algorithmische Einrichtung verbindet und eine Einrichtung (913, 917, 953, 580) mit der VerstärkungsSteuerung verbunden ist und den Verstärkungsfaktor der Verstärkungssteuerung entsprechend den Änderungen des dritten Signales verbindet. (Fig. 7 u. 8)

21. Analog/Digital-Umsetzer nach Anspruch 20, dadurch gekennzeichnet , daß die Einrichtung zur Änderung des Verstärkungsfaktors einen digitalen Speicher (9 53) zum

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Speichern der Logik-Pegel, einen digitalen Multiplexer (85) zur Aufnahme des digitalen Ausgangssignales zwecks Abgabe des digitalen Ausgangssignales an den digitalen Speicher (953) bei der Verbindung des dritten Signalpotentiales mit dem Zeitglied (700) durch die Schalteinrichtung (511) und eine mit dem digitalen Speicher (953) verbundene Einrichtung (913, 950) enthält, welche den Verstärkungsfaktor der Verstärkungssteuerung (1000) entsprechend den in dem digitalen Speicher gespeicherten Logikpegeln ändert. (Fig. 7)

22. Analog/Digital-Umsetzer nach einem der vorhergehenden

Ansprüche, dadurch gekennzeichnet , daß

die algorithmische Einrichtung ein erstes Signal (1),ein zweites Signal (2) und ein drittes Signal (407) erzeugt, das erste Signal die umgekehrte Polarität des Signales am Eingang des Zeitgliedes aufweist, die zweiten und dritten Signale zweite und dritte ausgewählte Funktionen des Eingangssignales des Zeitgliedes sind, die einer gewünschten Umsetzung des zugeführten analogen Signales (3) entsprechen, die Schalteinrichtung (530) den Eingang des Zeitgliedes verbindet zur Aufnahme des analogen Signales (3) und das Zeitglied in einer vorbestimmten Reihenfolge verbindet zur Aufnahme der ersten, zweiten und dritten Signale, eine Einrichtung (900) den Ausgang des Zeitgliedes mit dem Eingang der algorithmischen Einrichtung verbindet und ein Komparator (20) mit dem Zeitglied verbunden ist und ein digitales Ausgangssignal erzeugt. (Fig. 9 u. 10)

23. Analog/Digital-Umsetzer nach Anspruch 22, dadurch gekennzeichnet , daß ein Kondensator (900) den Ausgang des Zeitgliedes mit dem Eingang der algorithmischen Einrichtung verbindet. (Fig. 10)

24. Analog/Digital-Umsetzer nach Anspruch 23, dadurch g e -kennzeichnet , daß die algorithmische Einrich-

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tung einen Übertrager aufweist, der eine Primärwicklung (401) zur Aufnahme eines Eingangssignales, eine erste Sekundärwicklung (402) zum Erzeugen des ersten Signales, eine zweite Sekundärwicklung (403) zum Erzeugen des zweiten Signales und eine dritte Sekundärwicklung (406) zum Erzeugen des dritten Signales aufweist. (Fig. 9)

25. Analog/Digital-Umsetzer nach Anspruch 24, dadurch gekennzeichnet , daß die zweite Sekundärwicklung (403) eine Mittelpunktanzapfung zur Aufnahme einer ersten Referenzspannung aufweist.

26. Analog/Digital-Umsetzer nach Anspruch 24, dadurch gekennzeichnet , daß eine Einrichtung mit der dritten Sekundärwicklung (406) zur Zufuhr eines zweiten Signales (V ) verbunden ist. (Fig. 9)

27. Analog/Digital-Umsetzer nach Anspruch 26, dadurch gekennzeichnet , daß die gewünschte Umsetzung ein digitaler Kode ist, der den Wert

i = m-1

i = 0

darstellt, wobei V . die Spannung- des zweiten Signales ist, wenn die Schalteinrichtung den Eingang des Zeitgliedes zur Aufnahme des dritten Signales verbindet, -A das Übertragungsverhältnis der dritten Sekundärwicklung zur Primärwicklung ist, V_n die abgetastete Spannung eines zugeführten analogen Signales ist und m die Anzahl der Umschaltungen der Schalteinrichtung zur Verbindung des Eingangs des Zeitgliedes zwecks Aufnahme des dritten Signales ist.

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