DE2545751A1

DE2545751A1 - Steuerschaltung fuer eine datenverarbeitungsanlage

Info

Publication number: DE2545751A1
Application number: DE19752545751
Authority: DE
Inventors: Ronald Eugene Bodner; Thomas Lee Crooks; Israel Ben Magrisso; Minn Rochester; Keith Kenneth Slack; Richard Stanton Smith
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1974-12-04
Filing date: 1975-10-11
Publication date: 1976-06-10
Also published as: DE2545751C2; JPS5845052B2; GB1475849A; US3961313A; JPS51102436A; BR7508062A; FR2293744B1; IT1049926B; FR2293744A1

Description

Anmelderin: International Business Machines

Corporation, Armonk, N.Y. 10504

Amtliches Aktenzeichen: Neuanmeldung Aktenzeichen der Anmelderin: RO 974 020

ι Steuerschaltung für eine Datenverarbeitungsanlage

Die Erfindung betrifft eine Steuerschaltung für eine mit einem gespeicherten Programm arbeitende Datenverarbeitungsanlage, die in einem nichtüberläppenden Betrieb arbeitet, wobei der Befehlszyklus für die Datenverarbeitungsanlage einen Aufrufzyklus für • den Befehl enthält, der mindestens mehr als eine Taktzeit : aufweist, sowie einen Befehlsverarbeitungszyklus, der unmittelbar auf den Befehlsaufrufzyklus folgt.

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Die vorliegende Erfindung eignet sich insbesondere für kleinere Datenverarbeitungsanlagen, bei denen aus Kostengründen Parallelverarbeitung nicht vorgesehen ist, so daß die Anlage im nichtüber läppten Betrieb arbeitet. Beim nichtüberläppten Betrieb folgt auf einen Befehlsaufrufzyklus ein Befehlsverarbeitungszyklus. Im überlappten Betrieb wird ein Befehl abgearbeitet, , während bereits der nächste Befehl aufgerufen wird. Die vorliegende Erfindung macht es möglich, mit Befehlsaufrufzyklen variabler Länge zu arbeiten, so daß der Gesamtwirkungsgrad der Datenverarbeitungsanlage, die im nichtüberläppten Betrieb arbeitet, verbessert wird. Wenn immer ein Verzweigungsbefehl auf-

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tritt, wird der Befehlsaufrufzyklus des Befehls "Verzweige nach" um eine Taktzeit verkürzt. Die dabei erzielte Einsparung an Verarbeitungszeit ist beträchtlich, da etwa 40 % der in einem Datenverarbeitungssystem mit nichtüberlappter Betriebsweise verwendeten Befehle Verzweigungsbefehle sind.

Bisher hat man allgemein Befehlsausrufzyklen fester Länge benutzt. Eine bessere Wirtschaftlichkeit hat man dadurch erzielt, daß man während des Aufrufen des nächsten Befehls den zuvor aufgerufenen Befehl abgearbeitet hat. Derartige Anlagen benötigen doppelte Register, in denen ein Paar Befehle abgespeichert sein kann, sowie weitere Datenleitungen, die sich aber bei Datenverarbeitungsanlagen niedrigerer Preisklassen von selbst verbieten.

,In der US-Patentschrift 3 766 527 ist beschrieben, daß der Be- : fehls-Verarbeitungszyklus den Befehlsaufrufzyklus überlappt,

jedoch liegt diese Überlappung fest und es gibt keinen Befehls- ; aufrufzyklus variabler Länge.

; Gemäß der US-Patentschrift 3 753 236 wird die für die Ausführung j von Verzweigungsoperationen benötigte Zeit maskiert_f doch sind dazu kompliziertere Schaltungen erforderlich und der Befehlsaufrufzyklus ist nicht variabel« Die Durchführung eines Mikrobefehls höherer Ordnung aus einem Paar von Mikrobefehlen wird dabei durch die Decodierung eines Verzweigungsbefehls niedriger I Ordnung überlappt, sowie durch die Vorbereitung der Adresse und des Aufrufens eines nächstes Paares von Mikrobefehlen. Tritt ein Befehl niedriger Ordnung ohne Verzweigung auf, dann wird !dieser nach Abarbeiten des Befehls höherer Ordnung nach dem Re- ;gister höherer Ordnung für eine Durchführung übertragen. Gemäß j der vorliegenden Erfindung wird jeweils nur ein einziger Befehl , abgerufen und wenn dies ein Verzweigungsbefehl ist, dann wird !die Verzweige-Nach-Adresse während der Durchführung des Ver- ' zweigungsbefehls eingestellt, und die erste Taktzeit des Befehls-Aufruf zyklus für den Verzweige-Nachbefehl wird selektiv

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dadurch übersprungen, daß der Takt der Zentraleinheit (CPU) selektiv um eins weitergeschaltet wird.

Die Erfindung wird nunmehr anhand eines Ausführungsbeispiels in Verbindung mit den beigefügten Zeichnungen näher beschrieben. Die unter Schutz zu stellenden Merkmale der Erfindung ergeben sich im einzelnen aus den Patentansprüchen.

In den Zeichnungen zeigt:

-_g. 1 schematisch ein Blockschaltbild einer mit ge-

speichertem Programm arbeitenden Datenverar- j beitungsanlage (ohne Ein- und Ausgabe), in dem j die Erfindung verwirklicht ist;

Fig. 2a + 2b zusammen schematisch ein logisches Blockschaltbild zur Darstellung der für die Eingabe von Daten in das Speicher-Adreßregister und Operandenregister in Fig. 1 erforderlichen Steuerschaltungen ;

Fig. 3 schematisch ein Blockschaltbild für die Steuerung der Taktgabe der Zentraleinheit (CPU) j während des Abrufs und der Ausführung von Verzweigungsbefehlen ;

Fig. 4 schematisch ein Blockschaltbild zur Darstellung

der Steuerung für die Fortschaltung des Befehlszählers für Verzweigungsbefehle;

Fig. 5 ein Impulsdiagramm mit den Taktzeiten der

CPU sowie für das Abrufen und Ausführen von Befehlen ohne Verzweigung;

Fig. 6 ein Taktimpulsdiagramm zur Darstellung des

Abrufens und Ausführens von Verzweigungsbe-

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fehlen;

Fig. 7 ein Taktdiagramm zur Darstellung des Abrufens

und Ausführens von bedingten Verzweigungsbefehlen;

Fign. 8a + 8b eine schematische Darstellung der Formate eines

Verzweigungsbefehls bzw. eines bedingten Verzweigungsbefehls und

Fig. 9 ein Taktimpulsdiagramm zur Darstellung der Ausführungszeit eines Verzweigungsbefehls bzw. eines bedingten Verzweigungsbefehls, wenn im Stoppbetrieb oder im Einzelschrittbetrieb gearbeitet wird.

In Fig. 1 ist als Ausführungsbeispiel eine Datenverarbeitungsanlage unter Verwendung des erfindungsgemäßen Prinzips dargestellt, welche einen Speicher 10 für die Speicherung von Befehlen und Daten enthält. Die im Speicher 10 eingespeicherten Befehle und Daten sind über ein Speicheradreßregister (SAR) 15 abrufbar, das 16-Bit-Adressen an den Speicher-Adreßdecodierer 20 abgibt. Der Speicher-Adreßdecodierer 20 nimmt auch die über die Sammelleitung 31 von der CPU kommenden Speichertaktsignale auf.

In diesem Beispiel haben die Befehle eine Länge von 16 Bit und werden über die Datensammelleitung 11 gleichzeitig in das Befehlsregister 40 und in das Speicherdatenregister SDR 25 eingegeben. Das Register 40 wird über ein auf der Leitung 42 ankommendes und in der Befehle- und Funktionsdecodierlogik 50 aus den über die Sammelleitung 32 übertragenden Taktsignalen gebildetes Takt-IR-Signal taktmäßig gesteuert. Das SD-Register 25 wird über ein über die Sammelleitung 31 zugeführtes Signal "Schreib-Kippschaltung" gesteuert·

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Die Befehls- und Funktions-Decodierlogik 50 decodiert den Operationscode der Befehle dadurch, daß die Bits 0 bis 3 des Befehls logisch verarbeitet werden. Verzweigungsbefehle und bedingte Verzweigungsbefehle haben einen Operationscode von 0000 bzw. 0010 (vergl. Fig. 8), Die der Decodierung von Verzweigungsbefehlen und bedingten Verzweigungsbefehlen dienende logische Schaltung ist in Fig. 2B dargestellt und enthält die Inverterstufen 53 bis 56 und die UND-Glieder 57 und 58, Das Ausgangssignal des UND-Gliedes 57 zeigt an, ob es ein Verzweigungsbefehl ist und dieses Signal wird dem ODER-Glied 59 zugeleitet, um damit das Ableiten eines den Taktgenerator fortschaltenden Signals am UND-Glied 51 zum Taktzeitpunkt T3 zu erleichtern. Das ODER-Glied 59 nimmt außerdem ein vom UND-Glied 58 kommendes Signal auf, das anzeigt, daß es sich um einen bedingten Verzweigungsbefehl handelt. Das Taktfortschaltsignal, das noch im einzelnen beschrieben wird, dient zur Steuerung der Taktgeneratoren 3O zum tiberspringen des ersten Taktintervalls TO bei einem Zyklus für einen Verzweigenachbefehl.

Die von den UND-Gliedern 57 und 58 kommenden Signale werden außerdem in der Speichertorauswahl-Decodierschaltung 60 verwendet. Diese Decodierschaltung enthält die UND-Glieder 61 und 62 und ein ODER-Glied 63 und gibt über Leitung 64 ein Steuersignal für die Steuerung der Torschaltung "niedrig SEL 1" ab. Dieses Signal wird zur Steuerung der Auswahl der Speichertorschaltungen 80 niedriger Ordnung in Fig. 2a benutzt. Ein weiteres Auswahlsignal ist das auf Leitung 66 von der Decodierschaltung 47 kommendes Signal für die Speichertorschaltungen niedriger Ordnung und ist mit "SP-Tor niedrig SEL 0" bezeichnet. Die Decodierschaltung 47 spricht auf die im Befehlsregister 40 liegenden Bits an und liefert mehrere verschiedene Signale. Das Signal "Speicher Tor niedrig SEL 0" tritt dabei für Verzweigung und für bedingte Verzweigung nicht auf. Die Auswahltorschaltungen höherer Ordnung werden durch das Signal "SP Tor hoch SEL 1" und "SP Tor hoch SEL 0", die von den UND-Gliedern 67 bzw. 69 über Leitungen 68 bzw. 70 ankommen, ausgewählt.

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Die Speichertorschaltungen niedriger Ordnung enthalten die UND-Glieder 81 bis 84, an denen ausgangsseitig das ODER-Glied 85 angeschlossen ist. Jedes dieser UND-Glieder 81 bis 84 entspricht in Wirklichkeit einer Anzahl von UND-Gliedern, wobei das UND-Glied 81 die niedrigwertigen Bits 8 bis 15 über eine Sammelleitung 120 aufnimmt, die an den Ausgängen eines Stapels örtlicher Speicherregister (LSR) 100 angeschlossen ist. Das UND-Glied 81 wird durch das Ausgangssignal der Inverterstufen 71 und 72 aufgetastet. Die an den Eingängen des UND-Gliedes 82 ankommenden Dateneingangssignale kommen aus den niedrigwertigen Bits 8 bis 15 des Registers 25 über Sammelleitung 26 an. Das UND-Glied 82 wird durch die Ausgangssignale des ODER-Gliedes 63 und der Inverterstufe 71 aufgetastet.

Das UND-Glied nimmt die niedrigwertigen Bits 8 bis 15 über die Systemeingangsleitung 121 auf und wird durch die Ausgangssignale des Decodierers 47 und der Inverterstufe 72 entsperrt.

Die höherwertigen Speichertorschaltungen 86 bis 89 liefern ihre Ausgangs signale an das ODER-Glied 90, an dem ausgangsseitig die Datenbits an das UND-Glied 84 abgegeben werden. Die vom ODER-Glied 85 abgenommenen Ausgangssignale der Speichertorschaltungen niedrigerer Ordnung steuern die niedrigwertigen Biteingänge 8 bis 15 des SAR 15 des X-Registers 130 und die System-Ausgangsleitung 122 an. Die Steuerung der niedrigwertigen Speichertorschaltungen wird im Zusammenhang mit der Bildung der Adresse für den Befehl "Verzweige nach" im einzelnen beschrieben.

Die als höherwertige Speichertorschaltungen wirkenden UND-Glieder 86, 87 und 88 erhalten ihre Eingangssignale, nämlich die höherwertigen Bits 0 bis 7 über die Leitungen 120, 26 bzw, 121, Am UND-Glied 89 liegen die über die Leitung 26 ankommenden höherwertigen Bits 4 bis 7 und die vom X-Register 130 kommenden höherwertigen Bits 0 bis 3, Das UND-Glied 86 wird durch die Ausgangssignale der Inverterstufen 73 und 74 entsperrt, während das

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UND-Glied 87 durch die Ausgangssignale des UND-Gliedes 67 und der Inverterstufe 74 entsperrt wird. Die Ausgangssignale des UND-Gliedes 69 und der Inverterstufe 73 entsperren das UND-Glied 88_f während die Ausgangssignale der UND-Glieder 67 und 69 das UND-Glied 89 entsperren.

Die vom ODER-Glied 90 abgenommenen Ausgangssignale der höherwertigen Speichertorschaltungen liefern die höherwertigen Bits O bis 7 als Eingangssignale an das SAR 15, das X-Register 130, an die System-Ausgangsleitung 122 und das UND-Glied 84. Die Behandlung der höherwertigen Speichertorschaltungen wird noch im einzelnen beschrieben.

Es sei darauf verwiesen, daß eines der am UND-Glied 61 liegenden Eingangssignale am Ausgang des ODER-Gliedes 202 abgenommen wird, das in der Decodierlogik für eine erfüllte Verzweigungsbedingung 180 liegt. Diese logische Schaltung enthält außerdem die Inverstufen 181 bis 186 sowie die UND-Glieder 187 bis 201. Die 15 UND-Glieder 187 bis 201 werden durch das Ausgangssignal der Befehlsbits 4 bis 7 der Decodierlogik 203 angesteuert, die ■ ein Register und eine Decodierlogik für die über die Speichersammelleitung 11 ankommenden Bits 4 bis 7 enthält« Die verschiedenen Durchschaltsignale für die UND-Glieder 187 bis 201 kommen von den Inverterstufen 181 bis 186, von dem Register und vom E/A-Kanal. Die Bits 4 bis 7 eines bedingten Verzweigungsbefehls geben die Verzweigungsbedingung an.

Das Register 210, das die Prozessorbedingungen angibt, ist ein 8-Bit-RegiBter, das durch die in Fig. 1 gezeigte Prozessor-Codierlogik 220 gesteuert wird. Die Codierlogik 220 ist nicht im einzelnen dargestellt, besteht jedoch aus üblichen logischen Schaltkreisen, die auf die von der Befehls- und Funktions-Decodierlogik 50, von den Speichertorschaltungen 80 und von den Torschaltungen 160 der arithmetischen logischen Einheit (ALU) kommenden Ausgangssignale anspricht.

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Es sei ferner darauf hingewiesen, daß das Befehlsregister durch das Ausgangssignal des UND-Gliedes 52, Fig. 2b taktmäßig gesteuert wird, dem eingangsseitig die Signale T1 bis T2 und die Schreib/Kippsignale von den Taktgeneratoren 30 und ein von der Inverterstufe 43 kommendes Signal zugeführt werden. Das SAR-Register 15 und das X-Register 130 werden beide durch ein vom UND-Glied 45 kommendes Taktsignal betätigt. Das UND-Glied 45 wird durch ein Taktsignal "Phase A" und durch ein vom ODER-Glied 44 kommendes Ausgangssignal angesteuert, das die Taktsignale TO und T3 aufnimmt. Am ODER-Glied 44 liegen noch weitere von den Taktgeneratoren 30 und vom Decodierer 47 kommende Eingangssignale zur Erzeugung der Signale "Laden SAR und X—Register", die jedoch für die Arbeitsweise der vorliegenden Erfindung nicht von Bedeutung sind. Das Prozessor-Bedingungsregister ! 210 wird durch das von der Decodierlogik 47 kommende Signal ₍ "Takt PCR" taktmäßig angesteuert_f welche außerdem die Signale "LSR Adresse" und "ALU-Steuerung" über die Leitungen 48 bzw. liefert. Es sei hier darauf verwiesen, daß die gesamte Decodierlogik nicht im einzelnen dargestellt ist, da der größte Teil der Logik sich nicht auf die vorliegende Erfindung bezieht, für jede Datenverarbeitungsanlage jedoch erforderlich ist, um andere Befehle als Verzweigungsbefehle bzw, bedingte Verzweigungsbefehle zu decodieren.

Die Befehlsdecodierlogik 50 enthält ferner logische Schaltungen für die Steuerung der ALU-Tore 160 in Fig. 1 und 4. Der ALU-Torsteuerdecodierer 150, Fig. 4 enthält ebenfalls gewöhnliche logische Schaltungen, die auf die im Befehlsregister 40 eingespeicherten Bits ansprechen und die Signale "ALU-Tor, SE 0", "SE 1" und "SE 2" abgeben. Diese Signale werden zur Steuerung der ALU-Tore niedrig und der ALU Tore hoch benutzt. Die ALU-Tore niedrig enthalten die UND-Glieder 161 bis 165, die ausgangsseitig mit einem ODER-Glied 166 verbunden sind. Das UND-Glied 161 wird durch die von den Inverterstufen 157 und kommenden Ausgangssignale entsperrt, während das UND-Glied durch das von der Inverterstufe 157 kommende Ausgangssignal und

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durch das Signal "ALU-Tor SEL 2" entsperrt wird. Das OND-Glied 1G3 wird durch das von der Inverterstufe 156 koMiende Ausgangssignal und durch das Signal ALU-Tor SBL 1 entsperrt« Die Ausgangssignale der Inverterstufe 153 und des UND-Gliedes 159 entsperren das UND-Glied 164. Das Ausgangssignal des UND-Glieds 159 dient zusammen mit dem Signal "ALU-Tor SEL 2" auch zum Entsperren des UND-Gliedes 165.

An den UND-Gliedern 161, 162 und 163 liegen als Eingangssignale die ALU-Bits 8 bis 15, die SBO-Bits 3 Ms 15 bzw. die SBO-Bits 7 bis 14. A* UND-Glied 164 liegen als Dateneingangssignale die vom Y-Register 135 körnenden Bits 8 bis 11 und die von der ALU 1_o kommenden Bits 8 bis 11, während an UND-Glied 165 als Dateneingangssignale die vom Y-Register 135 kommenden Bits 8 bis 11 und die von der ALO 14O kommenden Bits 12 bis 15 liegen« Das Ausgangssignal des ODER-Gliedes 166 enthalt die Bits 8 bis 15, die einem Stapel von LSR-Registern 1OO und einem UND-Glied 170 der ALU-Tore hoch zugeleitet werden. Den anderen UND-Gliedern 16?« 168 und 169 der ALU-Tore hoch werden als Dateneingangssignaie die von der ALU 14O kommenden Bits O bis 7 die von SBO 122 könnenden Bits O bis 7 und die von der ALO 14O kommenden Bits O bis 6 zugeführt. Die von der ALU 14O kommenden Bits O bis 6 sind die sieben niedrigwertigsten Bits, die dem UND-Glied 169 zugeleitet, werden. Das höchstwertige Bit wird dabei zwangsweise zu null gemacht.

Das UND-Glied 167 wird durch die von den Inverterstufen 151, und 153 kommenden Ausgangssignale entsperrt, während das UND-Glied 168 durch die Ausgangssignale der Inverterstufen 152 und 153 sowie durch das Signal ALU-Tor SBL 2 entsperrt wird. Die Ausgangssignale der Inverterstufen 151 und 153 und das Signal ALU-Tor SEL 1 entsperren das UND-Glied 169 und das Ausgangssignal des ODER-Gliedes 155 dient zum Entsperren des UND-Gliedes 17O.

Die verschiedenen, über die ALU-Tore hoch übertragenen Daten RO 974 020

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gelangen als Bits 0 bis 7 über das ODER-Glied 171 an den Stapel von LSR-Registern 100. Wie man noch erkennen wird* enthalten die LSR-Register 1OO ein Adreßregister (Befehlszähler) 1Ot zum Adressieren des Speichers über SAR 15« Mit den ALÖ-Toren 160 ist es möglich, die Befehlsadresse für "Verzweigung nach¹* als eine von der ALU 14O stammende erhöhte Adresse in das Adreßregister 101 einzuspeichern.

Die in dem Stapel der LSR-Register 1OO liegenden einzelnen Register werden selektiv durch Decodierung der im Befehlsregister 4Q_f Fig. 2 liegenden Befehlsbits für Verzweigung^- bzw. bedingte Verzweigungsbefehle adressiert. Der Decodierer 47 liefert die Auswahlbits über die Leitung 48 zur Auswahl eines der LSR-Register 100,

Die CPO und die Taktgeneratoren 3O> Fign* 1, 3 und 5, steuern die gesamte Taktgabe für die Zentraleinheit und den Speicher. Ein freischwingender Oszillator 1 liefert einen Impulszug an die Phasentaktgeneratoren 2 und die Speichertaktgeneratoren 3. Die Speichertaktgeneratoren 3 sind im einzelnen nicht dargestellt, liefern jedoch ein Speicherzyklus-Taktsignal_f das der Zentraleinheit anzeigt, daß ein Speicherzyklus abläuft. Sie liefern ferner die Signale CSX-Takt und CSY SRIG, die in Kombination mit einem Karten-Auswahlsignal, das aus Bits in SAR 15 abgeleitet wird, für eine Adresssierung der im Speicher 1O ausgewählten Speicherplätze. Das Signal "Schreiben KS¹¹ wird ebenfalls aus den Speicher-Taktgeneratoren 3 abgeleitet und, iwie oben beschrieben, benutzt, d.h. für die Durchschaltung der Register und zum Decodieren sowie auch für eine Durchschaltung logischer Schaltkreise zur Erzeugung der Schreib impulse zum Einschreiben von Daten in den Speicher 1O„

; Die Phasentaktgeneratoren 2 erzeugen das in Fig. 5 angedeutete :Signal "Phase A", das ein wiederholt auftretendes freilaufendes Signal ist. Die CPU-Taktgeneratoren bestehen aus den Kippschal-' tungen 4,5,6 und 7 und werden selektiv gesteuert, sind also

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keine freischwingenden Generatoren. Die Kippschaltungen 4, 5_f 6 und 7 werden gleichzeitig durch ein vom UND-Glied 8 kommendes Signal taktiuäßig angesteuert. Allerdings ist der Dateneingang der Kippstufe 4 am Ausgang des UND-Gliedes 16 angeschlossen, das durch das ODER-Glied 9 und die Inverterstufe 33 angesteuert wird. Das ODER-Glied 9 erhält seine Eingangssignale vom UND-Glied 12 und von den Inverterstufen 13 und 14. Das Ausgangssignal der Kippstufe 4 dient als Dateneingang für die Kippstufe 5 und liegt außerdem am UND-Glied 17, das seinerseits wieder durch die Inverterstufe 18 entsperrt wird, der wiederum das Ausgangssignal der Kippstufe 5 zugeleitet wird. Das Ausgangssignal des UND-Gliedes 17 ist das Taktsignal TO, Das Taktsignal TO wird normalerweise zum Beginn eines Befehls-Abrufzyklus benutzt, wird jedoch übersprungen, wenn anschließend an einen Verzweigungsbefehl oder einen bedingten Verzweigungsbefehl ein Befehl abgerufen wird. !

j Die Kippstufe 5 liefert außerdem ein Ausgangssignal an das UND- ; ■ Glied 19, das durch das Ausgangssignal der Inverterstufe 21 ent- j • sperrt wird und den Dateneingang der Kippstufe 6 ansteuert. Das , Ausgangssignal der Inverterstufe 21 zeigt die Signale "Nicht einstellen TR4/Rückstellen TR6 und TR7 an. Das Signal "Einstellen TR4/Rückstellen TR6 und TR7 kommt vom UND-Glied 12, dem ein vom i ; UND-Glied 51 der Decodierlogik 50 kommendes Fortschalt-Taktsi- j j gnal zugeleitet wird. Das UND-Glied 12 wird durch das Ausgangs- ^! j signal des ODER-Gliedes 22 betätigt, das ein Betriebs-Verriegej lungssignal von der Systemsteuerung 230 und ein Nicht-T3-Signal ι von der Inverterstufe 23 aufnimmt.

Das Ausgangssignal der Kippstufe 6 wird nicht nur der Inverterstufe 13, sondern auch den UND-Gliedern 24 und 27 zugeleitet. Das UND-Glied 24 wird durch das Ausgangssignal der Inverterstufe 21 betätigt und steuert den Dateneingang der Kippstufe 7 an. Das UND-Glied 27 wird durch das Signal Phase A entsperrt i und liefert als Ausgangssignal den Taktimpuls T2 und das Signal ' Phase A, vorausgesetzt, daß die Kippstufe 7 kein Signal an die

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Inverterstufe 14 abgibt. D.h., daß die Kippstufe 7 gesperrt sein, muß damit das UND-Glied 28 ein Ausgangssignal abgibt. Das UND-Glied 28 läßt das Signal T1 bis T2 durch. In diesem Datenverarbeitungssystem gibt es keine Forderung nach einer diskreten Taktzeit T1, da jede in T1 begonnene Operation auch in T2 durchgeführt wird.

Wenn die Kippstufe 7 ein Ausgangssignal abgibt, dann läßt das UND-Glied 29 das Signal T3 dann durch, wenn die Kippstufen 4 und 5 eingestellt sind. Das Signal T4 wird vom UND-Glied 34 abgenommen, das durch die Ausgangssignale der Kippstufe 5 und der Inverterstufe 35 angesteuert wird. Daher ist das Signal T4 dann vorhanden, wenn die Kippstufe 4 zurückgestellt und die Kippstufe 5 eingestellt ist. Das Taktsignal "Takt Y" wird im UND-Glied 36 aus dem Signal T3 und dem Signal "Phase A" gebildet.

Das vom UND-Glied 8 ausgehende zur taktmäßigen Steuerung der ! Kippstufen 4, 5, 6 und 7 bestimmte Signal wird aus den Ausgangs-Signalen der Inverterstufen 37 und 38 und dem vom Oszillator 1 kommenden Impulszug gebildet. Wenn daher ein Sperrimpuls vor- ' handen ist, der den Taktimpuls sperrt, werden die Kippstufen 4, 5, 6 und 7 nicht taktmäßig angesteuert« Außerdem liefert das UND-Glied 16 nur dann ein Dateneingangssignal an die Kippstufe ; 4, wenn das Sperrsignal für die Taktgeneratoren nicht vorhanden ist. Es gibt verschiedene Zeitpunkte während des Arbeitens des Datenverarbeitungssystems, wenn der CPU-Taktgenerator gesperrt ist. Das Signal "Phase A^H und die Speicher-Taktgeneratoren 3 laufen jedoch weiter, selbst wenn der CPU-Taktgenerator gesperrt ϊ ist. Die Speichertaktgeneratoren werden durch ein Speicher-Funktionssignal gesteuert, das von der Befehls- und Funktions- ; Decodierlogik 50 kommt.
i

; Zusätzlich zu den in Fig. 5 gezeigten Taktsignalen sind typij sehe Befehls-Abrufzyklen gezeigt. Mit Ausnahme der Fälle, wenn Befehle anschließend an Verzweigungs- oder bedingte Verzweigungsbefehle abgrufen werden, beginnen Befehlsabrufzyklen zur

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Taktzeit TO und laufen durch bis zur Taktzeit T2. Die UND-Glieder 81 und 86 in den Speichertorschaltungen 80 hoch und niedrig werden zur Taktzeit TO ausgewählt und das Adreßregister in den LSR-Registern 100 wird während der Taktzeiten TO bis T2 ausgewählt (wobei es jeweils ein Adreßregister für jede Programmebene einschließlich eines Adreßregisters für jede Unterbrechungsebene gibt, wobei die Programmunterbrechung jedoch kein Teil der Erfindung darstellt). Die Speicheradreßregister 15 und j das X-Register 130 werden während der Taktzeit TO zur Zeit der j

i Phase A taktmäßig angesteuert. Die ALU 140 beginnt zur Taktzeit

T1 mit arbeiten und arbeitet durch bis Taktzeit T2. Während !

dieser Zeit schaltet die ALU 140 das Adreßregister weiter. Der [ Speicherzyklus läuft bei der Taktzeit T1 bis zur Taktzeit T2. | Dabei werden während des Befehls-Abrufzyklus verschiedene ' Prüfungen durchgeführt und das SDR 25 und das Befehlsregister 40 werden taktmäßig zur Taktzeit T2 angesteuert. Das SDR 25 ! wird durch das Signal "Schreiben KS" taktmäßig angesteuert, ! während das Befehlsregister 4O durch das Signal "Takt IR" taktmäßig angesteuert wird. Die ALU-Torschaltungen 160 wählen die Ausgangssignale der ALU 140 über UND-Glieder 161 und 167 für die Dauer des Taktsignals T2 aus und die LSR-Register 100, besonders das Adreßregister, werden während der Taktzeit T2 bei Phase A, gesteuert durch das vom UND-Glied 27 kommende . Signal, eingeschrieben. Die Ausführung des Befehls beginnt zur Taktzeit T3 und entsprechend dem auszuführenden Befehl kann der Befehlszyklus bis zur Taktzeit T6 durchlaufen.

Das Aufrufen und Abarbeiten eines Verzweigungsbefehls ist in Fig. 6 gezeigt. Die Adresse im Adreßregister 101 für die in den LSRs 100 liegende Information steht zur Taktzeit TO zur Verfügung. Zu diesem Zeitpunkt sind die UND-Glieder 81 und 86, Fig. 2, betätigt und lassen die vom Adreßregister 101 kommenden Bits 8 bis 15 und 0 bis 7 nach SAR 15 und dem X-Register durch. Diese Register werden während der Taktzeit TO bei der Phase A taktmäßig betätigt. Während der zweiten Hälfte der Taktzeit TO wird ein Speicherfunktionssignal durch die Befehls-

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und Funktions-Decodierlogik 50 erzeugt und an die Speichertaktgeneratoren 3 abgegeben, damit diese zu laufen beginnen. Dann wird, wenn die Adresse im SAR 15 liegt, der Speicher zyklus bei der Taktzeit T1 eingeleitet. Der abgerufene Verzweigungsbefehl wird zur Taktzeit T2 in das SDR 25 und in das Befehlsregister 40, Fign. 1 und 2, eingespeichert. Während der Taktzeiten T1 bis T2 wird die im X-Register 130 liegende Adresse durch die ALU 140 erhöht und die so erhöhte Adresse wird über die UND-Glieder 161 und 167, Fig. 4, wiederum in das Adreßregister 101 in den LSRs 100 eingespeichert.

ι Zur Taktzeit T3 bei Phase A werden das SAR 15 und das X-Register 103 erneut geladen, wobei dann gleichzeitig die Ausführungsphase des Verzweigungsbefehls beginnt. Die in das SAR 15 und in | das X-Register 130 geladene Adresse wird vom Adreßregister 101 j jedoch nicht abgegeben, da die UND-Glieder 81 und 86 nicht entsperrt sind. Während der Ausführung des Verzweigungsbefehls \ wird die Adresse für den Verzweige-Nach-Befehl aus den durch das ^! UND-Glied 82 hindurchgelassenen SDR-Bits 8 bis 15 gebildet, ' wobei das UND-Glied 82 durch die Inverterstufe 71 und durch ein Verzweigungs-Befehlssignal entsperrt ist, das durch das UND-Glied 57 nach dem UND-Glied 62 und über das ODER-Glied 63 an das UND-Glied 82 gelangt ist. Die anderen zur Bildung der , Adresse verwendenten Bits sind die Bits 4 bis 7 vom SDR 15 und die Bits 0 bis 3 aus dem X-Register 130, die durch das UND-Glied 89 durchgelassen werden. Damit enthalten aber sowohl SAR 15 als auch das X-Register 130 am Ende der Ausführung des Ver- j zweigungsbefehls die Adresse des Befehls "Verzweige nach". j Außerdem wird während der zweiten Hälfte der Taktzeit T3 das Speicherfunktionssignal betätigt, das die Speichertaktgenera- ^: toren 3 anschaltet, so daß diese mit dem Speicher zyklus beginnen, ι

Das vom UND-Glied 57 kommende Verzweigungs-Befehlssignal liefert auch zur Taktzeit T3 über das ODER-Glied 59 und das UND-Glied 51 das Signal "Fortschalten Takt". Das Signal "Fortschalten Takt"

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wird durch das UND-Glied 12 durchgelassen, jedoch in der Inver-,terstufe 21 invertiert, so daß dadurch die UND-Glieder 19 und 24 gesperrt werden, wodurch der nächste vom Oszillator 1 kommende Impuls den Taktgenerator 30 nach der Taktzeit T1 durchschaltet und TO überspringt.

Der Befehl "Verzweige nach" wird während der Taktzeiten T1 und T2 abgerufen, wobei ein Speicherzugriff unter Verwendung der im SAR 15 liegenden Adresse durchgeführt wird. Außerdem wird die Verzweige-Nach-Adresse im X-Register 130 durch die ALU 140 fortgeschrieben und über das ALU-Tor 160 in das Adreßregister 101 eingespeichert. Zur Taktzeit T3, Phase A werden das SAR 15 und das X-Register 130 taktmäßig angesteuert und der Befehl "Verzweige nach" wird ausgeführt. Die Ausführung des Befehls ι "Verzweige nach" und die taktmäßig in das SAR 15 und in das X-j Register eingespeicherten Daten hängen von der Art des Befehls ab und die Abarbeitung des Befehls oder die Ausführung dieses Befehls läuft von der Taktzeit T3 bis zur Taktzeit T6.

Der bedingte Verzweigungsbefehl wird in ähnlicher Weise abge-' rufen wie der Verzweigungsbefehl. Der Befehl "Verzweige nach" j wird in das SAR 15 und in das X-Register 130 nur dann eingeladen, wenn das ODER-Glied 202 in Fig. 2 ein Signal nach dem ι UND-Glied 61 durchläßt, das anzeigt, daß die Verzweigungsbedingung erfüllt ist. Angenommen, die Verzweigungsbedingung ist erfüllt, dann läßt das UND-Glied 61 zur Taktzeit T3 ein Signal über das ODER-Glied 63 an die UND-Glieder 82 und 84 durch. Das vom Decodierer 47 kommende Signal "Speichertor niedrig SEL 0" ist während eines bedingten Verzweigungsbefehls vorhanden und sperrt das UND-Glied 84, jedoch ist das UND-Glied 82 über die ! Inverterstufe 71 entsperrt und läßt die SDR 25 Bits 8 bis 15 nach dem SAR 15 und dem X-Register 130 durch. Die Inverterstufen ■ 73 und 74 entsperren das UND-Glied 86, das die vom Adreßre-, gister 101 kommenden Bits 0 bis 7 nach dem SAR 15 und dem ΧΙ Register 130 durchläßt. Diese Bits werden durchgelassen, unabhängig davon, ob die Verzweigungsbedingung erfüllt ist, jedoch ·

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hätte das UND-Glied 81 die von dem Adreßregister 101 kommenden Bits 8 bis 15 nach dem SAR 15 und dem X-Register 130 durchgelassen, wenn die Verzweigungsbedingung nicht erfüllt wäre. Somit sieht man, daß die nächste Folgeadresse in das SAR 15 und das X-Register 130 eingespeichert sein würde, wenn die Verzweigungsbedingung nicht erfüllt war. Für den Verzweigungsbefehl werden während der Taktzeit T3 die Signale "Fortschalten Takt" und "Speicherfunktion" erzeugt, so daß die Taktzeit TO für den nächsten Abruf eines Befehls übersprungen wird.

Wenn im Stoppbetrieb oder Einschrittbetrieb gearbeitet wird, dann läuft die Abarbeitung eines Verzweigungsbefehls oder eines bedingten Verzweigungsbefehls durch bis zur Taktzeit T6, wie dies in Fig. 9 dargestellt ist. Dies ist deswegen der Fall, weil der Taktgenerator 30 nach einem einzigen Schritt oder nach einer Stoppoperation immer zur Taktzeit TO beginnen muß.

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Claims

PATENTANSPRÜCHE

Steuerschaltung für eine mit gespeichertem Programm arbeitende Datenverarbeitungsanlage mit einem mehr ; als eine Taktzeit langen Befehlsaufrufzyklus und einem j darauffolgenden Befehlsverarbeitungszyklus, dadurch gekennzeichnet, daß die Verzweige-Nach-Ädresse während der Ausführung eines Verzweigungsbefehls gebildet wird und

daß für diesen Verzeige-Nach-Befehl die erste Taktzeit des Befehls-Äufrufzyklus übersprungen wird.
2. Steuerschaltung nach Anspruch 1 Hiit einem Befehlsspeicher mit adressierbaren Speicherplätzen, einem selektiv adressierbaren, selektiv mit Speicherplätze kennzeichnenden Adressen für zu speicherernde oder zu lesende Daten ladbarem Speicheradreßregister und einem Befehlsregister zur Aufnahme von vom Speicher abgerufenen Befehlen, sowie mit einem Taktgeber zur Abgabe einer Folge von Taktsignalen für die Steuerung des Aufrufens und Durchführens von Befehlen, wobei das Laden des Datenspeicherregisters während einer ersten und einer vierten Taktzeit erfolgt, während das Laden des Befehlsregisters während einer dritten Taktzeit gesteuert wird, sowie mit einem Befehls- und Punktionsdecodierer, der die Art der decodierten Befehle anzeigende Signale liefert, dadurch gekennzeichnet, daß zur Bildung der Verzweige-Kach-Adresse an dem Befehlsregister (4O) der Befehlsdecodierer (5O) angeschlossen ist, der zur Abgabe eines einen Verzweigungsbefehl anzeigenden Signals mit dem Speicheradreßregister (SAR 15) und einem weiteren Register (X-Register 13Q) verbunden ist, wobei die so gebildete Adresse während der vierten Taktzeit (T3J in das Speicheradreßregister (15) geladen wird, una

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daß eine Taktsteuerschaltung (51...) in Abhängigkeit j von dem einen Verzweigungsbefehl anzeigenden Signal den Taktgenerator (3O) veranlaßt, die erste Taktzeit (TO) durch unmittelbaren Übergang von der vierten Takt— zeit (T3) auf die zweite Taktzeit (T 1) zu überspringen.

!
3. Steuerschaltung nach Anspruch 2, dadurch gekennzeichnet, daß zur Bildung der Verzweige-Nach-Adresse aus dein ; Adreßregister (101 ) stammende Daten mit aus dem Verzweigungsbefehl stammenden Daten kombiniert werden.

4. Steuerschaltung nach Anspruch 3, dadurch gekennzeichnet, daß zur Kombination dieser Daten durch die Taktzeit 4 (T3) | und durch das eine Verzweigung anzeigende Signal auftastbare ÖKD—Glieder (SO bis 89) vorgesehen sind, die j bei Betätigung vorbestimrate, von dem Adreßregister (1O1) j stammende Daten zusammen mit vorbestimmten Daten des Verzweigungsbefehls nach dem Spei eher adreßregister (15) durchschalten.

5. Steuerschaltung nach Anspruch 4, dadurch gekennzeichnet, daß die Taktsteuerung ein durch das eine Verzweigung : anzeigende Signal und die vierte Taktzeit (T3) ange- < steuertes iMB-Glied (51) enthält, das bei Auftreten bei- j der Signale ein den Taktgenerator (3O) fortschaltendes Signal erzeugt, und ^! daß in dem Taktgenerator (3O) selbst logische Schaltkreise (12, 21, 19, 24, 6, 7, 17) vorgesehen sind, die bei Auftreten dieses Fortschaltsignals durch Sperrung der i die Taktzeit 1 (TO) erzeugenden Stufen (6, 7, 17) einen unmittelbaren übergang von der Taktzeit 4 (T3) auf die ■ Taktzeit 2 (T1) bewirken. j

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