DE2523853B1 - Verfahren und Schaltungsanordnung zum Betreiben eines Informationsspeichers - Google Patents

Description

Die Erfindung betrifft ein Verfahren zum Betreiben eines Informationsspeichers, insbesondere eines mo-

nolytischen Informationsspeichers, dessen Speicherzellen und Ansteuerschaltungen aus bipolaren Transistoren bestehen, die nicht dauernd die volle Leistung aufnehmen, sowie eine Schaltungsanordnung zur Durchführung des Verfahrens.

Bei der Herstellung hochintegrierter Informationsspeicher besteht die prinzipielle Forderung darin, den Stromverbrauch sowohl der Speicherzellen als auch der Ansteuerschaltkreise, wie z. B. der Dekodierschaltungen und/oder der Treiberschaltungen, so klein wie möglich zu halten, da die thermische Belastung bedingt durch die Stromaufnahme des Speichers eine der wesentlichen Grenzen für eine höhere Integrationsdichte darstellt. Deshalb wurden zunächst große Anstrengungen zur Verminderung der Stromaufnahme der Speicherzellen selbst gemacht. Die Speisespannung bzw. der Speisestrom wird dabei den Speicherzellen bekanntermaßen nicht dauernd oder statisch, sondern nur zeit- oder impulsweise zugeführt. Um die Integrationsdichte noch höher zu treiben, ist es durch die US-PS 3 573 758 bekanntgeworden, auch die Dekodierschaltungen so aufzubauen, daß sie impulsbetrieben werden können. Dies bedeutet, daß die Dekodierstromkreise dann nur auf einem notwendigen Pegel gehalten werden, wenn kein Zugriff stattfindet oder wenn weder gelesen noch geschrieben wird. Wenn jedoch in einem gegebenen Arbeitszyklus auf bestimmte Bereiche des Speichers Zugriff verlangt wird, werden die Eingangsleitungen zu den Dekodiertreibern für den gesamten Arbeitszyklus nach dieser Patentschrift auf einen notwendigerweise hohen Pegel angehoben. Da auch diese Betriebsweise der Dekodierschaltungen noch nicht für die gewünschte Leistungsverminderung ausreicht, wurden in der Deutschen Auslegeschrift 2 230 686 ein Verfahren und eine Schaltungsanordnung zum Betrieb eines Informationsspeichers bekannt, durch die die Wärmeentwicklung in monolytischen Halbleiterspeichern noch weiter heruntergesetzt wird. Dies geschieht dadurch, daß selbsthaltende Ansteuerschaltungen derart betrieben werden, daß nur in den kurzen Zeitabschnitten des Umschaltvorgangs zum Setzen der ausgewählten Ansteuerungsschaltungen bei Ansteuerung der Speicherzelle, auf die ein Zugriff ausgeübt werden soll, Strom aus den Adreßleitungen der ausgewählten Ansteuerungsschaltungen entnommen wird, und in der übrigen Zykluszeit, während der sich diese Ansteuerungsschaltungen dann in ihrem selbsthaltenden Schaltzustand befinden, die angesteuerten Speicherzellen mit den Treiberströmen beaufschlagt werden. Obwohl hier gezeigt wird, daß durch die selbsthaltenden Ansteuerschaltungen die Leistungsaufnahme eines monolytischen Speichers weiter verringert werden kann, hat die Lösung nach dieser Patentschrift jedoch den Nachteil, daß die Leistungsaufnahme für einen hochintegrierten Speicher noch zu hoch ist, daß die Zykluszeit bei dieser Betriebsweise nicht verringert werden kann und daß außerdem in der Schaltungsanordnung komplizierte monolytische Strukturen bei der Realisierung entstehen.

Der Erfindung liegt deshalb die Aufgabe zugrunde, ein Verfahren zum Betreiben eines hochintegrierten Informationsspeichers zu schaffen, das eine weitere Erhöhung der Integrationsdichte bei gleichzeitiger Erhöhung der Schreibgeschwindigkeit und günstiger monolytischer Struktur erlaubt, sowie eine Schaltungsanordnung zur Durchführung des Verfahrens zu schaffen.

Die erfindungsgemäße Lösung ergibt sich aus den kennzeichnenden Teilen der Patentansprüche 1 und 4.

Durch die Berücksichtigung der drei Forderungen, nämlich Erhöhen der Integrationsdichte, Verringern der Lese/Schreibzeiten und damit der Zykluszeit des Speichers sowie Verringern der Verlustleistung unter Berücksichtigung einer möglichst günstigen monolytischen Struktur der Speicherzellen mit den Ansteuerschaltungen, wurde ein Informationsspeicher geschaffen, der trotz des geringen Strombedarfs Zykluszeiten im echten Nanosekundengebiet bei der Anwendung der bisher bekannten Planartechnik ermöglicht. Außerdem können die Toleranzen im Herstellungspreis zeß in einem solchen Bereich gehalten werden, daß eine einwandfreie Herstellung möglich ist, ohne daß besonders komplizierte Herstellungseinrichtungen erforderlich sind.

Owohl die nichtselektierten Dekoder an der vollen Speisespannung liegen, haben sie eine praktisch vernachlässigbare Verlustleistung. Durch die quasidynamische Ansteuerung des PNP-Transistors werden Schaltzeiten erreicht, die kleiner als die Emitterzeitkonstante dieses Transistors sind. Außerdem ist die Speicherzeit beim Abschalten klein, weil die statische Übersteuerung klein gehalten ist.

Die Erfindung wird nun an Hand eines in den Zeichnungen dargestellten Ausführungsbeispiels näher erklärt. Es zeigt

Fig. 1 ein Prinzipschaltbild eines wortorganisierten Speichers,

Fig. 2 ein Prinzipschaltbild eines Dekoders für den Speicher nach Fig. 1,

Fig. 3 ein Zeitdiagramm zur Erklärung der Fig. 1 und 2,

Fig. 4 eine Dekodierschaltung für den Speicher nach den Fig. 1 und 2 und

Fig. 5 ein Zeitdiagramm zur Erklärung der Arbeitsweise der Schaltung nach Fig. 5.

Der Speicher in Fig. 1 besteht aus den Speicherzellen C, die reihenweise über Wortleitungen WLO bis WL63 und spaltenweise mit Bitleitungen BO und Bl verbunden sind. Die Bitleitungen Bl und 50 für jede Spalte sind mit einer Lese-Schreibschaltung RIW verbunden, die wiederum mit einer gemeinsamen Eingangsschaltung 100 und mit einer gemeinsamen Ausgangsschaltung 200 verbunden sind. Ein kompletter Speicher besteht aus 10 solchen in der Fig. 1 dargestellten Speicherebenen. Jede Ebene hat dabei acht Spalten und 64 Wortleitungen. Die Bits werden über die Bit-Selektleitungen BSO bis BS7 angesteuert, die mit den Lese-Schreibschaltungen RIW entsprechend verbunden sind.

Als Speicherzellen C können bistabile Kippschaltungen mit bipolaren Transistoren verwendet werden. Insbesondere sind kreuzgeköppelte bistabile Kippschaltungen mit Schottky-Dioden als Koppelelemente vorteilhaft. Jede Wortleitung WL wird über einen Wortleitungstransistor WLTO bis WLT63 angesteuert, dessen Basis am Anschlußpunkt A vom Basisdekoder BD in Fig. 2 und dessen Emitter am Anschlußpunkt B vom Emitterdekoder ED gesteuert werden, was noch an Hand vonFig. 2nachfolgend detaillierter beschrieben wird.

In Fig. 2 ist ein Prinzipschaltbild eines Dekoders für den Speicher nach Fig. 1 gezeigt, der einmal aus einem Matrixdekoder, bestehend aus den Wortleitungstransistoren WLTO bis WLT63, aufgebaut ist,

weiterhin aus den Basisdekodierern BDO bis 7, denen Phasenteiler PSO bis 2 vorgeschaltet sind und zum anderen aus Emitterdekodierern EDO bis 7, denen Phasenteiler PS3 bis 5 vorgeschaltet sind. Da die Basisdekodierer BD und Emitterdekodierer ED gleichartige Schaltungen sind, werden zur Ansteuerung der Emitter der Wortleitungstransistoren in der Dekodiermatrix die Emittertreiber ETO bis 7 benützt, deren Aufbau mit der Erfindung nichts zu tun hat und deshalb hier nicht näher beschrieben wird. Die Basisdekodierer BD und die Emitterdekodierer ED sind über zwei gemeinsame Leitungen 101 und 102 mit dem Takt CL bzw. der Steuerschaltung 103 verbunden, die ebenfalls vom Takt CL gesteuert wird.

Im nachfolgenden wird nun die prinzipielle Wirkungsweise des Speichers der Fig. 1 und 2 an Hand des Zeitdiagramms nach Fig. 3 erklärt.

Das Zeitdiagramm nach Fig. 3 zeigt sowohl den selektierten als auch den nichtselektierten Zustand der Speicheranordnung nach den Fig. 1 und 2. Dieser Zyklus gilt sowohl für das Schreiben als auch für das Lesen von Informationen.

Liegt am Eingang PSI aller Phasenteiler PSO bis PSS (Fig. 2) der obere Pegel des Eingangsignals, dann ist sowohl der Basisdekodierer SDO als auch der Emitterdekodierer EDO selektiert. Damit ist wie aus Fig. 2 ersichtlich, nur der Wortleitungstransistor WLTO der Dekodiermatrix angesteuert, d. h. er treibt seine Wortleitung WLO (Fig. 1) nach unten. Der Zeitpunkt, zu dem die Wortleitung WLO nach unten gezogen wird, wird durch den Takt CL auf Leitung 101 bestimmt. Der Takt CL verursacht am Basisdekodierer BDO und am Emitterdekodierer EDO ein Ausgangssignal, das in der vorletzten Zeile des Zeitdiagramms (Fig. 3) dargestellt ist. Etwas verzögert, bedingt durch die Transistorschaltzeiten, wird dann, wie bereits beschrieben, die Wortleitung WLO nach unten gezogen.

Das Ausgangssignal auf Leitung 102 der Steuerschaltung 103 steuert wie aus Fig. 3 zu ersehen ist, das Abschalten der Basisdekodierer BD und der Emitterdekodierer ED. Der genaue zeitliche Ablauf wird an Hand der Fig. 4 und 5 beschrieben.

In Fig. 4 ist nun die quasidynamische Schaltung gezeigt, die sowoh als Basisdekodierer BD als auch als Emitterdekodierer verwendet werden kann. Links in der Schaltung sind die Leitungen PSO zu sehen (vgl. Fig. 2), die mit den Ausgängen der Phasenteiler PS verbunden sind. Diese Leitungen sind entsprechend Fig. 2 auf einen Multiemitter-Transistor Tl, der als UND-Glied arbeitet, eingangsseitig geführt. Der untere Eingang des als Multiemittertransistor ausgeführten UND-Gliedes ist mit einer Leitung verbunden, die das Taktsignal CL führt. Die Basis des Transistors 71 ist über den Widerstand Rl mit Masse GND verbunden, um den entsprechenden Basisstrom zu liefern. Außerdem besteht eine Verbindung von der Basis über Widerstände Rl und R3 zum Kollektor des Transistors 71, der wiederum mit der Basis eines Transistors 73 verbunden ist. Ein Transistor 72 dient zur Spannungs-Pegelfesthaltung für den Kollektor von Transistor 73 (in Einschaltzustand von 73). Zu diesem Zwecke ist der Transistor Ti mit der Basis am Verbindungspunkt der Widerstände RI und R3 angeschlossen und mit dem Kollektor an der Basis des Transistors 73 sowie mit dem Emitter am Kollektor vom Transistor 73. Am Kollektor des Transistors 73 ist außerdem der Arbeitswiderstand RA angeschlossen, dessen anderer Anschluß mit Masse GND verbunden ist. Weiterhin ist mit dem Kollektor des Transistors 73 der Emitter eines Transistors TA verbunden. Parallel zur Emitter-Kollektorstrecke des Transistors TA liegt ein Widerstand R6, dessen kollektorseitiger Anschlußpunkt an die Basis eines PNP-Transistors 76 angeschlossen ist. Ein Basisemitterableitwiderstand R5 liegt zwischen Basis und Emitter des PNP-Transistors Γ6. Der Emitter des

ίο PNP-Transistors T6 liegt auf Masse GND. Der Steuerstrom für die Basis des Transistors TA wird durch den Widerstand Tl bestimmt, der zwischen Masse GND und dem Kollektor eines Transistors 75 liegt. Der Emitter des Transistors Γ5 liegt genauso wie der Emitter des Transistors 73 auf einer negativen Spannung VN. Der Strom für die Basis des Transistors Γ5 wird über einen Widerstand RS bestimmt, der mit dem Kollektor des PNP-Transistors T6 verbunden ist. Weiterhin ist mit dem Kollektor des PNP-Transistors Γ6 ein Widerstand R9 verbunden, der den Basisstrom für einen als Ausgangsemitterfolger verwendeten Transistor Γ7 liefert. Zwischen der Basis des Transistors Tl und einem negativen Potential VNN, das negativer als das Potential FiV ist, liegt ein Ableitwiderstand RIO. Außerdem liegt zwischen dem Potential VNN und dem Emitter des Transistors Tl der Emitterwiderstand R12. Der Kollektor des Transistors Tl ist über einen Widerstand i?ll mit Masse GND verbunden. An der Basis des als Emitterfolger geschalteten Transistors Tl liegt noch eine Schottkydiode Sl, über die das Signal 102 von der Steuerschaltung 103 eingekoppelt wird (Fig. 2).

Im nachfolgenden wird nun die Wirkungsweise der Schaltung nach Fig. 4 mit Hilfe des Impulsdiagramms nach Fig. 5 beschrieben.

Im linken Teil vor der gestrichelten Linie im Impulsdiagramm nach Fig. 5 ist der Ruhezustand des quasidynamischen Dekoders nach Fig. 4 gezeigt. Das Signal CL und das Signal 102 sind in diesem Falle auf ihrem negativen Potential. Damit ergeben sich für die Pegel und Ströme innerhalb der Schaltung nach Fig. 4 folgende Werte:

Der Transistor 71 ist eingeschaltet und es fließt also über den Widerstand Rl ein Basisstrom in den Transistor 71. Damit ergibt sich ein Sperrpotential an der Basis des Transistors 73, wodurch dieser ausgeschaltet ist. Der Kollektor vom Transistor 73 geht über den Widerstand RA praktisch auf Massepotential GND, wodurch wiederum der PNP-Transistor Ti gesperrt wird. Im Zeitdiagramm sind die beiden Kollektorströme IC der beiden Transistoren 73 und T6 zu diesem Zeitpunkt dargestellt (0 mA). Daraus ergibt sich, daß auch die Transistoren TA und TS gesperrt sind. Da das Kollektorpotential des PNP-Transistors Γ6 auf VNN zu diesem Zeitpunkt liegt, ist auch der als Emitterfolger geschaltete Transistor Tl gesperrt.

Durch die Steuerschaltung 103 festgelegt, ist auch

zu diesem Zeitpunkt die Leitung 102 fast auf dem Potential FMV, was jedoch zu diesem Zeitpunkt für die Schaltung keine Bedeutung hat. Im nachfolgenden wird die Selektionsphase beschrieben, die in Fig. 5 zwischen den gestrichelten Linien dargestellt ist.

Liegen an den Eingängen PSO des Dekoders nach Fig. 4 L-Signale an und geht außerdem zum Zeitpunkt i0 das Taktsignal CL nach oben, dann ist der Dekoder im selektierten Zustand, d. h. er ist eingeschaltet. Die zeitlichen Abläufe werden jetzt an Hand des Impulsdiagramms nach Fig. 5 im einzelnen be-

schrieben. Der Transistor 71 geht dadurch in den gesperrten Zustand über, wodurch der Transistor 73 geöffnet wird. Der Basisstrom für den Transistor 73 wird über die Widerstände Rl, R2 und R3 zugeführt. Weil der Transistor 73 eingeschaltet ist, wird sein Kollektorpotential nach unten gezogen, wodurch bewirkt wird, daß der Transistor TA ebenfalls einschaltet. Zum Zeitpunkt ti fließt ein sehr hoher Kollektorstrom /C73 über den Weg Emitterbasisstrecke des Transistors 76, Kollektoremitterstrecke des Transistors Γ4 zum Kollektor vom Transistor 73. Das heißt, daß zu diesem Zeitpunkt der Kollektorstrom /C73 durch die inneren Transistorwiderstände der Transistoren Γ6, TA und 73 bestimmt wird. Dieser Strom ist gleich dem Emitterstrom vom PNP-Transistor T6. Dieser hohe Strom bewirkt, daß auch der Kollektorstrom ICT6 des PNP-Transistors T6 sehr schnell ansteigt (bei ti). Wäre diese Übersteuerung nicht vorhanden, dann wäre das Ansteigen des Kollektorstroms des PNP-Transistors Γ6 wesentlich langsamer. Dieses schnelle Ansteigen des Kollektorstroms ICT6 bewirkt auch ein sehr schnelles Einschalten des Transistors Tl zum Zeitpunkt t3. Das dadurch verursachte Ansteigen des Ausgangssignals DO des Dekoders bewirkt ein Einschalten des entsprechenden Wortleitungstransistors WLT. Der Zeitpunkt t4 im Diagramm nach Fig. 5 gibt an, wann die Wortleitung WL selektiert ist.

An dieser Stelle soll nochmals erwähnt werden, daß zum Selektieren eines Wortleitungstransistors WLT in der Dekodiermatrix immer zwei Dekodierer, nämlich ein Basisdekodierer BD und ein Emitterdekodierer ED erregt sein müssen.

Nachdem der Transistor Tl eingeschaltet ist, ist es nicht mehr nötig, daß der hohe Kollektorstrom /C73 fließt, sondern es ist vielmehr erwünscht, daß dieser Strom so klein wie möglich wird. Zu diesem Zweck wird vom PNP-Transistor Γ6 gleichzeitig mit dem Ansteuern des Transistors Tl auch der Transistor Γ5 über den Widerstand /?8 angesteuert. Dadurch schaltet der Transistor 75 ein und bringt das Basispotential des Transistors TA auf VN (Fig. 4). Der Transistor TA ist jetzt gesperrt und der Kollektorstrom /C73 wird jetzt durch den Widerstand R6 herabgesetzt. Der Kollektorstrom /C73 und somit der Basisstrom von Γ6 wird also nicht mehr wie vorher durch die inneren Widerstände der Transistoren T6, TA und 73 bestimmt. Das Absinken des Stromes /C73 zum Zeitpunkt tS ist aus dem Diagramm nach Fig. 5 ersichtlich. Der Reststrom IR, der ebenfalls aus

ίο diesem Diagramm zu ersehen ist, genügt, um den PNP-Transistor Γ6 im eingeschalteten Zustand bis zum Zeitpunkt flO zu halten. Auch bei langen Selektionszeiten werden also die Restströme im Dekodierer sehr gering gehalten, woraus sich eine äußerst geringe Verlustleistung ergibt, obwohl der Dekodierer zu Beginn der Selektionsphase sehr schnell einschaltet. Am Ende eines Selektionszyklus zur Zeit i6 im Zeitdiagramm nach Fig. 5 geht der Taktimpuls CL nach unten, wodurch der Transistor 71 wieder einschaltet.

Daraus ergibt sich, daß der Transistor 73 zum Zeitpunkt ilO gesperrt wird, was wiederum bewirkt, daß der Transistor TA und der PNP-Transistor Γ6 ebenfalls gesperrt werden. Der Kollektorstrom ICT6 klingt aber nur langsam ab, wie aus dem Zeitdiagramm nach Fig. 5 zu ersehen ist, und würde deshalb den Transistor Tl nur langsam abschalten. Dies würde zum Zeitpunkt i8 erfolgen. Um das Abschalten des Transistors Tl zu beschleunigen, wird nun gesteuert von der Steuerschaltung 103 ein Signal 102 beim Zeitpunkt θ über die Schottkydiode Sl an die Basis vom Transistor Tl gebracht. Dies bewirkt, daß das Ausgangssignal DO schon zum Zeitpunkt ill nach unten gezogen wird und nicht erst zum Zeitpunkt t8. Daraus ergibt sich, daß der selektierte Wortleitungstransistor

3_S WLT, dargestellt sein Kollektor-Potential auf der Wortleitung WL, abschaltet und die Wortleitung in ihren nichtselektierten Zustand zum Zeitpunkt ti übergeht. Damit ist der ursprüngliche Zustand des Dekodierers, d. h. der nichtselektierte Zustand, wieder erreicht.

Hierzu 3 Blatt Zeichnungen

609541/316

Claims (7)

Patentansprüche:

1. Verfahren zum Betreiben eines Informationsspeichers, insbesondere eines monolytischen Informationsspeichers, dessen Speicherzellen und Ansteuerschaltungen aus bipolaren Transistoren bestehen, die nicht dauernd die volle Leistung aufnehmen, dadurch gekennzeichnet, daß die Ansteuerschaltungen, insbesondere die Dekoder sowohl im selektierten als im nichtselektierten Zustand unter voller Spannung stehen, daß am Anfang einer Selektionsphase der Strom (ICT3) im Dekoder (BD und ED) durch vom Takt (CL) gesteuerte Steuersignale (102) überproportional ansteigt, dann auf einen Reststrom (IR) absinkt, um die Dekoder (BD oder ED) im selektierten Zustand zu halten, und daß am Ende eines Selektionszyklus, gesteuert vom Abfallen des Steuersignals (102), die Dekoder (BD und ED) sofort in den nichtselektierten Zustand gesteuert werden.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Dekoder (BD, ED, WLTO bis WLT63) zum Ansteuern der Wortleitungen (WL) des monolithischen Informationsspeichers zweistufig aufgebaut sind, wobei die zweite Stufe aus in einer an sich bekannten Matrix angeordneten Wortleitungstransistoren ( WLTO bis WLT63) besteht, in der immer nur ein Wortleitungstransistör (z. B. WLTO) durch Ansteuerung von der ersten Stufe des Dekoders sowohl an der Basis als auch am Emitter selektiert wird, wodurch das Potential der mit diesem Wortleitungstransistor verbundenen Wortleitung (WLO) unter Steuerung des Taktes (CL) nach unten gezogen und danach wieder auf den Ausgangspegel zurückgesteuert wird.

3. Verfahren nach den Ansprüchen 1 und 2, dadurch gekennzeichnet, daß durch Anliegen von Eingangssignalen an den Eingängen (PSA) der die erste Stufe bildenden Basis- und Emitterdekoder (BD und ED) und gleichzeitiges Ansteigen des Taktsignals ( CL) der jeweilige Dekoder zu Beginn einer Selektionsphase eingeschaltet wird, in dem ein Transistor (71) vom eingeschalteten in den gesperrten Zustand übergeht, wodurch ein weiterer Transistor (73) geöffnet wird, daß sein Kollektorpotential nach unten gezogen wird, wodurch ein nachgeschalteter Transistor ( TA) des Basisdekoders (BD) oder des Emitterdekoders (ED) eingeschaltet wird, wodurch ein hoher Strom fließt, der den Kollektorstrom (ICT6) eines nachgeschalteten Transistors (T6) sehr schnell ansteigen läßt, wodurch ein sehr schnelles Einschalten eines weiteren Transistors ( Tl) bewirkt wird, an dessen Basis ein vom Taktsignal (CL) synchronisiertes Steuersignal (102) anliegt, das darauf das Ausgangssignal (DO) der ersten Stufe des Dekoders (BD oder ED) zur unmittelbaren Ansteuerung der Wortleitungstransistoren (WLT) ebenfalls nach oben geht und daß der Kollektorstrom (ICTi) des Transistors (73) gesteuert durch den Kollektorstrom des als PNP-Transistor ausgeführten Transistors (Γ6) bis auf den Reststrom (IR) absinkt, um diesen Transistor ( T6) bis zu dem Zeitpunkt (ilO) im eingeschalteten Zustand zu halten, zu dem das Steuersignal (102) auf seinen unteren Pegel absinkt (t9), wodurch am Selektionszyklus-Ende der Kollektorstrom (ICTi) des Transistors (73) nach unten gezogen wird, so daß der jeweils selektierte Wortleitungstransistor (WLT) sofort in den nichtselektierten Zustand gesteuert wird.

4. Schaltungsanordnung zur Durchführung des Verfahrens nach den Ansprüchen 1 bis 3, dadurch gekennzeichnet, daß der zweistufige Dekoder (BD, ED und WLO bis WL63) mit einer Steuerschaltung (103) verbunden ist, die den Anfang und das Ende einer Selektionsphase unter Steuerung des Taktes (CL) festlegt.

5. Schaltungsanordnung nach Anspruch 4, dadurch gekennzeichnet, daß der Basisdekoder (BD) und der Emitterdekoder (ED) gleich aufgebaut sind.

6. Schaltungsanordnung nach den Ansprüchen 4 und 5, dadurch gekennzeichnet, daß ein Basis- oder Emitterdekoder (BD oder ED) aus einem Multiemittertransistor (71) als UND-Glied besteht, an dessen Eingängen das Taktsignal (CL) und die Eingangssignale (PSA) liegen, dessen Basis über einen Widerstand (Rl) mit Masse ( GND) und über Widerstände (Rl und R3) mit dem Kollektor verbunden ist, der außerdem mit der Basis eines weiteren Transistors (73) verbunden ist, daß der Kollektor dieses Transistors über einen Widerstand (RA) mit Masse (GND) und mit dem Emitter eines weiteren Transistors (74) verbunden ist, daß parallel zur Emitterkollektorstrecke dieses Transistors ein Widerstand (R6) geschaltet ist, daß deren kollektorseitiger Anschlußpunkt an die Basis eines weiteren Transistors (Γ6) angeschlossen ist, der zwischen Basis und Emitter einen Basisemitter-Ableitwiderstand (RS) aufweist und dessen Emitter mit Masse ( GND) verbunden ist, daß der Steuerstrom für die Basis des Transistors (TA) durch einen Widerstand (Rl) bestimmt wird, der zwischen Masse (GND) und dem Kollektor eines Transistors (75) angeordnet ist, dessen Emitter auf der gleichen negativen Spannung ( VN) wie der Emitter des Transistors ( 73) liegt, daß der Basisstrom des Transistors (TS) über einen Widerstand (R8) bestimmt wird, der mit dem Kollektor des Transistors (Γ6) verbunden ist, der außerdem mit einem Widerstand (R9) verbunden ist, der den Basisstrom für einen als Ausgangsemitterfolger geschalteten Transistor (77) liefert, zwischen dessen Basis und einem negativen Potential (VNN) ein Ableitwiderstand (Ä10) liegt, daß außerdem zwischen diesem Potential und dem Emitter des Transistors (Γ7) ein Emitterwiderstand (R12) angeordnet ist und der Kollektor über einen Widerstand (RU) mit Masse (GND) verbunden ist, während die Basis mit einer Schottky-Diode (Sl) verbunden ist, die ihrerseits mit der Steuerschaltung (103) verbunden ist.

7. Schaltungsanordnung nach den Ansprüchen 4 bis 6, dadurch gekennzeichnet, daß der Transistor (T6) als PNP-Transistor ausgeführt ist, während alle anderen Transistoren in den Dekodern (BD, ED) vom NPN-Typ sind.