DE2522026C3 - - Google Patents

Description

Die Erfindung betrifft eine Schaltungsanordnung zur Befreiung sehr niederfrequenter Signale mit überlagerter Gleichstromkomponente (DC-Offset) von der überlagerten Gleichstromkomponente, bestehend aus der Serienschaltung eines Impedanzwandlers, an dessen Eingang das sehr niederfrequente Signal mit überlagerter Gleichstromkomponente anliegt, eines Differentiators, eines Nulldetektors und eines Monoflops.

Derartige Schaltungsanordnungen werden in schnellen, rechnergesteuerten Prüfanlagen eingesetzt, um die Phasenverschiebungen von sehr niederfrequenten Signalen mit unbekannter Gleichstromkomponente in bezug auf ein Referenzsignal sehr schnell und genau messen zu können.

Es ist bekannt, die überlagerte Gleichstromkomponente eines niederfrequenten Sinussignals mit Hilfe von Hochpaßfiltern zu trennen. Diese Hochpaßfilter bewirken jedoch entweder selbst eine Phasenverschiebung und verfälschen somit die Messung oder man muß sehr lange Meßzeiten in Kauf nehmen, was bei rechnergesteuerten Prüfanlagen unmöglich ist.

Der Erfindung Hegt die Aufgabe zugrunde, eine Schaltungsanordnung der eingangs genannten Art zu schaffen, bei der ohne die genannte Phasenverschiebung und bereits nach einer Periode die Umwandlung eines niederfrequenten Signals mit unbekannter Gleichstromkomponente· in ein niederfrequentes Signal ohne Gleichstromkomponente erfolgt.

Diese Aufgabe wird gemäß der Erfindung dadurch gelöst, daß der Ausgang des Monoflops auf den Eingang eines /K-Flip-Flops geschaltet ist und zugleich über je einen Längswiderstand an den beiden Emittern zweier Transistoren anliegt, deren Basisanschlüsse mit den beiden Ausgängen der //^-Flip-Flops verbunden sind, daß den Basis-Emitter-Strecken der beiden Transistoren Dioden parallelgeschaltet sind, daß die über Widerstände mit dem negativen Pol der Versorgungsspannung verbundenen Kollektoren der Transistoren über je eine Diode auf die Gate-Anschlüsse zweier, mit ihren Source-Anschlüssen miteinander verbundenen Feldeffekt-Transistoren geführt sind, deren Source-Anschlüsse über einen Widerstand mit dem Ausgang des Impedanzwandlers verbunden sind, und deren Drain-Anschlüsse an den nicht invertierenden Eingängen zweier rückgekoppelter Operationsverstärker anliegen und gegeri Massepotential je einen Kondensator aufweisen, daß die Ausgänge der beiden Operationsverstärker über je einen gleich großen Längswiderstand zusammengeführt und auf den invertierenden Eingang eines mit einem Widerstand rückgekoppelten Summierverstärkers geführt sind, an dessen Ausgang das Eingangssignal ohne Gleichstromkomponente (DC-Offset) zur Verfügung steht und an dessen invertierendem Eingang über einen Serienwiderstand von gleicher Größe wie der Rückkopplungswiderstand des Summierverstärkers und von der halben Größe der den beiden Operationsverstärkern nachgeschalteten Längswiderstände der Ausgang eines weiteren, über einen Widerstand rückgekoppelten Operationsverstärkers

5S anliegt, dessen invertierender Eingang über einen Serienwiderstand mit dem Ausgang des Impedanzwandlers verbunden ist.

Gemäß einer vorteilhaften Weiterbildung der Erfindung ist am invertierenden Eingang des Summierverstärkers über einen Serienwiderstand ein weiterer Eingang zur Zuführung einer einstellbaren Gleichstromkomponente (DC-Offset) vorgesehen.

Die erfindungsgemäße Schaltungsanordnung erlaubt eine sehr rasche Messung von Phasenverschiebungen und der Periodendauer bei sehr niederfrequenten Signalen mit Gleichstromkomponente. Dieser Vorteil wirkt sich insbesondere bei automatischen, rechnergesteuerten Prüfanlagen aus, wo lange Meßzeiten aus

wirtschaftlichen Gründen nicht in Kauf genommen werden können.

Ein Ausführungsbeispiel der Erfindung ist in der Zeichnung in Form eines elektrischen Schaltbildes dargestellt und wird im folgenden nähe^r beschrieben.

Am Eingang E\ eines Impedanzwandlers 1, dessen Ausgang mit einer Seirenschaltung aus einem Differentiator 2, einem Nulldetektor 3 und eit.em ni^ht retriggerbar^n Monoflop 4 verbunden ist, liegt das sehr niederfrequente Signal mit überlagerter Gleichstrom- i-, komponente U\ = Usin ω t + Udc an. Dabei ist mit U die Amplitude der Wechselspannung bezeichnet; ω ist die Kreisfrequenz der Wechselspannung und Udc die Gleichspannung. A>m Ausgang des Nulldetektors liegt über einen Widerstand Λι der positive Pol einer Batteriespannung Ub an. Dem Monoflop 4 ist ein JK Flip-Flop 5 nachgeschaltet, dessen einer Ausgang Q mit der Basis-Elektrode eines nachfolger.Jen ersten Transistors T₁ und dessen zweiter Ausgang Q mit der Basis-Eiektrode eines nachfolgenden zweiten Transistors 7} verbunden ist. Die Emitter-Elektroden der beiden Transistoren T\ und Ti sind über je einen Widerstand Ri, R3 mit dem Eingang des //C-Flip-Flops 5 verbunden. Den Basis-Emitter-Strecken liegt jeweils eine Diode D\, Eh ^'rallel. Die Kollektor-Elektroden der beiden Transistoren Γι und Ti, die über 1 einen Widerstand R4, R5 am negativen Pol der Battencspannung Ub anliegen, sind über je eine Diode D₃, O₄ auf die Gate-Elektroden Gi, Gi zweier mit ihren Source-Elektroden St, S2 miteinander verbundener Feldeffekt-Transistoren Fi, Fi geführt. Ein Widerstand Rt verbindet die beiden Source-Elektroden Si, 52 mit dem Ausgang des Impedanzwandlers 1. Die beiden Drain-Elektroden Dr\, Dr₂ sind jeweils getrennt auf je einen Eingang zweier nachfolgender, rückgekoppelter Operationsverstärker Opu Opi geschaltet. Gegen Massepotential sind die beiden Drain-Elektroden Dt\, Dri jeweils mit einem Kondensator Q, C₂ abgeblockt. Die beiden Ausgänge der Operationsverstärker Opu Op₂ sind über nachgeschaltete Serienwiderstände Ri, Re, miteinander verbunden und gemeinsam auf den invertierenden Eingang eines weiteren, über den Widerstand Ä10 rückgekoppelten Summierverstärkers Op* geführt. Am gleichen Eingang des Summierverstärkers Op< liegt über einen Serienwiderstand R9 ein weiterer mit einem Widerstand /?i4 rückgekoppelter Operationsverstärker Opi an, dessen Eingang über einen Serienwiderstand Rn mit dem Ausgang des Impedanzwandlers 1 verbunden ist. Die Widerstände R₇, R₈, Λ9. R\o weisen folgende Dimensionierung auf:

Ri = /?8 = 2

2 y?io.

Außerdem ist am invertierenden Eingang des Summierverstärkers Opt über einen Serienwiderstand Λ13 ein zweiter Eingang E₂ zur Zuführung einer einstellbaren DC-Offset vorgesehen. Der Operationsverstärker Opi und der Summierverstärker Op* weisen an ihren nichtinvertierenden Eingängen die nach Masse geschalteten Widerstände R^ und Rm auf. Am Ausgang des Sumrnierverstärkers Op* kann über einen Widerstand Rw das niederfrequente Signal ohne DC-Offset Ua, also ohne Gleichstromkomponente abgenommen werden.

Liegt am Eingang E\ ein niederfrequentes Sinussignal mit überlagerter Gleichstromkomponente

U_x = ^ sin ω ί + Udc ⁶ⁱ

an, so steht dieses am Ausgang des Impedanzwandlers 1 zur weiteren Verarbeitung mederohmig zur Verfügung.

Der anschließende Differentiator 2 wandelt dab Signal in ein invertiertes cos-Signal ohne Offset um. Der nachfolgende Nulldeiektor liefert an Widerstand Rt bei jedem Niulldurchgang des differenzierten Signals einer: positiven Puls und markiert somit die Extrema des Eingangssignals U). Die Ansprechschwelle des Nulldetektors ist bei bekannten Ausführungsformen am Nulldetektor selbst einstellbar. Die Pulse des Nulldetektors werden vom folgenden Monofiip in ihrer Breite normiert. Das Monoflop ist nicht retriggerbar wodurch verhindert wird, daß vom Nulldetektor evemuel; gelieferte Doppelpulse einen Einfluß haben. Das Monoflop als auch das ihm nachgeschaltete /K-Flip-Flop sind in vorteilhafter Weise ir »Complementory-Metal-Oxide Semiconductor Logic« !CMOS-Logik) aufgebaut, was neben der hohen Störsicherhe!: und des geringen Leistungsbedarfs die Möglich«eh bietet, die gesamte Schaltung mit zwei Spannungen (- L'si zu betreiben. Die normierte Pulsbreite und aie Zeit nach der ein erneuter Puls vom Monoflop angenommen wird (Retriggerzeit) sind in bekannter Weise durch die entsprechende Dimensionierung der /?C-Glieder des Monoflips einstellbar. Der erste vom Monoflop gelieferte Puls bewirkt für den Fall, daß der Ausgang Q des JK- Flip- Flops die Spannung Null führt, die Leitfähigkeit des Transistors T₁ üc-?^rden Widersland R_. Die an der Kollektor-Elektrode des Transistors T-anliegende negati\ ο Spannung - Ur, wird für die Dauer einer Pulsbreite positiv. Mit der abfallenden Pulsflanke wird das /iC-Flip-Fiop umgeschaltet. Der Ausgang 0 erhält dann die Spannung + Ub und Q die Spannung Null. Das bewirkt, daß der nächste vom Monoflop kommende Puls nicht mehr den Transistor T- sondern den Transistor Ti leitend macht. Die negative Spannung - Ub an der Kollektor-Elektrode des Transistors T verursachte die Sperrung des Feldeffekt-Transistors F\. Durch den ersten Puls des Monoflops wird infoige der positiven Spannung an der Kollektor-Elektrode des Transistors T₁ der Feldeffekt-Transistor F, während der Pulsdauer leitend und der Kondensator C lädt sich auf die Spannung des ersten Extremwertes des Eingangssignals auf und speichert diese.

Der nächste Puls des Monoflops bewirkt, daß sich der Kondensator Ci über den Feldeffekt-Transistor F7 auf die Spannung des zweiten Extremwerts des Eingangssignais auflädt und diese abspeichert. Über die Operationsverstärker Op\ und Op-i mit hohem Eingangswiderstand werden die Spcinnungen an den Kondensatoren C und C^auf den Operationsverstärker Opt, geführt und addiert. Infolge der beiden gleich großen Widerstände Ri und Rs und dem halb so großen Widerstand R\o erfolgt eine Mittelwertbild'ing aus der beiden Extremwertspannungen. Dieser Mittelwert entspricht der Offset des Eingangssignals. Würden über die Widerstände Rg und R\i dem Operationsverstärker Op, keine weiteren Signale mehr zugeführt, so vürde am Ausgang der Schaltungsanordnung Λ nur die invertierte DC-Offset zur Verfügung stehen. Deshalb wird über den Operationsverstärker Opi und den Widerstand R9, der den gleichen Wert wie der Widerstand R_]o aufweisen muß, dem Summierverstärker Op₄ noch das invertierte Eingangssignal zugeführt. Da der Summierverstärker Opt wieder invertiert, erscheint am Ausgang A jedoch wieder das phasennchtige Signal. Diesem Signal fehlt jetzt die DC-Offset, da diese dem Sumrnierverstärke'- Opi, am invertierenden Eingang mit anderem Vorzeichen zugeführt und somit abgezogen wurde.

Über den Eingang Ei und den Widerstand /?n, der den

gleichen Wert wie der Widerstand R^ aufweisen muß, kann dem Sinussignal ohne die DC-Offset des Eingangssignals eine beliebige Spannung hinzu addiert werden. Diese Spannung wird invertiert und überlagert sich nur dem Sinussignal.

Der Anwendungsbereich der erfindungsgemäßen Schaltungsanordnung isi nicht auf die Umwandlung sehr

niederfrequenter sinusförmiger Signale mit Überlage ter Gleichstromkomponente beschränkt. Ohne d( Erfindungsgedanken zu verlassen, können vielme auch niederfrequente Signale mit anderer Kurvenfor wie z. B. rechteck- oder dreieckförmiger Signale v< einer überlagerten Gleichstromkomponente (DC-O set) befreit werden.

Hierzu 1 Blatt Zeichnungen

Claims (2)

Patentansprüche:

1. Schaltungsanordnung zur Befreiung sehr niederfrequenter Signale mit überlagerter Gleichstromkomponente (DC-Of f set) von der überlagerten Gleichstromkomponente, bestehend aus der Serienschaitung eines Impedanzwandlers, an dessen Eingang das sehr niederfrequente Signal mit überlagerter Gleichstromkomponente anliegt, eines Differentiators, eines Nulldetektors und eines Monoflops, dadurch gekennzeichnet, daß der Ausgang des Monoflops auf den Eingang eines y/C-Fiip-Flops (5) geschaltet ist und zugleich über je einen Längswiderstand (R₂, Ri) an den beiden Emittern zweier Transistoren (Ti, T₂) anliegt, deren Basis-Anschlüsse mit den beiden Ausgängen (Q, Q) des /K-FIip-Flops verbunden sind, daß den Basis-Emitter-Strecken der beiden Transistoren (Ti, T₂) Dioden (Dt, D₂) parallelgeschaltet sind, daß die über Widerstände (Ra, R₅) mit dem negativen Pol der Versorgungsspannung verbundenen Kollektoren der Transistoren (T₁, T₂) über je eine Diode (Di. D₄) auf die Gate-Anschlüsse (GΊ, G₂) zweier, mit ihren Source-Anschlüssen (Su S₂) miteinander verbundenen Feldeffekt-Transistoren (F₁, F₂) geführt sind, deren Source-Anschlüsse (S\, S₂) über einen Widerstand Re) mit dem Ausgang des Impedanzwandlers (1) verbunden sind und deren Drain-Anschlüsse (Dn, Dr₂) an den nichtinvertierenden Eingängen zweier rückgekoppelter Operationsverstärker (Opu Op₂) anliegen und gegen Massepotential je einen Kondensator (Ct, C₂) aufweisen, daß die Ausgänge der beiden Operationsverstärker (Op\, Op₂) über je einen gleichgroßen Längswiderstand (Rj, R%) zusammengeführt und auf den invertierenden Eingang eines mit einem Widerstand (Rw) rückgekoppelten Summierverstärkers (Op₄) geführt sind, an dessen Ausgang fA^cias Eingangssignal ohne Gleichstromkomponente (DC-Offset) zur Verfügung steht und an dessen invertierendem Eingang über einen Serienwiderstand (R$) von gleicher Größe wie der Rückkopplungswiderstand (Rto) des Summierverstärkers (Op₄) und von der halben Größe der den beiden Operationsverstärkern (Op\, Op₂) nachgeschalteten Längswiderstände (Rt, A₈) der Ausgang eines weiteren, über einen Widerstand Cam) rückgekoppelten Operationsverstärkers (Opi) anliegt, dessen invertierender Eingang über einen Serienwiderstand (R\₂) mit dem Ausgang des Impedanzwandlers (1) verbunden ist.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß am invertierenden Eingang des Summierverstärkers (Op₄) über einen Serienwiderstand (Rn) von gleicher Größe wie der Rückkopplungswiderstand (7?io) des Summierverstärkers (Op₄) ein weiterer Eingang (E₂) zur Zuführung einer einstellbaren Gleichstromkomponente (DC-Offset) vorgesehen ist.