DE2518893C3 - Monolithisch integrierte Halbleiteranordnung mit einem oder mehreren MOS-Transistoren und mehreren lateralen Bipolar-Transistoren - Google Patents
Monolithisch integrierte Halbleiteranordnung mit einem oder mehreren MOS-Transistoren und mehreren lateralen Bipolar-TransistorenInfo
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- 239000004065 semiconductor Substances 0.000 title claims description 15
- 239000000758 substrate Substances 0.000 claims description 19
- 239000002184 metal Substances 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 239000013078 crystal Substances 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 239000002800 charge carrier Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
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Description
Die Erfindung betrifft eine monolithisch integrierte Halbleiteranordnung, wie sie im Oberbegriff des jo
Patentanspruchs angegeben ist
Bei integrierten Schaltungen in MOS-Technik ist es in vielen Fällen notwendig, die MOS-Schaltungen über
niederohmige Ausgänge an weitere Schaltelemente anzuschließen. Dabei ist es wünschenswert, diese r>
niederohmigen Ausgänge zusammen mit den MOS-Schaltungen auf einem Chip herzustellen. Solche
niederohmigen Ausgänge können mit den üblichen MOS-Technologien jedoch nur mittels großflächigen
MOS-Schaltelementen realisiert werden. Für den Aufbau niederohmiger Ausgänge sind Bipolar-Transistoren
besser geeignet, da sie kleinflächiger hergestellt werden können. Andererseits bringt es der prinzipiell
verschiedene Aufbau von MOS-Transistoren und Bipolar-Transistoren mit sich, daß eine Integration <r>
dieser beiden Bauelement-Typen auf einem Chip gegenüber der Herstellung von MOS-Strukturen
wesentlich mehr Verfahrensschritte und einen höheren technologischen Aufwand erfordert.
Aus der DE-OS 2047 313 ist eine monolithische w
integrierte Schaltung zu entnehmen, in der ein MOS-Transistor mit einem Bipolar-Transistor integriert
aufgebaut ist. Die Basis des Bipolar-Transistors wird von dem zwischen dem Emittergebiet und dem
Kollektorgebiet liegenden Teil des Substratkristalles r> gebildet und weist die gleiche Leitfähigkeit wie der
Substratkristall auf.
Aus der US-PS 37 78 588 ist ebenfalls eine integrierte Schaltung aus einem Feldeffekttransistor mit einem
npn-Bipolar-Transistor zu entnehmen, bei dem als Basis m>
der zwischen dem Emittergebiet und dem Kollektorgebiet des Bipolar-Transistor liegende Teil des p-dotierten
Substratkristalls verwendet wird. Das ringförmig um diesen Bipolar-Transistor angeordnete η+-dotierte
Gebiet soll dazu dienen, eine elektrische Rückwirkung auf einen daneben liegenden MOS-Transistor zu
verhindern. Dieser Schutzring ist jedoch nicht geeignet, eine elektrische Trennung der Basisgebiete mehrerer, in
einem Substrat angeordneten Bipolar-Transistoren zu erreichen.
Aus der DE-OS 19 63132 ist schließlich die
Anwendung einer Isolationsmethode in einer integrierten Schaltung bekannt, welche darin besteht, daß
die elektrischen Schaltungselemente, insbesondere laterale Bipolar-Transistoren, deren Emittergebiet, und
dieses ringförmig umgebende Kollektorgebiet von einem gegenüber dem Substrat höher dotierten
Basisgebiet umgeben sind, dadurch voneinander isoliert sind, daß das Substrat einen hohen Widerstand aufweist.
Aufgabe der Erfindung ist es, für eine wie im Oberbegriff des Patentanspruchs angegebene monolithisch
integrierte Halbleiteranordnung mit mehreren lateralen Bipolar-Transistoren in einem Halbleiterkörper
die Basisgebiete der Bipolar-Transistoren voneinander elektrisch zu trennen.
Diese Aufgabe wird erfindungsgemäß für eine wie im Oberbegriff des Patentanspruchs angegebene Halbleiteranordnung
nach der im kennzeichnenden Teil des Patentanspruchs angegebenen Weise gelöst
Die Erfindung geht von der Erkenntnis aus, daß MOS-Transistoren mit relativ kleinen Abmessungen als
laterale Bipolar-Transistoren betrieben werden können (P. T. Panousis, »IEEE Intern. Solid-State Circuit
Conference«, 1971; »Electronic Design«, Bd. 26, 21.12.
1972 S. 30; R. A. Nordstrom, »IEEE Intern. Soiid-State
Circuit Conference«, 1971; »Elektronik« 1974, Heft 2, S. 38). Dabei entspricht das Source-Gebiet dem Emitter,
das Drain-Gebiet dem Kollektor und das Substrat des MOS-Transistors der Basis eines Bipolar-Transistors.
Werden solche Bipolar-Transistoren mit MOS-Struktur nebeneinander auf einem Chip angeordnet, dann haben
alle diese lateralen Bipolar-Transistoren eine gemeinsame Basis, da das Substrat des Halbleiters jeweils die
Basis eines solchen Bipolar-Transistors ist Die für einen Schaltungsaufbau notwendige elektrische Trennung
dieser einzelnen Bipolar-Transistoren wird vollzogen, wenn der Aufbau nach der im Kennzeichen des
Patentanspruches angegebenen Weise erfolgt Dabei wird ausgehend von einem sehr hochohmigen Substrat,
z. B. einem Siliziumsubstrat jeweils nur im Bereich des Bipolar-Transistors eine niederohmigere Schicht erzeugt,
die dann als Basiszone dieses Bipolar-Transistors fungiert Der Teil des Chips, auf dem sich der MOS-Teil
befindet, weist an der Oberfläche des Halbleiters ebenfalls eine höher dotierte Schicht auf, in der die
MOS-Transistoren aufgebaut sind.
Die lateralen Bipolar-Transistoren sind so aufgebaut, daß sich in der für sie vorgesehenen dotierten Schicht
des Halbleiterkörpers ein dem Leitfähigkeitstyp der Schicht entgegengesetzt dotiertes Emitter-Gebiet befindet,
das ringförmig von einem von dem Emitter-Gebiet getrennt liegenden Kollektor-Gebiet umgeben ist.
Ein solcher ringförmiger Aufbau hat den Vorteil einer höheren Stromverstärkung des Bipolar-Transistors. Die
Stromverstärkung kann weiterhin dadurch erhöht werden, daß der Abstand zwischen dem Emitter-Gebiet
und dem ringförmigen Kollektor-Gebiet klein gehalten wird. Von Vorteil ist auch, wenn für das Emitter-Gebiet
ein möglichst großes Verhältnis von Umfang zur Fläche gewählt ist.
Gegenüber dem Stand der Technik weist der Anmeldungsgegenstand den technischen Fortschritt auf,
daß zu seiner Herstellung lediglich zwei Dotierungsschritte erforderlich sind, nämlich im ersten Dotierungsschritt das für den MOS-Feldeffekttransistor vorgesehene
p-dotierte Gebiet und das für den lateralen
Bipolar-Transistor vorgesehene Basisgebiet herzustellen,
und im darauffolgenden Dotierungsschritt die stark dotierten Source- und Draingebiete d»:s MOS-Transistors
sowie die den gleichen Leiiungstyp wie das Source- und Drain-Gebiet aufweisenden, ebenfalls stark
dotierten Emitter- und Kollektor-Gebiete des lateralen Bipolar-Transistors zu erzeugen.
Im folgenden wird beschrieben und an Hand der Figuren Oäher erläutert, wie eine Anordnung nach der
Erfindung aufgebaut ist ι ο
F i g. 1 zeigt schematisch einen Halbleiterkörper mit einem MOS-Transistor und einem lateral aufgebauten
bipolaren Transistor;
Fig.2 zeigt eine typische Schaltungseinheit mit einem MOS-Inverter, zwei MOS-Treibertransistoren
und zwei bipolaren Treiberstufen.
Die in F i g. 1 schematisch dargestellte Anordnung besteht aus einem Siliziumkörper 1, der jochohmig mit
einem spezifischen Widerstand von etwa ΙΟΟΩ-αη
und vom p-Leitfähigkeitstyp ist In diesem Siliziumkörper befinden sich zwei getrennt voneinander
liegende p-dotierte Gebiete 2 und 3, die an die Oberfläche des Siliziumkörpers angrenzen. In dem
Gebiet 2 befinden sich ein η+-dotiertes Gebiet 4 mit etwa 1018 Ladungsträgern/cm3 und ein um dieses 2r>
Kollektor-Gebiet herum ringförmig angeordnetes, ebenfalls η+-dotiertes Emitter-Gebiet 5. Die Gebiete 4
und 5 grenzen jeweils an die Oberfläche des Halbleiterkörpers an und sind dort mit Metallkontakten
7,8 versehen. Sie sind voneinander durch die zwischen jii
den η+-dotierten Bereichen und dem p-leitenden Gebiet
2 verlaufende pn-Grenzschichten elektrisch getrennt Auf der Oberfläche des Halbleiterkörpers befindet sich
im Bereich der dotierten Zone 2 ein Metallkontakt 6, der die Basiselektrode des bipolaren Transistors darstellt In r>
dem p-dotierten Gebiet 3 befinden sich zwei getrennt voneinander liegende η+-dotierte Gebiete 11 und 12, die
an ihrer Oberfläche mit Metallkontakten 13 und 14 versehen sind. Diese dotierten Gebiete 11 und 12 stellen
Source- bzw. Drain-Gebiete eines MOS-Transistors dar. Auf der Oberfläche des Halbleiterkörpers befindet sich
über dem dotierten Gebiet 3 eine isolierende Schicht 15, die im Bereich der Metallkontakte 13 und 14 mit
öffnungen versehen ist, und die eine weitere Öffnung
auiweist durch die hindurch ein Metallkontakt 16 zu dem p-leitenden Gebiet 3 geführt ist Oberhalb des
zwischen den Gebieten 11 und 12 liegenden Teil des p-leitenden Gebietes 3 befindet sich auf der isolierenden
Schicht i5 eine Metall-Elektrode 10, die die Gate-Elektrode
des MOS-Transistors ist Die dargestellte Anordnung betrifft einen n-Kanal-MOS-Transistor und
einen npn-Bipolartransistor. Die Anordnung kann bei entsprechender Dotierung auch komplementär dazu
getroffen werden. In diesem Fall ist unter der Basis-Elektrode 6 ein hoch η-dotierter Bereich 18
vorgesehen, um einen ohmschen Kontakt zu dem als Basis fungierenden dotierten Gebiet 2 zu schaffen.
Die F i g. 2 zeigt eine Schaltung mit einem aus zwei MOS-Transistoren 21 und 22 bestehenden Inverter und
zwei an den Inverter angeschlossenen MOS-Treibertransistoren 23 und 24. An diese MOS-Treibertransistoren
sind zwei lateral aufgebaute bipolare Transistoren 25 und 26 geschaltet. Zwischen den Basisanschlüssen
der bipolaren Transistoren liegt ein parasitärer Widerstand R\ und zwischen den Basis-Gebieten der
bipolaren Transistoren und dem Substratanschluß liegen parasitäre Widerstände A2. Für den Fall, daß
diese Schaltung auf einem Silizium-Halbleiterkörper aufgebaut ist, arbeiten die beiden bipolaren Treibertransistoren
voneinander unabhängig, wenn für die parasitären Widerstände die Bedingung
R1
0,8 V
erfüllt ist Dabei bedeutet USu die Substratvorspannung,
die in einer solchen Schaltung beispielsweise nur an die in der F i g. 1 dargestellte Elektrode 16 angelegt wird.
Die Betriebsspannung wird dem Anschluß 27 angelegt, die Substratvorspannung USu an den Anschluß
28. Der Invertereingang ist der Anschluß 29, die Ausgänge sind die Anschlüsse 30 und 31.
Claims (1)
- Patentanspruch: .Monolithisch integrierte Halbleiteranordnung mit einem oder mehreren MOS-Transistoren und ■> mehreren lateralen Bipolar-Transistoren in einem Halbleitersubstrat eines ersten Leitungstyps, bei der sich die stark dotierten Source- und Drainzonen der MOS-Transistoren eines zweiten Leitungstyps in einem gegenüber dem Substrat unterschiedlich dotierten Gebiet befinden und die lateralen Bipolar-Transistoren außerhalb dieses Gebietes in dem Substrat angeordnet sind, dadurch gekennzeichnet, daß das Substrat (1) hochohmig ist und daß sich die Emitter- und Koüektorzonen (4, 5) der lateralen Bipolar-Transistoren jeweils in von einem Substratbereich umgebenen und voneinander getrennten, mit einem Basiskontakt versehenen Basis-Gebieten (2) befinden, die, ebenso wie das die Source- und Drainzonen (ti, 12) der MOS-Transistören enthaltende Gebiet (3), den Leitungstyp des Substrates (1) aufweisen, jedoch einen geringeren spezifischen elektrischen Widerstand als dieses besitzen.25
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19752518893 DE2518893C3 (de) | 1975-04-28 | 1975-04-28 | Monolithisch integrierte Halbleiteranordnung mit einem oder mehreren MOS-Transistoren und mehreren lateralen Bipolar-Transistoren |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19752518893 DE2518893C3 (de) | 1975-04-28 | 1975-04-28 | Monolithisch integrierte Halbleiteranordnung mit einem oder mehreren MOS-Transistoren und mehreren lateralen Bipolar-Transistoren |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| DE2518893A1 DE2518893A1 (de) | 1976-11-04 |
| DE2518893B2 DE2518893B2 (de) | 1979-09-13 |
| DE2518893C3 true DE2518893C3 (de) | 1980-06-19 |
Family
ID=5945218
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE19752518893 Expired DE2518893C3 (de) | 1975-04-28 | 1975-04-28 | Monolithisch integrierte Halbleiteranordnung mit einem oder mehreren MOS-Transistoren und mehreren lateralen Bipolar-Transistoren |
Country Status (1)
| Country | Link |
|---|---|
| DE (1) | DE2518893C3 (de) |
-
1975
- 1975-04-28 DE DE19752518893 patent/DE2518893C3/de not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| DE2518893A1 (de) | 1976-11-04 |
| DE2518893B2 (de) | 1979-09-13 |
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