DE2364865A1

DE2364865A1 - Erweitertes speicheradressenbildungssystem eines digitalen rechnersystems

Info

Publication number: DE2364865A1
Application number: DE2364865A
Authority: DE
Inventors: Albert L Beard; John F Couleur; Ronald E Lane; Robert F Montee; Richard L Ruth
Original assignee: Honeywell Information Systems Italia SpA
Current assignee: Bull HN Information Systems Inc
Priority date: 1972-12-29
Filing date: 1973-12-28
Publication date: 1974-07-04
Also published as: DE2364865C2; FR2212956A5; CA1001767A; JPS4998933A; US3818460A; GB1453723A; JPS5829540B2

Description

Dlpl.-lng. Heinz Bardehle

Patentanwalt

|ΜΒκ6επ22.Η»ύ*.ί5.Τϋ.29255ϊ

Postanschrift München 26, Postfach 4

München, den 28. DeZ. 1973

Mein Zeichen: P 1744

Anmelder: Honeywell Information Systems Inc. 200 Smith Street
Waltham/Mass., V. St. A.

Erweitertes Speicheradressenbildungssystem eines digitalen Rechnersystems

Die Erfindung bezieht sich auf ein Adressenbildungs-Untersystem für ein elektronisches digitales Rechnersystem. Das Rechnersystem verwendet ein Grundbefehlsformat mit einem Adressenfeld, einem Operationscodefeld und einem Markierungsfeld. Die Erfindung erweitert den Umfang des Adressenfeidplatzes über den Umfang des Befehlsadressenfeldes hinaus, und zwar sowohl hinsichtlich der Operanden als auch hinsichtlich der Befehle.

Insbesondere für große Rechnersysteme, die einen hohen Grad einer Mehrfachprogrammierung begünstigen, ist es häufig erwünscht, für einen erweiterten Bereich des Hauptspeichers zu sorgen. Bei einer Befehlsform, bei der das Adressenfeld z.B. 18 Bits enthält, beträgt der Adressenbereich, der bestimmt werden kann, 256 K Worte

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INSPECTED

(wobei K gleich 1024 ist). Mit zunehmender Beanspruchung bzw. Belastung der Datenverarbeitung wird es wünschenswerter, mehrere Millionen von Worten zu adressieren. Im allgemeinen schließt diese Forderung die Anwendung eines Hilfsregisters für die Erweiterung des Adressenbereichs bzw. -umfangs ein, wobei das Hilfsregister eine größere Kapazität besitzt als der Adressenfeldbereich. Die gebildete Adresse enthält Operandenadressen, Anwenderprogrammbefehlsadressen und Betriebssystembefehlsadressen.

Von hauptsächlicher Wichtigkeit bei einer erweiterten Adressengestaltung ist, daß sie soweit wie möglich mit bekannten und zukünftigen Rechner systemen und Betriebssystemen kompatibel sein sollte. Dies bedeutet, daß sie eine minimale Änderung in der Hardware und Software erfordern sollte, die nicht eine erweiterte Adressierungsfähigkeit besitzt. Ein hiermit in Beziehung stehender Gesichtspunkt besteht darin, daß eine erweiterte Adressenausführung eine minimale Auswirkung auf die Rechnersystem-Zeitsteuerung haben sollte. Die Ausführung sollte nicht zu einem bedeutsamen Zusammenpressen der Operanden- und Befehlsadressen-Bildungsvorgänge hinsichtlich der Zeit führen. Die Zeitspanne, die von der Hardware (oder Firmenware) zugelassen ist, um eine Operandenadresse oder eine Befehlsadresse aufzunehmen und sie in eine absolute Adressenform zu bringen, die für das Speicheradressregister geeignet ist, sollte nicht verlängert sein. Dies führt dazu, daß die Hardware-Kompatibilität beibehalten bleibt und daß die Rechnergeschwindigkeit aufrecht erhalten wird.

Ein spezielles Problem existiert bezüglich Betriebssysteme bzw. Operationssysteme, die in jedem Teil des Hauptspeichers

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Routinen enthalten können und die auf Speicherplätze in irgendeinem anderen Fall des Hauptspeichers Bezug nehmen können. Es ist außerdem üblich für ein Segment des einem Anwenderprogramm zugehörigen Betriebssystems, auf Routinen in der Fest-Kern-Überwachungseinrichtung Bezug zu nehmen (das ist der Teil des Betriebssystems, der dauernd im Hauptspeicher, vorhanden ist), vobei die Betriebssystemsegment- und Fest-Kern-Überwachungsroutine-Adressen im Hauptspeicher sich um eine Größe unterscheiden, die den Adressenbereich des Befehlsadressenfeldes des Rechners überschreitet. Auch hier ist es von Bedeutung, daß die Adressenbildungszeit nicht Überschritten wird.

Der Erfindung liegt demgemäß die Aufgabe zu Grunde, eine. Anordnung zur Erweiterung der Adressierung zu schaffen, welche kompatibel mit Zentraleinheiten bzw. Prozessoren ist, die nicht eine erweiterte Adressierungsfähigkeit besitzen. Darüber hinaus ist eine für eine erweiterte Adressierung dienende Anordnung zu schaffen, welche nicht die Adresseribildungszeit verlängert.

Gelöst wird die vorstehend aufgezeigte Aufgabe erfindungsgemäß durch ein System für eine erweiterte Speicheradressenbildung in einem digitalen Rechnersystem zur Erzeugung einer Adresse für ein Hauptspeicher-Adressregister, wobei dieses System dadurch gekennzeichnet ist,

a) daß ein Basis-Adressregister vorgesehen.ist, welches eine Anfangsadresse für Anwenderprogramme speichert, die durch den digitalen Rechner auszuführen sind, wobei das Basis-Adressenregister einen Adressierungsbereich besitzt, der soweit reicht wie das 'Adressenfeld des Rechnerbefehls,

b) daß ein erweitertes Basis-Adressregister für die Erweiterung des Adressenbereichs des Rechners vorgesehen ist,

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c) daß ein Befehlsregister für die Speicherung von Befehlen vorgesehen ist, die durch den Rechner zu erweitern sind,

d) daß ein Hauptbasisregister mit einem Adressenbereich vorgesehen ist, der größer ist als der Bereich des Befehlsregisteradressenfeldes,

e) daß ein Adressenaddierer vorgesehen ist, der mit dem Basisadressregister, dem erweiterten Basisadressregister, dem Hauptbasisregister und dem Befehlsregister verbunden ist und der eine absolute Adresse erzeugt, und

f) daß Verknüpfungseinrichtungen vorgesehen sind, die auf zumindest ein Bit in dem Adressenfeld des Befehlsregisters ansprechen, und zwar zur selektiven Weiterleitung des Addiererausgangssignals zu dem Ausgang des erweiterten Speicheradressenbildungssystems.

Durch die Erfindung ist ferner ein erweiterter Adressierungsmechanismus für einen digitalen Rechner geschaffen, wobei dieser Mechanismus dadurch gekennzeichnet ist,

a) daß ein Befehlsregister vorgesehen ist, welches Rechnerbefehlsworte zu speichern vermag, die ein Adressenfeld aus η Bits und ein Operationscodefeld enthaltenj

b) daß eine erweiterte Adressenbestimmungslogik vorgesehen ist, die auf einen Teil des Adressenfeldteiles des Befehlsregisters hin ein Auswahlsignal erzeugt, welches kennzeichnend ist für einen Nioht-Null-Wert für zumindest ein Bit in dem Adressenfeld,

c) daß mit dem Befehlsregister eine effektive Adressen-Gatter einrichtung verbunden ist, welche selektiv eine effektive Adresse von dem Befehlsregister zu erhalten erlaubt,

d) daß ein Addierer vorgesehen ist, der absolute Speicheradressen erzeugt und der selektiv das Ausgangssignal der

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effektiven Adressen-Gattereinrichtung aufzunehmen gestattet,

e) daß ein Basisadressregister für die Speicherung einer Basisadresse vorgesehen ist,

f) daß eine absolute Adressen-Gattereinrichtung vorgesehen ist, welche selektiv das Basisregister mit dem Addierer verbindet, und zwar als Teil des zweiten Addierereingangs, derart, daß das Bit höchster Wertigkeit des Basisadressregisters zu dem Bit höchster Wertigkeit der Befehlsadresse hinzuaddiert wird,

g) daß mit der"Gattereinrichtung ein Befehlszählerregister verbunden ist, welches eine alternativ auswählbare effektive Adresse bereitstellt,

h) daß mit der absoluten Adress^Gattereinrichtung ein erweitertes Adressregister derart verbunden ist, daß. die Adresse aus der Basisadresse zur Bildung einer absoluten Adresse mit einem größeren Bereich vergrößert wird₄und i) daß mit der absoluten Adressen-Gattereinrichtung ein Hauptbasisadressregister verbunden ist_p welches eine alternative Adressmodifikation bereitstellt.

Bei einer bevorzugten Ausführungsform eines digitalen Rechners, der so ausgelegt war, daß Operandenadressen durch ein Befehlsadressenfeld spezifiziert waren, und der ein kompatibles Befehlszählregister enthielt, ist ein Mechanismus vorgesehen, der den Bereich des adressierbaren absoluten Speichers sowohl für Betriebssystemprogramme als auch für Anwenderprogramme erweitert. Das Basisadressregister für Anwenderprogramme wird durch" ein Erweiterungsregister vergrößert, und ferner wird ein Paar von Hauptbasisregistern bereitgestellt, um die Betriebssystemprogrammadressen zu modifizieren. Die Steuerlogik für die Adressenbildung und die Additions- bzw. Zusatzlogik

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für die Erzeugung von erweiterten absoluten Adressen sind derart kombiniert, daß die für die Erzeugung der absoluten Adresse benötigte Rechnerzeit nicht verlängert ist. Bei Betriebssystemverfahren werden Übertragungen zwischen der apeicherresidenten Überwachungs-Software und besonderen Routinen in dem erweiterten Hauptspeicher durch die Anwendung von bestimmten Bits in dem Adressenfeld bewirkt^ ohne daß irgendein speicherndes Basisadressregister oder eine Modifikation erforderlich ist.

An Hand von Zeichnungen wird die Erfindung nachstehend beispielsweise näher erläutert.

Fig. 1 zeigt in einem Blockdiagramm eine bevorzugte Ausführungsform der Erfindung unter Veranschaulichung von Registern, Schaltern und Addierern, wobei diese Schaltungsanordnungen eine Betriebseinheit für einen binären Zweierkomplement-Digitalrechner bilden.

Fig. 2 zeigt in einem Blockdiagramm eine Adressenbildungs-Logikeinheit der in Fig. 1 dargestellten Anordnung. Figuren 3 bis 6 zeigen an Hand von Verknüpfungsdiagrammen eine Ausführungsform der Adressenbildungs-Logikeinheit gemäß Fig. 2. -

Fig. 1 zeigt die Hauptkomponenten, die für das Rechenwerk und die Verbindungen zur Ausführung der vorliegenden Erfindung bei einer bevorzugten Ausführungsform erforderlich sind. Bezüglich einer vollständigeren Beschreibung des Datenverarbeitungssystems sei auf die US-PS 3 413 613 Bezug genommen sowie auf die US-Patentanmeldung, Serial No.i40 vom 5.5.71.

Ein Hauptspeicher 10 gibt Datenworte und Befehlsworte über einen ZDI-Schalter 11 an die Adressenbildungseinheit

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• - 7 -

und einen ZA-Schalter 13 ab. Die Speicheradresse wird aus einem Adressregister 76 erhalten. Die Speicheradresse wird durch die Adresseribildüngseinheit 80 unter Heranziehung des Inhalts eines I-Registers 78 und des P-Registers 76 gebildet. Ein Paar von Datenworten wird durch den ZA-Schalter 13 und den ZP-Scnalter 12 zu einem 72-Bit-M-Register 1.4 hin geleitet. Ein ZJ-Schalter 20 koppelt selektiv Datenworte aus dem M-Register zu einem 72-Bit-H-Register 36, dem einen Operandenregister des Paares von Operandenregistern für den Haupt-A-Addierer Das zweite Operandenregister ist ein 72-Bit-N-Register 40, welches von dem ZQ-Schalter 42 geladen wird. Der A-Addierer ist ein 72-Bit-Volladdierer, der selektiv die Rechenoperationen der Addition und Subtraktion auf Zweierkomplementzahlen hin sowie die Verknüpfungsoperationen OQBR , UND und EXKLUSIV-ODER ausführt. Die Eingangssignale für den A-Addierer werden durch das2i~Gatter 37, welchem als ersten Operand Eingangssignale des H-Registers 36 zugeführt werden, und durch das ZN-Gatter 41 ausgewählt, welches als zweiten Operand Eingangssignale des N-Registers 40 erhält. Das Ausgangssignal des Α-Addierers wird in einem 72-Bit-AS-Register 55 gespeichert cder kann selektiv über den ZQ-Schalter 42 zu dem N-Register Mn geleitet werden. Die Inhalte des AS-Registers werden selektiv zur Speicherung in einem Speicher oder einem 72-Bit-Akkumulator, dem AQ-Register 56, durch den ZD-Schalter 32 bzw. den ZL-Schalter weitergeleitet. Über den ZR-Schalter 46 werden die Akkumulatorinhalte selektiv zu dem Η-Register oder dem N-Register hin geleitet, und zwar über den ZJ-Schalter 20 bzw. den ZQ-Schalter 42.

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Die Exponentteile von V/orten aus dem Speicher 10, die über den ZDI-Schalter 11 gelangen, werden ebenfalls rechtsbündig selektiv an ein 10-Bit-D-Register 22 durch den ZF-Schalter 16 geleitet, und zwar zum Zwecke der Trennung eines Exponenten aus einer Gleitkommazahl; es ist aber auch möglich, die betreffenden Exponententeile zu einem 10-Bit-ACT-Register 28 über einen ZC-Schalter hin zu leiten, und zwar zum Zwecke der Aufrechterhaltung der Schiebezählerstellungen und dgl*. Ein Exponent-E-Addierer 34 ist für die Ausführung der Exponentenverarbeitung und für Hilfsfunktionen bereitgestellt. Eingangs-.signale für den Exponent-Addierer werden von dem ZE-Schalter 25 und dem ZG-Schalter 26 aufgenommen. Der Ausgang des Exponenten-Addierers ist mit dem ZF-Schalter 24, dem ZU-Schalter 16 und dem ZC-Schalter 27 verbunden. Der ZF-Schalter leitet Operanden aus dem D-Register und Exponent-Addierer-Ausgangssignale zu einem E-Register 30 hin.

Die in Fig. 1 dargestellte Anordnung besteht aus einer Kombination von Schaltern, Registern und Addierern. Die besondere Realisierung dieser Einrichtungen ist nicht wesentlich für die vorliegende Erfindung. Zur Ausführung des A-Addierers 38 genügt 6s, 72 Volladdierer zu verwenden, deren jeder als Eingangssignale ein Bit von der entsprechenden Bitstelle jedes zugeführten Operanden und einen Eintrag von dem Volladdierer nächst niederer Wertigkeit erhält. In der Praxis ist der Addierer vorzugsweise so modifiziert, daß die Übertrag-Ausbreitungszeit durch eine Übertrag-Vorschäulogik, durch eine Bedingungs-Summierungslogik, etc. vermindert ist, und zwar in Übereinstimmung mit dem erwünschten Zentraleinheits-Leistungsvermögen. Die Register sind zweckmäßigerweise durch Steuersignale gleichstromgetastete Register. Die Schalter bestehen

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aus einem Satz von parallelen Verknüpfungsgatterstufen, wie den in Fig. 4 dargestellten Gattern 61 bis 65.

In Fig. 2 ist in Blockdiagrammform die erweiterte Adressenbildungseinheit 80 gezeigt. Zusätzlich zu dem Grund-Basisadressregister 120 sind drei zusätzliche Adressenbildungsregister vorgesehen: Ein Basis^-Erweiterungsregister 110 für die Erweiterung des Bereichs des Basis-Adressregisters 120, ein erstes Hilfs-Basisregister 130 (MBA-Register) und ein zweites Hilfs-Basisregister 140 (MBB-Register)'. Das Erweiterungsregister 110 besitzt eine Kapazität von 6 Bits, und die Hilfsregister 130 und 140 besitzen jeweils eine Kapazität von 15 Bits. Da die zuletzt genannten^Register imstande sind, den Speicher in Moduln von 512 Bits zu adressieren, ist der Adressenbereich auf 16.384 K Bits des Speichers erweitert. Jedes der Register wird von einer gemeinsamen Sammelschiene ZIq *η über den ZDI-Schalter 11 geladen, und zwar in Übereinstimmung mit entsprechenden Ladebefehlen. Sämtliche Register dieser Register sind an einem Registerauswahlschalter 160 (ZBA-Schalter) angeschlossen· Der Adressenbildungsaddierer 170 spricht auf Eingangssignale von dem ZBA-Schalter und dem ZC-Schalter an. Der Basisadressenaddierer 170 erzeugt entweder die Summe der Eingangsoperanden oder des ZC-Operanden, und zwar nicht modifiziert, in Übereinstimmung mit der ZBA-Steüerlogik 18. Der ZC-Operand wird von einem Befehlsregister 78 oder dem Befehlszählerregister 44 abgeleitete Die Adresse aus dem Befehlsregister wird selektiv durch den AA-Addierer 18 indiziert, der sein zweites Eingangssignal von dem ZX-Schalter 57 aufnimmt, welcher ein Eingangssignal von den Registern, wie dem AQ-Register 56, auswählt. Das Befehlszählerregister wird selektiv durch den IA-Addierer 45 weitergeschaltet.

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In der Praxis fülirt zu einem gegebenen Zeitpunkt eine Verarbeitungseinrichtung bzw. Zentraleinheit entweder einen Anwender-Mebenprogrammbefehl oder einen Betriebssystem-Hauptbetriebsprogrammbefehl aus. Wenn die betreffende Zentraleinheit ein Nebenprogramm ausführt, werden die Befehlsadresse und die Operandenadresse durch das Basisadressregister in sämtlichen Fällen modifiziert. Wenn die Zentraleinheit Hauptbetriebsprogramme ausführt, werden die Befehlsadresse und die Operandenadresse normalerweise durch das Haupt-Basisadressregister MBA modifiziert, wenn die ursprüngliche Adresse 32 K oder größer ist. Wenn jedoch sine spezielle Hauptbetriebsakkuiaulator~Lade/ Speicher-Opsration in dem Befehlsoperationscode spezifiziert ist, dann wird die Hauptbetriebsadresse des Basisadressregisters 3SBB zu der Operandenadresse hinzuaddiert.

Das BAR-Register 120, das MBA-Register 130, das MBB-Register 140 und das EXT-Register 110 sind in Fig. 3 näher dargestellt. Ein gemeinsamer Satz von Adressenleitungen ZIOO bis ZU7 von dem ZDI-Schalter 11 und Inverter 100 sind mit den Registern verbunden. Das BAR-Register 120 besteht aus Elementen 120A bis B, deren jedes eine vier Eingänge und vier Ausgänge aufweisende Verriegelungseinrichtung ist, die durch das SBAR-Signal getastet wird. Ein Eingangs-Ausgangs-Paar der beiden Elemente 120A und 120E wird nicht benutzt, da die Speicherung von 18 Bits für dieses Register genügt. Die Ausgänge bzw. Ausgangssignale des BAR-Registers 120 sind mit RBAROO bis RBAR17 bezeichnet. In entsprechender Weise bestehen die MBA-Register 130 und 140 aus Verriegelungselementen 130A bis D und 140A bis D; sie erzeugen Signale RMBAOO bis RMBA14 bzw. RMBBOO bis RMBB14. Das EXT-Register 110 besteht ebenfalls aus

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Elementen 11OA und 110B; es erzeugt Signale REXTOO bis REXT05.

In Fig. 4 ist ein Verknüpfungsdiagramm gezeigt, welches die erste Bitstufe des ZBA-Schalters 16O enthält. Die vorgesehenen Verknüpfungsglieder bzw. -gatter 61 bis 66 erfüllen folgende Gleichungen:

ZBAOO« = (DSEL-BXT-RESTOO + DSEL-MBA·RMBAOO + DSEL-MBB· RMBBOO + O)¹ und ZBAOO = (ZBAOO¹)¹

Hierin bedeuten die Striche die Komplementierung. Die Steuersignale werden aus den vorhandenen Steuersignalen ADD-BASE, RIWR009, dem zehnten Bit des Befehlsregister 76, und PIA erzeugt. Die Registerauswahlsignale werden wie folgt erzeugt:
DSEL-BAR = DSEL-EXT - ADD-BASE

DSEL-MBB = PIWR009-PIA·ADD-BASE

DSEL-MBA =■ ADD-BASE · SEL-MBB - -

Die.Bits niederer Ordnung werden in derselben Weise gebildet.

Das Steuersignal RIWR009 wird aus der Decoderlogik 79 abgeleitet; es stellt den Zustand der Decodierung eines Operationscodes dar, der zur Klasse der Operationscodes gehört, welche das MBB-Register für die Bildung der absoluten Adresse des Operanden benutzt . Die Verknüpfungsglieöer bzw. Gatter 31, 33, 35 und 39 arbeiten als Paar von Flipflops, die den Zustand des Rechners anzeigen. Die Gatter und 39 erzeugen das Signal FTEMP-MSTR, welches einen Kurzzeit-Hauptbetrieb oder Überwachungsbetrieb kennzeichnet und welches gewöhnlich von einem Signal der Gatter 31 und gefolgt wird, welches Signal das Signal FMSTR/SLVE darstellt, ein Häuptbetriebszustandssignal für eine längere Zeitspanne. Demgemäß erzeugt das Gatter 43 auf Ansteuerung

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durch die Gatter 31, 33, 35 und 39 das Signal DADD-BASE¹, welches (im komplementierten Zustand) anzeigt, daß ein Nicht-Haupt-Betrieb oder ein Nebenzustand existiert, währenddessen das BAR-Basisregister und das EXT-Register für die Adressenmodifikation benutzt werden. Beim Hauptbetrieb wird entweder das MBA-Register- oder das MBB-Register für die Adressenmodifikation verwendet (sofern nicht eine Fest-Kern-Überwachungsadresse spezifiziert ist). Die Steuerlogik 41 bewirkt das Setzen und Rückstellen der Signale FMSTR/SLVE und FTEMP-MSTR, und zwar im allgemeinen in Übereinstimmung mit der Programmausführung. Beim Hauptbetrieb ist der Übergang auf den Nebenbetrieb normalerweise das Ergebnis der Ausführung eines RETURN-Befehls oder TSS-Befehls (Übertrage und setze Nebenbetrieb). Im Nebenbetrieb ist der Übergang auf den Hauptbetrieb normalerweise das Ergebnis des Zusammentreffens einer Unterbrechung oder eines Fehlerzustands. Das Rechnersystem holt Befehle paarweise ab, und nach jedem Abholen wird ein weiteres Befehlspaar in Übereinstimmung mit dem IC-Register bei Fehlen eines Verzweigungstyp-Zustands abgeholt. Die Steuerlogik 41 erzeugt ein Signal PIA¹, welches veranschaulicht, daß keine derartige Adressenbildung für ein folgend abgeholtes Befehlspaar angefordert ist. Demgemäß wählen die Gatter 51 und 59 das MBB-Register aus, wenn der Rechner sich im Hauptbetrieb befindet, eine folgende Befehlsabholung nicht angefordert ist und ein Befehl ausgeführt wird, der in der Befehlsklasse liegt, welche das MBB-Register bezeichnet. In entsprechender Weise wählen die Gatter 51, 54 und 58 das MBA-Register aus, wenn der Rechner sich im Hauptbetrieb befindet und wenn das MBB-Register nicht bezeichnet ist. Die Steuerlogik 41 erzeugt ferner die Signale SBAR, SMBA, SMBB und SEXT zum Zwecke der Tastung der entsprechenden Register, wenn ein Befehl ausgeführt wird, der angibt, daß

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das' Register zu laden ist, und zwar in Übereinstimmung mit dem Operationscode in dem Befehlsregister 78, welcher durch die Decodierlogik 79 decodiert wird. Im Hauptbetrieb bewirken die Gatter 43, 44, 47 und 49 eine Überlauf-Schaltersteuerung der Adressenbildung. Wenn die beiden Bits höchster Wertigkeit Null sind und wenn der Rechner sich im Hauptbetrieb befindet, wird die MBA-Registerauswahl überlaufen, und die effektive Adresse von dem ZY-Schalter wird als absolute Adresse ausgewählt.

In Figuren 5 und 6 ist eine Logik gezeigt, welche selektiv einem Basisregister die auf Leitungen ZCOO bis 08 auftretende Anfangsadresse hinzuaddiert. Für das Bit niedrigster Wertigkeit bilden die Gatter 361 bis 363 und 369 die elementaren Erzeugungs- und Summenfaktoren:

BAAG08 = (ZC08« + ZBA14¹)¹ =ΖΟΌ8·ΖΒΑ14 BAAS08 = (ZCO8''ZBA14')' = ZC08 + ZBA14

Die Gatter 365 bis 370 bilden das Bit niedrigster Wertigkeitι BAA08 = (cZC/BAA'ZCOS¹ + cBA/BAA·(BAAG08·«BAAS08)^f)·

= cZC/BAA>ZC08 + cBA/BAA-BAAG08*»BAAS08 da cZC/BAA = cBA/BAA« und cBA/BAA = cZC/BAA^f ist. Die Gatter 352 bis 355 bilden den Zwischen-Übertrags-Vorschau-Faktor:

BAACÖ = (Ζ007*·ΖΒΑ13» + ZC08« + ZBA14¹)¹ = (ZC07 + ZBA13) (ZC08.ZBA14).

Für das Bit der nächsten Wertigkeit bilden die Gatter 341 bie 343 und 339 die elementaren Erzeugungs- und Summenfaktoren BAAG07 und BAAS07 in derselben Weise wie für das Bit niedrigster Wertigkeit. Die Gatter 344 bis 350 bilden das gewünschte zweite Bit:
BAA07 = (CZC/BAA.ZC07¹ + CBA/BAA-BAAG07¹«BAAG08«

+ cBA/BAA· ( <BAAGO7' · BAASO7 )«)·■· BAAG08) = CZC/BAA.ZCO7 + cBA/BAA((BAAG07¹'BAAS07) ® BAAG08)

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Im Hinblick auf das Bit der nächsten Wertigkeit erzeugen die Gatter 321 bis 323 und 339 die Erzeugungs- und Summenfaktoren BAAGO6 und BAASO6. Die Gatter 328 bis 330 bilden einen Obertrags-Vorschau-Ausdrucks

BAAC06' = (BAAG07 + BAAS07»BAAG08.)« Die Gatter 309 bis 314 bilden das dritte Bit:

BAA06 = (cZC/BAA'ZCOe¹ + cBA/BAA-BAAGOö.BAÄCOo« +

cBA/BM( (BAAG06·BAAS06)« ) · (BAA06· ) ) ' = CZC/BAA.ZC06 + cBA/BAA((BAAG06*-BAAS06) © BAAC06) In entsprechender Weise bilden die Gatter 301 bis 303» 319, 281 bis 283, 299, 261 bis 263, 279, 241 bis 243, 259, 221 bis 223, 239, 201 bis 203 die Erzeugungs- und Summenfaktoren BAAG05, BAAS05, BAAG04, BAAS04, BAAG03, BAAS03, BAAG02, BAAS02, BAAG01, BAASO1, BAAGOO bzw. BAASOO. Die Gatter 306 bis 3O6 und 316 bilden den Übertrag-Vorschau-Faktor für das Bit 4:

BAAC05* = (BAAG06 + BAAS06·BAAG07 +'BAAS06·BAACO)· Die Gatter 304 bis 315 erzeugen das Bit 4: BAA05 = (cZC/BAA'ZCOS¹ + cBA/BAA'BAAGOS¹*BAAC05« +

cBA/BAA-((BAAG05¹«BAAS05)·)··(BAAC05¹)·)^Ί == CZC/BAA-ZC05 + cBA/BAA ((BAAG05¹-BAAS05) ® BAAC05) Die Gatter 288 bis 292 bilden den Übertrag-Vorschau-Faktor für Bit vier: .

BAAC04^r = (BAAG05 + BAAS05·BAAG06 + BAAS05·BAAS06·BAAG07 + BAASO5*BAASO6·BAACO)¹ .

Die Gatter 284 bis 287 und 293 bis 296 bilden das Bit 5 in derselben Weise wie das Bit 4 gebildet ist. Damit gilt: BAA04 = CZC/BAA.ZC04 + cBA/BAA·((BAAG04*«BAAS04) 9 BAAC04). Die übrigen Ausgangsbit BAAOO bis 03 werden in derselben Weise gebildet wie die Bits BAA04, unter Verwendung der Gatter 264 bis 267, 276 bis 27$,"270, 244, 245, 251 bis 253, 258, 224, 225, 231 bis 236, 204, 205 und 213 bis 218.

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Der Übertrag-Vorschau-Faktor für das Bit sechs wird durch die Gatter 271 bis 275 erzeugt:
BAAC03¹ = (BAAG04 + BAAS04-BAAG05 + BAACX-BAAG06 + BAACX «BAAS06-BAAG07 + BAACX.BAAS06·BAACO)'

Wobei BAACX durch die Gatter 268 bis 270 gebildet wird: BAACX= (ZC04^f.ZBA10' + ZC05¹-ZBA11«)« = (ZC04 + ZBA10) (ZC05 + ZBA11)

Der Übertrag-Vorschau-Faktor für Bit sieben wird durch die Gatter 246 bis 248 und 254 gebildet. BAAC02 = (BAAGO3^I«BAACO3^I + BAAS03'·BAAG03')· = BAAG03 + BAAC03-BAAS03

Der Übertrag-Vorschau-Faktor für Bit 1 wird durch die Gatter 226 bis 230 gebildet:
BAACOI = (ΒΑΑΟ02«·ΒΑΑ0Ό3··(ΒΑΑ302.ΒΑΑΟΟ3)¹

+ (BAAG02«.(BAAS02 * BAAS03)»·(BAAS02·BAAG03)' ) ' = BAAG02 + BAAS02.BAAG03 + BAASO2-BAASO3*BAACO3 Der Übertrag-Vorschau-Faktor für Bit acht wird durch die Gatter 207 bis 212 gebildet:
BAACOO = ((BAAS01-BAAG02)^! '(BAAS01-BAAS02'BAAG03)'»BAAG01' •BAAC03¹

+ (BAAS01-BAAG02)¹. (BAASO1·BAAS02·BAAG03)

•BAAG01«·(BAAS01·ΒΑΑ802·ΒΑΑ303)')' = BAAG01 + BAASOi«BAAG02 + BAAS01«BAAS02-BAAGe3 + BAAS01·BAAS02♦BAAS03·BAAC03.

Bei den sechs Bits BAAEOO bis 05 höchster Wertigkeit tritt der einzige Übertragfaktor von dem übertrag für das Bit acht der nächst niederen Wertigkeit auf, was die Logik gemäß Fig. 6 vereinfacht. Für das Bit BAE05 niedrigster Wertigkeit wird das Ausgängsbit durch die

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Gatter 96 und I96 bis 198 gebildet:

BAE05. = (cZC/BAA + BAECX»·ΖΒΑΡ5« + BAECX'ZBAOS)¹

= cZC/BAA¹· (BAECX Φ ΖΒΑΟ5) Wobei BASCX gebildet wird durch die Gatter 185 bis 195s

BAECX = ((BAAGOO + BAAS00»BAAG01)'.BAAC03¹·(BAASOO.BAASO1 .BAAG02.)¹. (BAASOO ·BAASO1·ΒΑΑ302·ΒΑΑ003) + (BAAGOO + BAASOO«BAAG01)^f.(BAASOO*BAASOΐ·BAAGO2)' .(BAASOO»BAAS01«BAAS02*BAAG03)'·(BAASOO-BAASOI

•BAAS02.BAAS03)¹)¹ ·

= BAAGOO + BAASOO«BAAG01 + BAASOO·BAAS01.BAAG02 + BAASOO'BAAS01»BAAS02'BAAG03 + BAASOO·BAAS01 •BAAS02·BAAS03·BAACO3

BAE04 wird durch die Gatter 95, 176 bis 178 und 181 bis gebildeti
BAE04 = (cZC/BAA + ZBA04¹·BAECX'+ (ZBAO^'ZBAOS¹ + ZBAQ4« •ZBA05)¹.BAECX)'

= cZC/BAA«'((ZBA04 © ZBA05)·BAECX + ZBA04·BAECX¹) BAEO3 wird gebildet durch die Gatter 94, 166, 168, I69, 171 und 173 bis 175:
BAE03 = (cZC/BAA + ZBA03·BAECX« + (ZBA03'ZBA04^! + ZBA03

BAE02 wird gebildet durch die Gatter 93, 159" und 161 bis 165:
BAE02 = (zZC/BAA + ZBA02«»BAECX¹ + ((ΖΒΑΟ3·ΖΒΑΟ4·ΖΒΑΟ5)'

+ ZBA02.BAECX«) . "

BAE01 wird gebildet durch die Gatter 92, 147 bis 148 und 155 bis 158:

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BAE01 = (cZC/BAA + ((ΖΒΑΟ3·ΖΒΑΟ4·ΖΒΑΟ5)¹«ZBA01 + ZBA02' •ZBA01)·(ZBA01«.ZBA02·ZBA03·ZBA04« ZBA05)'·BAECX

+ ZBA01«'BAECX¹)¹
= cZC/BAA¹.((ZBA01 9 (ΖΒΑ02.ΖΒΑ03·ΖΒΑ04·ΖΒΑ05)> •BAECX + ZBA01.BAECX«)

BAEOO wird'gebildet durch die Gatter 91, 142, 144 bis 146 und 151 bis 153:
BAEOO = cZC/BAA + ZBAOO'BAECX» + ((ΖΒΑ03·ΖΒΑ04·ΖΒΑ05) •ZBAOO.(ZBA01·ΖΒΑ02).(ZBAOO¹-ZBA01·ΖΒΑ02·ΖΒΑ03

•ZBA04·ZBA05)■·BAECX)·
= cZC/BAA».((ZBAOÖ 9 (ZBA01·ΖΒΑ02'ΖΒΑ03·ΖΒΑ04 • ZBA05);) * BAECX + ZBAOO · BAECX« )

Es sind vier grundsätzliche Wege der Bildung der absoluten Adresse Y unter Ausnutzung der erweiterten Adressierungsfähigkeit und der effektiven Adresse Y vorhanden, nämlich:

Ci) Y = y + (BAR)

(2) Y = y + (MBA)

13) Y = y + (MBB)

14) Y = y

Wenn ein Anwender- oder Nebenprogramm ausgeführt wird, wird die Beziehung (1) in im wesentlichen derselben Weise wie bei den Adressenbildungen ohne erweiterte Adressierung herangezogen. In entsprechender Weise wird bei Ausführung von Befehlen in dem epeicher_residenten Betriebssystem (die^Fest-Kern-Überwachungseinrichtung) die Beziehung (4) angewandt, so daß die effektive bzw. tatsächliche Adresse und die absolute Adresse gleich sind. Bei Hauptbetrieb, nicht aber bei der Fest-Kern-Uberwachungseinrichtung, kann entweder die Beziehung (2) oder (3) angewandt werden. Wenn die beiden Bits höchster Wertigkeit der effektiven Adresse nicht Null sind, wird die Beziehung (2) benutzt.

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Wenn und nur wenn der Betriebscode eines Befehls, der ausgeführt wird, zu einer Familie gehört, die für die MBB-Adressenmodifikation zur Verfügung stehtj/wenn die beiden Bits höchster Wertigkeit der effektiven Adressen nicht Null sind, wird die Beziehung (3) angewandt.

Demgemäß werden die Übergänge zwischen einem Neben-(oder Anwender-)Programm und einem Überwachungs- (oder Hauptbetriebs-)-Programm erreicht, ohne daß eine gesonderte Basisadressregisteränderung und eine Basisadressregistereinsparung erforderlich ist. Darüber hinaus sind im Hauptbetrieb effektiv drei Basisregistecangaben verfügbar, die weder gesonderte Basisadressänderungen noch irgendwelche Basisadressregistereinsparungen erfordern und die keine Erweiterung der Adressenbildungszeit benötigen.

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Claims

Patentansprüche

System zur Bildung einer erweiterten Speicheradresse in einem digitalen Rechnersystem, welches eine Adresse für ein Hauptspeicheradressenregister erzeugt, dadurch gekennzeichnet,

a) daß ein Basisadressenregister (120) vorgesehen ist, welches eine Anfangsadresse für durch den digitalen Rechner auszuführende Anwenderprogramme speichert, wobei die Anfangsadresse einen Adressenbereich besitzt, der soweit reäcifc wie der des Adressenfelds des Rechnerbefehls,

b) daß ein erweitertes Basisadressregister (110) vorgesehen ist, welches den Adressenbereich des Rechners erweitert, ■

c) daß ein Befehlsregister für die Speicherung von durch den Rechner auszuführenden Befehlen vorgesehen ist,

d) daß ein Hauptbasisregister mit einem Adressenbereich vorgesehen ist, der größer ist als der Bereich des Befehlsregisteradressenfeldes

e) daß ein Adressenaddierer (170) vorgesehen ist, der mit dem Basisadressregister (120), dem erweiterten Basisadressregister (110), dem Hauptbasisregister (130) und dem Befehlsregister (140) für die Erzeugung einer absoluten Adresse verbunden ist, und

f) daß eine Verknüpfungseinrichtung (16O) vorgesehen ist, die auf zumindest ein Bit in dem Adressenfeld des Befehlsregisters hin selektiv das Addierer-Ausgangssignal zu einem die erweiterten Speicheradressen abgeben-^ den Systemausgang hin leitet.
2. Adressenerweiterungsmechanismus für ein System nach Anspruch 1, dadurch gekennzeichnet,

a) daß eine effektive Adressen erzeugende Einrichtung vorgesehen ist, enthaltend ein Befehlsregister zur Bildung

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einer effektiven Adresse eines Operanden oder einer Befehlsadresse,

b) daß ein erweitertes Basisadressregister (110) für die Speicherung einer Adresse vorgesehen ist, die den Bereich des Adressenfeldes in -dem Befehlsregister erweitert,

c) daß eine Additionslogik vorgesehen ist, enthaltend eine TJb er tr ag-Vorschau-Logik die durch die die effektiven Adressen erzeugende Einrichtung und durch das erweiterte Basisadressregister gesteuert eine "Vielzahl von Verknüpfungssignalen für zumindest ein Ausgangsbit erzeugt,

d) daß eine Verknüpfungslogik vorgesehen ist, die durch die die effektiven Adressen erzeugende Einrichtung und die Additionslogik gesteuert sowohl die Adressenaddition beendet als auch die Summe oder effektive Adresse als absolute Ausgangsadresse auswählt, und

e) daß eine Auswahllogik vorgesehen ist, die durch zumindest ein Bit in dem Befehlsregister gesteuert die Verknüpfungslogik steuert.

System nach Anspruch 1 für einen digitalen Rechner mit einer Zentraleinheit, enthaltend ein Akkumulatorregister und ein Befehlsregister zum Festhalten von Rechnerbefehlen mit einem Adressenfeld, dadurch gekennzeichnet,

a) daß mit dem Befehlsregister eine De coder einrichtung verbunden ist, die einen Nicht-Null-Zustand in zumindest einer der Ziffernstellen höchster Wertigkeit des Adressenfeldes des Befehlsregisters feststellt,

b) daß ein Basisregister vorgesehen ist, welches die Anfangsadresse eines Anwenderprogramms zu speichern gestattet,

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c) daß ein Hauptbetriebsregister vorgesehen ist, welches die Anfangsadresse eines Bereichs des Speichers für Systemprogramme zwecks Anwendung mit einem Anwenderprogramm speichert,

d) daß eine Hauptbetriebsanzeigeeinrichtung vorgesehe.n ist und

e) daß ein Addierer vorgesehen ist, der mit dem Hauptbetriebsregister, dem Befehlsregister, der Decodereinrichtung und der Hauptbetriebsanzeigeeinrichtung verbunden ist und der Adressen erzeugt, die hinsichtlich ihres Bereichs größer sind als der Adressenbereich des Befehlsadressenfeldes.

Mechanismus nach Anspruch 2, dadurch gekennzeichnet,

a) daß ein Befehlsregister vorgesehen ist, welches Rechnerbefehlsworte zu speichern gestattet, die ein Adressenfeld aus η Bits und ein Operationscodefeld enthalten,

b) daß eine erweiterte Adressenfeststel-logik vorgesehen ist, die auf einen Teil des Adressenfeldteiles des Befehlsregisters anspricht und ein Auswahlsignal zu erzeugen gestattet, welches kennzeichnend ist für einen von Null abweichenden Wert bezüglich zumindest eines Bits des Adressenfeldes,

c) daß effektive Adressengattereinrichtungen vorgesehen sind, die mit dem Befehlsregister verbunden sind und die selektiv von diesem eine effektive Adresse erhalten,

d) daß ein Addierer vorgesehen ist,- der absolute Speicheradressen erzeugt und der selektiv das Ausgangssignal der effektiven Adressengattereinrichtung aufzunehmen vermag,

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e) daß ein Basisadressregister für die Speicherung einer Basisadresse vorgesehen ist, f ) daß eine absolute Adressengattereinrichtung vorgesehen ist, die selektiv das Basisregister mit dem Addierer zwecks Lieferung eines Teiles des zweiten Addierereingangssignals verbindet, derart, daß das Bit höchster Wertigkeit des Basisadressregisters zu dem Bit höchster Wertigkeit der Befehlsadresse hinzuaddiert wird, ' ' g) daß mit den Gattereinrichtungen ein Befehlszählerregister verbunden ist, welches eine alternativ auswählbare effektive Adresse bereitstellt, h) daß ein Erweiterungsadressregister mit den absoluten Adressengattereinrichtungen verbunden ist, derart, daß die Adresse von der Basisadresse zur Bildung einer einen größeren Bereich aufweisenden absoluten Adresse vergrößert wird, und i) daß ein Hauptbasisadressregister vorgesehen ist, welches mit den absoluten Adressengattereinrichtungen zur Bereitstellung einer alternativen Adressenmodifikation verbunden ist.

Mechanismus nach Anspruch 4, dadurch gekennzeichnet, j) daß eine Befehlsdecodereinrichtung vorgesehen ist, die durch das Operationscodefeld des Befehlsregisters gesteuert einen Hauptbetriebs-Lade- oder Speicherbefehl festzustellen gestattet und demgemäß die absoluten Adressengattereinrichtungen zu steuern erlaubt, und k) daß ein Hilfs-Hauptbetriebs-Basisadressregister vorgesehen ist, welches mit den absoluten Adressengattereinrichtungen verbunden ist und eine erweiterte Adresse nur in dem Fall bereitzustellen gestattet, daß die Befehlsdecodereinrichtung einen Hauptbetriebslade- oder Speicheroperationscode feststellt.

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Leerseι te