DE2364705C2

DE2364705C2 - Schaltungsanordnung zur mehrspurigen Aufnahme und Verarbeitung digitaler Datensignale

Info

Publication number: DE2364705C2
Application number: DE2364705A
Authority: DE
Inventors: Ernest William Boulder Col. Devore; Phil Harlan Longmont Col. Hall; John William Loveland Col. Irwin
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1972-12-26
Filing date: 1973-12-27
Publication date: 1987-04-02
Also published as: IT1001097B; JPS51105240A; DE2364705A1; JPS51105248A; FR2212059A5; FR2211707B1; GB1452968A; JPS4991735A; JPS5444584B2; JPS5548607B2; JPS5444585B2; JPS5182539A; FR2212061A5; JPS5444582B2; CA1054254A; US3821703A; GB1454081A; GB1454290A; FR2211707A1

Description

Die Erfindung betrifft eine Schaltungsanordnung zur mehrspurigen Aufnahme und Verarbeitung digitaler Datensignale gemäß Oberbegriff des Patentanspruchs 1.
Ein derartiges mehrspuriges Datenaufnahmesystem ist in der DE-OS 20 59 600 beschrieben. Dieses Aufnahmesystem mit bewegten magnetischen Medien ist mit einem Taktgewinnungs- Resynchronisationssystem ausgerüstet, wodurch ein Satz von Datensignalen aufgenommen wird, dann werden ein Satz von Resynchronisationssignalen mit vorbestimmter Signalphase und Frequenzsynchronisation und die Komponenten anzeigenden Positionen gespeichert und die Aufnahmeschritte wiederholt, bis alle Daten in einem Block gespeichert sind. Es werden Markierungssignale zur Markierung der Grenze zwischen den Synchronisations- und Datensignalen verwendet, insbesondere, wenn die Resynchronisationssignale eine gültige Form der aufgezeichneten Daten sind. Ein Block solcher aufgezeichneter Daten besteht gewöhnlich aus einem vorlaufenden Satz von Synchronisationssignalen, einem Markierungssignal, den abwechselnden Sätzen von Datensignalen, Markierungssignalen und Resynchronisationssignalen und schließlich einem nachlaufenden Satz von Synchronisationssignalen. Das Nachlaufsignal ermöglicht das Lesen der Datenblöcke in umgekehrter Richtung, es können Füllsignale zu einem der Sätze von Datensignalen in dem Block hinzugefügt werden, so daß alle Sätze aus Datensignalen dieselbe Zahl digitaler Stellen oder denselben Rest haben, wenn sie durch die Zahl der Auslesezählerzustände geteilt werden. Jedes passende Synchronisationsignal kann zur Verschachtelung mit Datensignalen zur Erreichung der beschriebenen Resynchronisation verwendet werden. Ein derartiges System eignet sich jedoch nicht für Aufzeichnungssysteme mit hoher Datendichte, bei der automatisch eine höhere Wahrscheinlichkeit für das Auftreten von Datenfehlern besteht, und für Datenübertragungen mit sehr hoher Geschwindigkeit.
Der Erfindung liegt deshalb die Aufgabe zugrunde, eine Schaltungsanordnung zur mehrspurigen Aufnahme und Verarbeitung digitaler Datensignale mit Aufnahmeschaltungen und Leseschaltungen zur Verarbeitung digitaler Datensignale mit Aufnahmeschaltungen und Leseschaltungen und zur operativen Verbindung mit einem relativ zu einem magnetischen Wandler in jede Richtung entlag eines gegebenen Weges bewegbaren magnetischen Medium, auf dem die digitalen Datensignale in Datensegmenten aufgezeichnet sind und nach dem jeweils letzten Datensegment ein Prüfsegment folgt, zu schaffen, die in der Lage ist, auch bei hohen Datendichten und hohen Übertragungsgeschwindigkeiten fehlerfrei arbeitet.
Die Lösung dieser Aufgabe besteht im Kennzeichen des Patentanspruchs 1.
Weitere Ausgestaltungen ergeben sich aus den Unteransprüchen.
Dadurch, daß für jedes Datensegment eine Anzahl von Signalen zur Fehlerprüfung und -korrektur generiert wird, die zusammen mit den Daten- und ggf. Füllsignalen gespeichert bzw. übertragen werden, ergibt sich eine höhere Sicherheit als bisher. Die höhere Sicherheit wird insbesondere auch dadurch erreicht, daß eine Zählung der zu speichernden bzw. der zu übertragenden Signale modulo l und modulo m erfolgt, wobei l die Anzahl der in einem Datensegment enthaltenden Signale bedeutet und m kleiner l derart gewählt wird, daß die Summe von l und m alternierend für jedes Datensegment geradzahlig oder ungeradzahlig ist. Diese Zählungen mit verschiedenen Modulo-Zählern dient zur Verbesserung der Formatprüfung. Während nämlich die eine Zählung Speicher bezogen ist, enthält die andere indirekt die Zahl der Füllbits. Das letzte Signalbyte ist ein Speicher- Redundanzprüfungsbyte zur Überprüfung der Signalübertragung durch das angeschlossene Speichersystem.
In den Zeichnungen zeigt
Fig. 1 ein vereinfachtes Flußdiagramm der Wirkungsweise der Erfindung,
Fig. 2 ein Beispiel für eine Datenanordnung gemäß der Erfindung auf einem Magnetband,
Fig. 3 eine Erläuterung der in Fig. 2 benutzten Bezeichnungen,
Fig. 4 ein detailliertes Beispiel der zur Datenaufzeichnung benutzten Signale, wie sie bei einer Aufzeichnung gemäß Fig. 2 benutzt werden,
Fig. 5, 6 + 7 je ein Daten-, Rest- und Prüfsegment,
Fig. 8 ein Ausführungsbeispiel der Erfindung,
Fig. 9 eine detaillierte Darstellung der Schreibsteuerschaltung aus Fig. 8,
Fig. 10 + 11 Impulsdiagramme zur Erläuterung der Fig. 8 und 9,
Fig. 12 ein als Leseschaltung ausgebildetes Ausführungsbeispiel,
Fig. 13 ein detailliertes Beispiel für die Ausbildung der Formatsteuerschaltung 61 aus Fig. 12,
Fig. 13A ein Impulsdiagramm zur Erläuterung der Funktion der Schaltung in Fig. 13,
Fig. 14 + 14A Einzelheiten einer Schräglauf-Entzerrerschaltung und einer Spuraustastschaltung,
Fig. 15 Details der Fehlerzeigerschaltung,
Fig. 16 eine Schaltung zur Durchführung der Fehlerkorrektur,
Fig. 17-1 + 17-2 Einzelheiten der Puffer- und Kanalsteuerschaltung,
Fig. 17A + 17B Impulsdiagramme zur Erläuterung der Funktion der in den Fig. 17-1 und 17-2 dargestellten Schaltungen,
Fig. 18 ein Impulsdiagramm zur Erläuterung der Wirkungsweise der in den Fig. 12, 16 und 17 dargestellten Schaltungen,
Fig. 19 Schaltungen zur zyklischen Redundanzprüfung,
Fig. 20 einen Taktgeber zur Steuerung eines Ausführungsbeispiels der Erfindung,
Fig. 21 ein anderes Ausführungsbeispiel der Erfindung zur Abtastung phasencodierter Information,
Fig. 21A ein Impulsdiagramm zur Erläuterung der Funktion der in Fig. 21 dargestellten Schaltung,
Fig. 22 eine Schaltung zur Auswertung der Formatsignale.
Die Funktion der Erfindung ist in Fig. 1 als Programmschema dargestellt. Das Schema bezieht sich auf die Anwendung der Erfindung bei der Datenspeicherung auf einem mehrspurigen magnetischen Aufzeichnungsträger, wie er beispielsweise in Fig. 2 gezeigt ist. Als magnetischer Aufzeichnungsträger kann Halbzoll- Magnetband, das üblicherweise neun parallele Spuren trägt, benutzt werden. Während des Aufnahmevorgangs wird eine Präambel (oder Vorlaufsatz), dargestellt durch den Block 10, generiert. Diese Präambel kann eine Serie von Synchronisiersignalen für die Leseeinrichtungen und Markierungssignale für den Datenbeginn aufweisen. Nach ihrer Generierung wird aus einer Datenmenge unbestimmter Länge ein Signalsatz abgenommen. Diese Maßnahme wird in Fig. 1 durch Block 11 dargestellt. Ist ein vollständiges Datensegment von sieben Bytes verfügbar, erfolgt die weitere Verarbeitung entsprechend den in Block 13 dargestellten Schritten. Ist demgegenüber - beispielsweise am Ende einer Datenübertragung - nur ein unvollständig gefülltes Datensegment vorhanden, so erfolgt die weitere Verarbeitung gemäß den in den Blöcken 20 bis 22 dargestellten Schritten.
Zur Erzeugung eines vollständigen Datensegments werden die sieben Datenbytes in einen Speichercode konvertiert und Fehlerprüfbits hinzugefügt. Ein solches vollständiges Datensegment ist in Fig. 5 dargestellt. Während der Generierung des vollständigen Datensegments werden die Signale in diesem modulo K gezählt. In der gezeigten Ausführungsform gilt K = 32. Die Behandlung dieses geradzahligen Moduls wird später erläutert werden. Gleichzeitig mit der Erzeugung eines vollständigen Datensegments werden Fehlerkorrektursignale (CRC) entsprechend der im US-Patent 35 08 194 gegebenen Lehre erzeugt. Außerdem wird die Anzahl der Bytes im Segment von 1 bis 7 durchgezählt. Es sei hier schon darauf hingewiesen, daß die beiden Moduln sich in der Weise unterscheiden, daß der eine geradzahlig und der andere ungeradzahlig ist. Indem man die Zählung modulo K bei Beginn des Datenblocks mit Null beginnen läßt, werden aufeinanderfolgende Segmente jeweils Zählsummen aufweisen, die abwechselnd gerade und ungerade sind. Dadurch ist es möglich, eine Gerade/Ungerade- Prüfung durchzuführen, die als Nachweis dafür verwendet werden kann, daß vollständige Datensegmente innerhalb des Datenblocks aufgezeichnet werden. Diese Prüfung wird durch die Tabelle 1 illustriert. Die Zählungen modulo 32 werden ebenfalls am Ende eines jeden Datensegments überprüft, um eine korrekte Format- Generierung zu gewährleisten. Tabelle 1 &udf53;vu10&udf54;&udf53;vz18&udf54; &udf53;vu10&udf54;
Das erste Datensequent ergibt ein geradzahliges Ergebnis; da die Gerade/Ungerade-Prüfung (14 in Fig. 1) positiv verläuft, wird der Gerade/Ungerade-Speicher (G/U-Speicher 15 in Fig. 1) für die entsprechende Prüfung im Segment 1 umgeschaltet. Wenn die G/U-Prüfung sich als fehlerhaft erweist, wird ein Formatfehler am Ausgang 18 angezeigt.
Nachdem der G/U-Speicher 15 umgeschaltet ist, werden aus der Signalmenge 11 zusätzliche Segmente entnommen, bis bei 12 ein unvollständiges Signalsegment festgestellt wird. Die beschriebene Schleife wird demnach so lange zur Datenaufzeichnung wiederholt, bis ein unvollständiges Endsegment (Rest-Segment) auftritt.
Zusätzlich zu den aufzuzeichnenden Signalen betrifft die folgende Erfindung auch selektive Resynchronisationssignale (16 in Fig. 1) die der Umschaltung des G/U-Speichers 15 folgen. Es wird geprüft, ob eine Resynchronisation im geprüften Format notwendig ist oder nicht; erweist sich eine solche als überflüssig, wird sofort zu dem durch Block 11 versinnbildlichten Verfahrensschritt zurückgegangen; ist eine Resynchronisierung erforderlich, erfolgt die Generierung eines Resynchronisationsmusters in Block 17, wie es beispeilsweise in der US-Patentschrift 36 41 534 beschrieben ist. Selbstverständlich können auch andere Verfahren zur Resynchronisation angewendet werden.
Das Restsegment und die Beendigung des Aufzeichnungsvorgangs kann in zwei verschiedenen Arten auftreten. Wenn das letzte aufgenommene Segment ein vollständiges Datensegment war, kann das Restsegment entweder völlig weggelassen werden oder nur Füllsignale, z. B. Nullen, enthalten. Wenn weniger als sieben Bytes an Daten aufzuzeichnen sind, wird ein partielles Segment gespeichert mit einem Zählfeld im Restsegment, welches die Anzahl der darin enthaltenen Bytes anzeigt. Außerdem enthält das Restsegment ein zweites Zählfeld, das die Rest-Zählung des Modulo-K-Zählers anzeigt. Diese beiden Zählungen erweisen sich als nützlich für die Wiedergabe der gespeicherten Information.
Durch den Block 20 wird eine Markierungsgruppe aus fünf Bytes erzeugt, die nur Einsen enthalten und das Datenende anzeigen sollen. Diese Gruppenmarkierung wird auf dem Speichermedium aufgezeichnet. Ebenso wird das Restsegment, wie es beispielsweise in Fig. 6 gezeigt ist, generiert und gespeichert. Auf das Restsegment folgend wird das in Fig. 7 dargestellte Prüfbitsegment generiert und aufgezeichnet. Schließlich wird die Speicherung oder Übertragung beendet durch Aufzeichnung der Postambel (Nachlaufsatz), dargestellt durch den Block 22. Vorzugsweise sollten Post- und Präambel symmetrisch ausgeführt sein, um sowohl Vorwärts- als auch Rückwärtslesung des aufgezeichneten Datenblocks zu ermöglichen. Das in Fig. 1 dargestellte Flußdiagramm kann durch Hardware, Software oder beliebige Kombinationen der beiden durchgeführt werden. Die beschriebene Formatgenerierung wird während der Leseoperationen praktisch rückwärts durchlaufen - eine Maßnahme, die dem Fachmann vertraut ist und im Zusammenhang mit den Fig. 9 ff. noch beschrieben werden wird.
In den Fig. 2 und 3 ist als Beispiel ein Datensatz gezeigt. Als Aufzeichnungsmedium 25 kann ein Halbzoll-Magnetband dienen, welches am Anfang eine übliche Markierung (MARK) trägt. Da derartiges Magnetband auch zur Aufzeichnung anderer Formate, beispielsweise von Richtungs-Taktschrift oder Wechselschrift dient (entsprechend den bekannten ASA- und DIN-Normen), wird eine spezielle Format-Markierung 26 in vorbestimmter Relation zu der Anfangsmarkierung aufgebracht. Der erste Datenblock wird wiederum gegenüber dieser Markierung um eine vorbestimmte Strecke abgesetzt. Der Datenblock 27 ist im unteren Teil der Fig. 2 detailliert gezeigt. Wird die Erfindung für die Datenübertragung, also für ein Kommunikationssystem benutzt, sollten Prä- und Postambel ebenso wie die Synchronisierungsaufzeichnungen weggelassen oder zweckentsprechend modifiziert werden.
Die Aufzeichnung 27 enthält eine Präambel mit den Gruppen P1, P2 und eine Serie von Gruppen P3. Zur Präambel gehört ebenfalls noch eine Markierungsgruppe M1, die den Beginn der Daten bezeichnen. Sämtliche Gruppen P1 bis P3 und M1 weisen eine ähnliche Signalaufteilung auf, wie sie für eine Spur in Fig. 4 gezeigt ist. Jedes Segment der Präambel weist zwei Gruppen von Signalen mit je fünf Bit in jedem der verschiedenen Spuren auf. So ist beispielsweise die Gruppe der fünf Signale in jeder Spur für die Gruppe P1 im NRZI-Format (verbesserte Wechselschrift) 10101. Die alternierenden Ziffern gewährleisten eine ausreichend große Wellenlänge, um einen korrekten Beginn der Blockerkennung in Aufzeichnungskanälen, in denen sich die Amplitude invers zur Dichte verhält, zu ermöglichen. Bei Verwendung kürzerer Wellenlängen, wie beispielsweise im Bereich P3, ist dieser korrekte Start schwieriger. P2, die Aufzeichnungs-Präambel-Gruppe im ersten aufgezeichneten Segment, weist das Datenmuster 01111 in allen Spuren auf. Eine Kombination von P1 und P2 weist demnach drei aufeinanderfolgende lange Halbwellen auf. Der Bereich P3 schließlich weist eine geschlossene Datenkette zur Frequenzsynchronisierung in Länge mehrere Segmente auf, in denen nur Einsen gespeichert sind. Legt man das dargestellte Ausführungsbeispiel zugrunde, so weist die in den Bereichen P3 gespeicherte Information die kürzeste Wellenlänge, die überhaupt auftreten kann, auf. Von den Datensegmenten D wird die Präambel durch eine Gruppe von Markierungssignalen getrennt, die ein Präambel-Segment mit einer P3- Gruppe teilen. Diese Signalgruppe (M1), 00111 bezeichnet das Ende der Präambel ebenso wie das Ende der Synchronisations-Datenkette innerhalb des Resynchronisations-Bereichs. Wie in Fig. 4 sichtbar, ergibt sich durch die Aufzeichnung zweier Nullen die längste im System auftretende Wellenlänge.
Im vorliegenden Fall ist die Postambel spiegelsymmetrisch zur Präambel aufgebaut. Die Markierungsaufzeichnung M2 weist ein Datenmuster auf, das sich von links nach rechts in Fig. 2 als 11100 liest. Gefolgt wird dieses Markierungssignal durch eine Serie von P3-Gruppen, die zur Frequenzsynchronisation des Lese- Taktgebers bei Rückwärtslesung dienen. Der letzten der P3-Gruppen P3&min;, folgt eine P2&min;-Gruppe mit dem Datenmuster 11110, während die nachfolgende Gruppe P1&min; das gleiche Datenmuster aufweist wie die vorbeschriebene Gruppe P1. Auf die Markierungsgruppe M1 in der Präambel folgend wird eine Serie vollständiger Datensegmente aufgezeichnet. So können beispielsweise 158 vollständige Datensegmente gespeichert werden, bevor eine Resynchronisationsaufzeichnung zwischen den Datensegmenten eingeschaltet wird. Jedem Resynchronisationsmuster geht ein Markierungssignal M2 voraus, das sowohl Datenende als auch -beginn entweder einer Postambel oder eines Resynchronisations-Musters ankündigt. In der vorliegenden Ausführungsform erkennt die Leseschaltung die Markierungssignale M2, die einem vollständigen Datensegment benachbart sind, als den Beginn eines Resynchronisationsmusters. Das Ende des Datenblocks wird identifiziert durch eine Datenendgruppe 28, die aus lauter Einsen in unmittelbarem Anschluß direkt an ein Datensegment besteht.
Die Markierungsgruppen M2, die gleiche Signale in allen Spuren aufweisen, teilen sich ein Aufzeichnungssegment mit einem Muster aus lauter Einsen, wie P3. Ein zweites Aufzeichnungssegment des Resynchronisationsmusters beginnt mit einem Muster aus nur Einsen gefolgt von einem Signalmuster, wie es als M1 bereits im Zusammenhang mit der Präambel beschrieben wurde. Danach kann eine zweite Gruppe von 158 Datensegmenten mit darauf folgendem Resynchronisationsmuster aufgezeichnet werden. Beim Erreichen des Datenblockendes wird das letzte vollständige Datensegment, wie bei 29, direkt gefolgt von einer Markierungsgruppe, die das Datenende anzeigt und aus lauter Einsen, wie bei 28, besteht. Unmittelbar darauf folgend wird das Restsegment 30 mit den Restgruppen R1 und R2, die im Zusammenhang mit Fig. 6 näher erläutert werden, übertragen. Diesem Restsegment folgt das Prüfbitsegment mit den Prüfbitgruppen C1 und C2. Diesem wiederum folgt ein Markierungssignal M2 und der Rest der Postambel, wie oben beschrieben.
Der gesamte Datenblock 27 wird von dem nächstfolgendem Datenblock 33 durch den Blockzwischenraum 32 getrennt. Auf diese Weise können auch die anderen Datenblocks voneinander separiert werden. Zusätzliche, nicht mit Daten beschriebene Teile des Aufzeichungsträgers mit größerer Länge als der Blockzwischenraum 32 können zur Trennung von größeren Datensätzen und zur Identifizierung zusammengehöriger Daten benutzt werden. Ebenso sind solche Bereiche zur Aussparung fehlerhafter Aufzeichnungsträgerstellen brauchbar. Diese Techniken sind dem Fachmann vertraut und bedürfen keiner weiteren Erläuterung.
In Fig. 5 ist ein vollständiges Datensegment (D) als Diagramm dargestellt. Die Spurbezeichnungen entsprechen denen, die die ASA-Normen für phasencodierte Informationsübertragung vorschreiben. Jedes Datensegment enthält zwei Signalgruppen, Gruppe A und Gruppe B. Jede dieser Gruppen wiederum besteht aus fünf Bytes in der Codierung, wie sie für die Aufzeichnung benutzt werden soll. Für die Aufzeichnung der Signale wird eine NRZ-Schrift benutzt. In der Signalgruppe A enthalten die ersten vier Bytes Daten- und Prüfsignale. Derartige Datensignale stellen in den meisten Fällen von einer Datenverarbeitungsanlage in das Speichersystem übertragene Dualziffern dar. Wie später noch dargestellt werden wird, werden die vier Datenbytes und die Prüfbits in einem Fünf-Bit- Speichercode konvertiert, wie es im US-Patent 36 24 637 beschrieben ist. Die vier Zeichenpositionen der vier Bytes in jeder der entsprechenden Spuren werden in einen Fünf-Bit-Code umgeformt, wobei sich jede Code-Gruppe entlang der Längsachse des Bandes erstreckt. Dies heißt, daß sich in der Spur 0 eine Code-Gruppe für die in Spur 0 gezeigten vier Datenbits befindet. In gleicher Weise sind auch die anderen Daten codiert. Die fünfte Zeichenposition des Speichercode wird durch den Buchstaben "F" bezeichnet; die Signale sind durch Sternchen dargestellt.
Die zweite Datengruppe B eines vollständigen Datensegments besteht aus drei Datenbytes: 5, 6 und 7. Dazu kommt noch ein Prüfbit, das durch das Zeichen "C" dargestellt ist. Die Paritätsspur 8 enthält Bits, die als Vertikal-Redundanz-Prüfungsbits bezeichnet werden. In ähnlicher Weise enthält die fünfte Zeichenposition F (der Gruppe B), deren einzelne Zeichen durch Sternchen dargestellt sind, Prüfbits, die aus den vier vorhergehenden Zeichen abgeleitet wurden. Ein vollständiges Datensegment, das aus zwei Signalgruppen besteht, erscheint auf dem Magnetband als ein kontinuierlich aufgenommenes Signal, wie es beispielsweise in Fig. 4 gezeigt ist.
Der Fehlererkennungs- und Korrekturcode, wie er in Zusammenhang mit den Datensegmenten benutzt wird und durch die Prüfbits C dargestellt ist, kann beispielsweise so gewählt werden, daß er dem im US-Patent 36 29 824 beschriebenen Code entspricht. Dabei können die Prüfbits so angeordnet sein, wie es in Fig. 5 dargestellt ist. Dies soll keineswegs heißen, daß nicht auch eine andere geometrische Anordnung der Prüfbits angewendet werden kann; die hier gezeigte Anordnung weist jedoch Vorteile bezüglich der Kompatibilität mit phasencodierter Aufzeichnung (Richtungstaktschrift), wie später noch gezeigt werden wird, auf. Es sei außerdem noch bemerkt, daß die Codierung von Datenbits zusammen mit Prüfbits, wie es durch das genannte US-Patent 36 24 637 gezeigt wird, auch schon im US-Patent 36 39 900 vorgeschlagen wird.
In Fig. 6 ist die Zusammenstellung der Restsignalgruppen R1 und R2 (Restsegment) dargestellt. Die Anzahl der restlichen Datenbytes kann von null bis sechs variieren. Wenn durch Vornahme des in Fig. 1 als Block 12 dargestellten Verfahrensschrittes das letzte vollständige Datensegment festgestellt wurde, wird die das Datenende anzeigende Signalgruppe, die aus lauter Einsen besteht, von einem Restsegment mit Füllbits P, die vorzugsweise 0 sein sollten, gefolgt. In einem solchen Fall enthält das die Restzählung aufnehmende Feld in Byteposition 7 des weiter unten im Zusammenhang mit Fig. 7 beschriebenen Prüfsegments in den Spuren 0, 1 und 2 die Werte 0. Das Zählfeld in den Spuren 0, 1 und 2 stellt nämlich die Anzahl der im Restsegment enthaltenen Datenbytes dar. In Fig. 6 sind zwei Datenbytes gezeigt, die noch aufgezeichnet werden sollen. Dementsprechend ist in der Prüfsignalgruppe C2 Byteposition 7 in Fig. 7 eine binärcodierte 2 enthalten. Diese Zählung erlaubt den später beschriebenen Leseeinrichtungen die Füllbits 3 bis 6 unberücksichtigt zu lassen. Das zweite Zählfeld in Byteposition 7 wird in Verbindung mit der Gerade/Ungerade-Zählung, die im Zusammenhang mit Fig. 1 erwähnt wurde, benutzt und wird noch später in Verbindung mit dem Leseverfahren erläutert werden. Byte 7 des Restsegments (Fig. 6) enthält die Prüfsignale Z. Dies sind Prüfbits, die durch eine zyklische Redundanzprüfung im Zusammenhang mit der Datenübertragung ermittelt wurden. Die anderen Teile des Restsegments ergeben sich aus der Beschreibung des vollständigen Datensegments. In Fig. 7 ist nun das Prüfsegment, auf das vorhin bereits Bezug genommen wurde, gezeigt, welches das gleiche Datenformat wie Daten- und Restsegment aufweist. Das Redundanzprüfbyte, das während der Aufzeichnung von Datensegmenten, Markierungsgruppen und des Restsegments ermittelt wird, enthält alternierend eine ungerade Anzahl von Einsen oder Nullen, wie es im US-Patent 35 08 194 beschrieben ist. Das Fehlererkennungs- und -korrektursystem wird auf das Prüfsegment in gleicher Weise wie auf die Daten und Rest-Segmente angewendet. Die Charakteristika des verwendeten Codes liegen darin, daß abhängig von der Anzahl der Einsen im Redundanzprüfungsbyte (RP-Byte), d. h. abhängig davon, ob es eine gerade oder ungerade Anzahl enthält entsprechend der geraden oder ungeraden Anzahl von Segmenten, die Anzahl der RP-Bytes, die im Prüfsegment aufgezeichnet sind, gerade oder ungerade ist. Der Segment-Code erfordert, daß eine ungerade Anzahl von Einsen in jedem Byte vorhanden ist. Dementsprechend wird Byte 1 entweder lauter Nullen plus einem Paritätsbit in Spur 8 enthalten oder ein RP-1-Byte sein, je nachdem, welches von beiden geeignet ist, innerhalb des Prüfbytes eine ungerade Anzahl von Einsen zu erzeugen. Dementsprechend wird das RP-Byte eine ungerade Anzahl von Einsen enthalten, wenn eine gerade Anzahl Bytes einschließlich Byte 1 des Prüfsegments vorhanden ist. Wenn jedoch das RP-Byte eine ungerade Anzahl von Einsen enthält, die in Verbindung mit den Datensegmenten, den Datensignalen und dem Restsegment erzeugt wurden, werden alle Bytes 1 bis 6 RP- Bytes darstellen. Um die Anzahl der RP-Bytes im Prüfsegment zu bestimmen und die Gültigkeit rückwärts gelesener Daten zu definieren, wird das Zählfeld, auf das im Zusammenhang mit dem Restsegment eingegangen wurde, in Byte 7 des Prüfsegments aufgezeichnet. Das Prüfbyte C enthält Bits, die durch Prüfung der RP-Bytes einschließlich der Bytes 1 und 7 gewonnen wurden. Spur 8, die übliche Spur zur Paritätsprüfung oder zur vertikalen Redundanzprüfung, wird immer dann die richtige Parität in den RP- 1-Bytes aufweisen, wenn eine ungerade Anzahl von Einsen in jedem Byte vorhanden ist. Dementsprechend ist das Prüfsegment korrekt vom Standpunkt der Fehlererkennung und -korrektur. Sobald beim Lesen des Prüfsegments ein Fehler auftritt, werden die RP-1-Bytes zur besseren Fehlererkennung in den Daten- und Restsegmenten korrigiert. Diese Korrektur erfolgt sowohl in Vorwärts- als auch in Rückwärts-Leserichtung.
Das Vorhandensein der Feldzählung im Byte 7 erlaubt den Leseschaltungen, die Anzahl der RP-1-Bytes im Prüfsegment zu bestimmen und daher diese Bytes mit größerer Sicherheit zu empfangen. In der gezeigten Ausführungsform werden die RP-1-Bytes nicht benutzt, um auf fehlerhafte Spuren zu zeigen, da der verwendete Code zwei fehlerhafte Spuren mittels sogenannter Fehlerzeiger, wie sie im US-Patent 36 39 900 beschrieben sind, korrigieren kann. Die RP-1-Bytes sorgen dafür, daß ein durch den genannten Code nicht erkannter Fehler - schon hierfür ist die Wahrscheinlichkeit gering - in den entsprechenden Segmenten schließlich doch festgestellt wird. Dies ist ein Merkmal des hier benutzten Formats, das insbesondere die Datenintegrität sichert.

Ausführungsbeispiel

In Fig. 8 ist in einem vereinfachten Diagramm ein E/A-System für eine Magnetbandeinheit gezeigt, wobei bestimmte Verbindungen der Klarheit halber weggelassen wurden, die aus der Beschreibung der zugehörigen Figuren zu bestimmen sind. Das System wird vom Mikroprozessor 38 gesteuert, der nach dem US-Patent 36 54 617 gebaut ist. Außerdem werden in Fig. 8 andere bekannte Schaltungen 39 zur sequentiellen Steueroperation in enger Koordination mit dem Mikroprozessor 38 verwendet. Die Schaltungen 39 übernehmen Überwachungsfunktionen, wie sie in dem US-Patent 36 54 617 beschrieben sind. Daten werden von einem Datenkanal oder einer Zentraleinheit empfangen und diesen zugeführt über Kabel 40 sowie Steuersignale zwischen den Schaltungen 39 oder dem Mikroprozessor 38. Der Eingabe/Ausgabepuffer 41 stellt die Kommunikation zwischen den Kabeln und dem Hauptpuffer 43 in der durch die Puffersteuerung 42 festgelegten Reihenfolge her.
Der Hauptpuffer 43 hat eine Kapazität von vorzugsweise 32 Bytes. Grundsätzlich ist er ein vom Einlese/Auslesezähler gesteuerter Puffer, in dem der Modul der Zahl eines später beschriebenen Auslesezählers (SAZ; Kanal-Ausgangszähler), der zum Hauptpuffer 43 gehört, eine der Restzahlen für gerade/ungerade Prüfungen bildet. Der Hauptpuffer 43 überträgt nicht nur aufzuzeichnende Signale vom Abfragepuffer 41 über die Schaltung 44 in den Gruppenpuffer 45 zur Aufzeichnung, sondern empfängt auch Daten von den Leseschaltungen 63, die über Kabel 40 an eine angeschlossene Zentraleinheit ZE zu übertragen sind. Die Schreibsteuerungen 46 werden vom Mikroprozessor 38 überwacht, und die Schaltungen 39 erzeugen nach Darstellung in Fig. 2 das Format auf dem Medium 25. Die Fig. 9, 10 und 11 geben diese Aufzeichnungsoperation im einzelnen wieder. Die Schreibfehlerschaltungen 27 reagieren auf Signale, die sie durch die Schaltung 44 empfangen haben, und die Schreibsteuerschaltungen 46 erzeugen Fehlerkorrekturbits nach Darstellung in den Fig. 5 bis 7. Außerdem werden die Prüfbytes CRC-1 und CRC-2 entsprechend der Beschreibung im Zusammenhang mit Fig. 19 erzeugt. Vier Registergruppenpuffer 45 und 48 empfangen jeweils Gruppen aus vier Datenbytes (Gruppe A) oder drei Datenbytes und ein Prüfbyte (Gruppe B), wobei jedes Byte ein Fehlererkennungsbit enthält. Diese Gruppenpuffer liefern die vier Bytes in Bytegruppen parallel an eine Codierleitschaltung 49 (EG). Die Codierteile der Schaltung 49 wandeln die vier Datenbytes in fünf Bit umfassende Speichercodegruppenwerte, wo jeder Codegruppenwert auf einer von mehreren Spuren auf dem Medium 25 liegt. Die EG 49 leitet Signale in bekannter Art seriell zu den Aufzeichnungsschaltungen 50. Diese umfassen die üblichen Verstärker und liefern Aufzeichnungssignale an den Übertrager oder Kopf 51 zur Aufzeichnung dieser Signale in Spuren auf dem Medium 25.
Zur Wiedergabe von vorher auf dem Medium 25 aufgezeichneten Signalen empfangen die Detektoren 56 Signale vom Kopf 51. Die Detektoren 56 enthalten Verstärker und Lesekompensation, wie sie sich in bekannten digitalen Datenlesesystemen findet. Außerdem erzeugen die Detektoren 56 eine Qualität von Lesesignalen, wie sie in dem oben erwähnten Patent Nr. 36 39 900 festgelegt ist und liefern diese über das Kabel 56 an ein Schräglauf-Entzerrungsgerät synchron mit Datensignalen über das Kabel 59. Das Schräglauf-Entzerrungsgerät 57 ist vorzugsweise nach der Beschreibung in der US-Patentschrift 36 23 004 mit entsprechenden Anpasungen für das Aufzeichnungssegmentformat der vorliegenden Erfindung gebaut. Das Schräglauf-Entzerrungsgerät 57 kann z. B. 32 Register zur Anpassung an etwa drei Segmente von speichercodierten Signalen enthalten.
Das Schräglauf-Entzerrungsgerät 57 liefert Signale byteweise an den Decodierer 60, der gemäß US-Patentschrift 36 24 637 aufgebaut ist. Qualitätssignale werden direkt den Leseschaltungen 63 nach Darstellung in Fig. 12 zugeführt. Der Decodierer 60 liefert die decodierten Signale aus vier Datenbytes oder drei Datenbytes und einem Prüfbyte an die Leseschaltungen 63, wo sie mit den Qualitätssignalen zur Fehlererkennung und -korrektur gemäß genauer Beschreibung im Zusammenhang mit Fig. 16 kombiniert werden. Falls eine falsche, aus fünf Codebits bestehende Gruppe empfangen wird, liefert der Decodierer auch ein entsprechendes Qualitätsanzeigesignal, welches als Fehlerzeiger bezeichnet wird. Außerdem reagieren die Formatschaltungen 61 auf die Formatgruppen, Markierung 1 und Markierung 2 zum Starten und Stoppen der Datensignalübertragungen und auf ein Byte aus lauter Einsen in fünf aufeinanderfolgenden Bytes, um das Ende der Daten in einer Aufzeichnung anzugeben. Die Formatschaltungen 61 liefern solche erkannten Signalveränderungen an andere Schaltungen 39 und den Mikroprozessor 38 für deren Überwachung.
Leseschaltungen 63 leiten richtige Datensignale in wiederholten Bündeln von sieben Bytes an den Hauptpuffer 43 zur Rückübertragung über das Kabel 40 an eine angeschlossene, nicht dargestellte Zentraleinheit (ZE).
Die Spezialmarkierungssignale wie M1, M2 und die aus lauter Einsen bestehenden Bytes können in den Schreibsteuerschaltungen 46 oder dem Mikroprozessor 38 erzeugt und an die EG-Schaltungen 49 über das Kabel 55 geleitet werden. Sie können aber auch durch die Schaltung 44 zur Codierung in fünf Längen von Codegruppen mit auf fünf Bits beschränkter Lauflänge geleitet werden. Der Mikroprozessor 38 soll vorzugsweise solche Spezialsignalgruppen in bekannter Computertechnik erzeugen und sie den Schaltungen 50 zuführen. In diesem Zusammenhang wird auf die Techniken verwiesen, die beschrieben sind in dem Artikel "Program Generated Recording", IBM TECHNICAL DISCLOSURE BULLETIN, November 1971, Seiten 1821 und 1822.

Aufzeichnungsoperation

Im Zusammenhang mit den Fig. 9, 10 und 11 wird anschließend im einzelnen die Erzeugung des in Fig. 2 wiedergegebenen Aufzeichnungsformates beschrieben. Alle von der ZE eingeleiteten Operationen im gezeigten System einschließlich Schreiboperationen (Aufzeichnung von Signalen auf dem Band) und Leseoperationen (Lesen oder Wiedergewinnen von vorher auf dem Band aufgezeichneten Signalen) werden durch ein Kanalbefehlswort (CCW) nach den oben erwähnten US-Patentschriften mit den Nummern 33 03 476, 33 36 582, 34 11 143 und 35 50 133 eingeleitet. Aufgrund eines solchen CCW liefern andere Schaltungen 39 ein Schreibstartsignal über die Leitung 64 und schalten damit die Einer-Schreib-Verriegelungsschaltung 70 ein. Die Verriegelungsschaltung 70 betätigt den Vor-/Nachlaufsatz-Markierungsgenerator -71 zur Erzeugung des aus den Gruppen P1, P2, P3 und M1 bestehenden Vorlaufsatzes durch seine eigene Reihenfolgesteuerung. Eine solche Erzeugung der Präambel, nachfolgend Vorlaufsatz genannt, ist allgemein in US-Patentschrift 36 41 534 gezeigt. Der Generator 71 ist an das unterschiedliche Format des Vorlaufsatzes angepaßt. In der vorgezogenen Form ist der Generator 71 ein Programm von Befehlen im Mikroprozessor 38. Die Signale des Vorlaufsatzes werden sukzessive in Byteform über das Kabel 55 an die EG-Schaltungen 49 und von dort an die Aufzeichnungsschaltungen 50 geleitet. Das Einer-Schreibsignal von der Verriegelungsschaltung 70 schaltet nicht dargestellte Schaltglieder im Schaltkreis 44 so ein, daß sie die Signale auf dem Kabel 55 leiten. Am Ende des Vorlaufsatzes stellt ein über die Leitung 72 laufendes Vorlaufsatz-Endsignal die Einer-Schreibverriegelung 70 zurück und stoppt den Generator 71, schließt die Schaltglieder für das Kabel 55 in der Schaltung 44 über das Kabel 85 und verriegelt gleichzeitig die Datenschreibverriegelung 73. Die Datenschreibverriegelung 73 liefert dann einschaltende Datenschreibsignale über die Leitung 98 an die Datenflußteile einschließlich der Puffersteuerung 42, des Hauptpuffers 43, der Schaltung 44 usw. und ermöglicht damit die Übertragung von vorher in den Hauptpuffer 43 geladenen Datensignalen (gemäß Beschreibung im Zusammenhang mit Fig. 17) zur Erzeugung aufeinanderfolgender Gruppen von Datensignalen, die auf dem Medium 25 aufzuzeichnen sind. Bei der Vorbereitung der Aufzeichnung am Ende der eigentlichen Vorlaufsignale, die über das Kabel 55 geliefert werden, bleibt das Vorlaufsatz-Endsignal auf der Leitung 72 während der Erzeugung der Markierungsgruppe M1 erhalten, so daß eine entsprechende Anzahl von Signalen aus dem Hauptpuffer 43 durch die Schaltungen 44 in den Gruppenpuffer 45 zur Codierung durch die Schaltungen 49 übertragen werden.
Der Schreibtaktgeber 74 synchronisiert die Vorlaufsatzerzeugung und die Datenaufzeichnung durch zwei Taktzähler und Impulsverteilerzähler GC 75 und einen Binärzähler BIN 76. Der Schreibtaktgeber 74 wird eingeschaltet über das ODER-Glied 78 von der Einer-Schreibverriegelung 70, der Datenschreibverriegelung 73, der Dreier-Schreibverriegelung 160 oder der Schreib-Resynchronisationsverriegelung 96 und liefert Schreibtaktimpulse über die Leitung 77 an alle Schaltungen einschließlich des Generators 71, GC 75 und BIN 76.
Die durch die Zähler 75, 76 gelieferte Zeiteinteilung wird zuerst im Zusammenhang mit der Erzeugung des letzten vollen Datensegmentes einer Aufzeichnung beschrieben. In Fig. 10 werden in jedem Datensegment die Perioden, in den Datenbytes vom Hauptpuffer 43 in die Gruppenpuffer 45, 48 übertragen werden, mit den Zahlen 1 bis 7 numeriert, wobei ein ECC-Prüfbyte von den Schreibfehlerschaltungen 37 während der Byteperiode 8 in den Gruppenpuffer 45 übertragen wird. Aus den Gruppenpuffern werden die Bytes 1 bis 8 durch den Codierer 49 codiert. Die Taktierung des Codierers 49 und der Aufzeichnungsschaltungen 50 wird hier nicht im einzelnen beschrieben, da sie in Fachkreisen allgemein bekannt ist.
Jede Byteperiode hat zwei Teile, wobei im ersten Teil das Byte tatsächlich übertragen und im zweiten Kommandoteil das Register gewählt und das Kommando decodiert wird. Die ersten Teile werden durch ungerade Zahlen vom Zähler 75 (CG-1 bis GC-7 nur ungerade) und die zweiten Teile durch die geraden Zahlen vom Zähler 75 (GC-0 bis GC-6 nur gerade) dargestellt. Eine Gruppe von vier Bytes wird während jedes Zyklus des Zählers 75 übertragen. Der Binärzähler 76 stellt fest, welche Gruppe in einem Datensegment übertragen wird, d. h. Gruppe A besteht aus vier Datenbytes und wird zuerst übertragen, oder Gruppe B besteht aus drei Datenbytes und einem ECC-Byte.
Die zeitlichen Beziehungen zwischen dem GC-Zähler, dem Binärzähler 76 und der Datenposition in den Datensegmenten ist in der nachfolgenden Tabelle sowie in den Fig. 10 und 11 gezeigt. °=c:50&udf54;&udf53;vu10&udf54;&udf53;vz4&udf54; &udf53;vu10&udf54;
Bytes werden in den ungeraden Zahlen des GC-Zählers übertragen, Kommandos in den unmittelbar folgenden niedrigeren geraden Zahlen und Kommandos für GC=1 in GC-0, für GC=5 in GC-4 usw. Das Byte 7 im Prüfbitsegment ist das Restzahlenbyte.
In Fig. 10 stellen BIN-4 und BIN- &wedgeq; die Wahl der Gruppen A und B während jedes Daten-, Rest- oder Prüf-Segmentes dar. Während der Erzeugung der Formatgruppe ist der Schreibtaktgeber 74 (Fig. 9) nicht aktiv, so daß der Binärzähler 76 auf lauter Nullen gelassen wird, wie während der Datenendgruppe in Fig. 10. Im vorliegenden Ausführungsbeispiel werden also alle Formatgruppen als A-Gruppen behandelt, obwohl aufeinanderfolgende Formatgruppen auftreten.
Bei Datenübertragungen, z. B. in der Byteperiode 1, wird ein Byte in den Gruppenpuffer 45 Position 1 übertragen. In der ersten Hälfte der Byteperiode 2 (GC=3) wird ein zweites Byte in den Gruppenpuffer 45 Byteposition 2 usw. bis zur Byteposition 4 übertragen. Damit werden die Signale der Gruppe A in dem Puffer 45 geladen und gleichzeitig die Datensignale den später zu beschreibenden Schreibfehlerschaltungen 47 zur Erzeugung der Prüfbits zugeführt. Der dann gefüllte Puffer 45 überträgt solche Signale in den Puffer 48 und erwartet die Berechnung des Prüfbyte C. Gleichzeitig mit der Übertragung der ersten vier Bytes des Segmentes werden die Datenbytes 5, 6 und 7 in den Gruppenpuffer 48 und das Byte 8 von den Schreibfehlerschaltungen 47 ähnlich übertragen. Das UND-Glied 93 liefert das Datenleitsignal an die Schaltung 44. Das Byte 5 wird in die nicht dargestellte Position 1 des Puffers 45, Byte 6 in Position 2, Byte 7 in Position 3 und das Fehlerkorrekturbyte 8 von den Schaltungen 47 in die Position 4 übertragen, während die 8-Spur-Bitpositionen durch die Schaltungen 47 im Gruppenpuffer 48 im wesentlichen gleichzeitig mit Datenübertragung gefüllt wurden. Ein Datensegment ist jetzt zur Aufzeichnung bereit.
Der Impuls GC-0 auf der Leitung 83 zeigt das Ende einer Gruppe an und schaltet den Segmentzähler 84 weiter. Die Gesamtzahl im Zähler 84 ist die Zahl von durch die Puffer 45 und 48 übertragenen Datengruppen oder das Doppelte der zur Aufzeichnung übertragenen Datensegmente. Da GC 75 während der Formatgruppen nicht aktiv ist, zählt der Zähler 84 nur Daten-, Rest- und Prüfbitsignalgrupen. Der GC 85 leitet Steuersignale an die Schaltung 44 über das Kabel 85 zur Übertragung der dem Hauptpuffer 43 gelieferten Datenbytes in die Bytepositionen des Puffers 45. Eine solche Übertragung von Datensignalen ist allgemein bekannt und wird daher nicht näher beschrieben.
Der dreistellige Binärzähler (BIN) zählt die Bytes 1 bis 8 eines jeden Daten-, Rest- und Prüf-Segmentes. Während der Formatgruppenerzeugung ist dieser Zähler nicht aktiv. Während der Datensegmenterzeugung ist die wichtigste Zahl die 4, die, wie am besten aus Fig. 10 zu ersehen ist, die Gruppe A der Datenübertragung (BIN- &wedgeq;) und die Gruppe B (BIN-4) bezeichnet. Für jedes Byte Nummer 8 werden die Signale BIN-4 und GC-6 kombiniert und leiten die Datenübertragung ein und ermöglichen die Übertragung des ECC-Byte. In dieser Beziehung spricht das UND-Glied 88 an auf die beiden Signale GC-6 89 BIN-4 (siehe Signalverbindungslinien in Fig. 10) und verriegelt die Verriegelung 91. Wenn die Verriegelung 91 verriegelt ist, liefert sie ein Leitsignal über die Leitung 92 an die Schreibfehlerschaltungen 47 und die Schaltung 44 zur Übertragung des in den Schaltungen 47 erzeugten Prüf-Byte in den Gruppenpuffer 45 Position 4 während der Byteperiode 8 eines jeden Daten-, Rest- und Prüf-Segmentes. Gleichzeitig schaltet bei verriegelter Verriegelung 91 das UND-Glied 93 ab und sperrt damit die Datenübertragung zwischen dem Hauptpuffer 43 und dem Gruppenpuffer 45. Das Datenleitsignal vom UND-Glied 93 resultiert gemäß Darstellung in Fig. 10 aus der Datenleitung von der NICHT-Ende-Verriegelung, von der NICHT- Prüf-Verriegelung, von der NICHT-Restverriegelung, von der NICHT- CRC-1-Verriegelung, von der NICHT-Resynchronisation, vom Generator 71 und von der NICHT-CRC-2-Verriegelung. Die Vorteile dieser "negativen" Lösung der Leitdaten gehen aus der nachfolgenden Beschreibung hervor.
Das Signal von der verriegelten Verriegelung 91 und der Impuls GC-7 werden in den Schreibfehlerschaltungen 47 zur Übertragung des Prüfbyte in den Puffer 45 kombiniert. Dieser Vorgang läuft während der ersten Hälfte (GC-7 und BIN-4) der Byteperiode 8 ab, nachdem er während der zweiten Hälfte der Byteperiode 7 (GC-6 und BIN-4) befohlen wurde. Bei der Übertragung des Prüfbyte werden die Fehlerschaltungen während Aufzeichnung und Lesevorgang zurückgestellt. Ein Rückstellsignal auf der Leitung 105 stellt die Prüf-Schaltungen am Ende eines jeden Daten- oder Aufzeichnungssegmentes zurück. Das Verriegelungssignal auf der Leitung 92 verriegelt die Rückstellverriegelung 94. Das UND-Glied 99 reagiert dann auf die Rückstellung der Verriegelung 91 durch BIN- &wedgeq; (ein neues Aufzeichnungssegment beginnt) und stellt die Leseschaltungen 63 zurück. Der Anfang des nächsten Segmentes (GC-1) entriegelt die Rückstellverriegelung 94.
Die oben beschriebene Operation wird für jedes vom Kabel 40 auf das Medium 25 übertragene Datensegment wiederholt. Der Segmentzähler 84 zählt die Zahl von erzeugten Segmenten, indem der die Anzahl von GC-8-Impulsen auf der Leitung 83 durch 2 dividiert. Bei Erreichen einer vorgegebenen Segmentanzahl sollte ein Resynchronisationsmuster geschrieben werden. Dieses Muster kann durch den Vor-/Nachlaufsatz-Markierungsgenerator 71 erzeugt werden. Wenn erkannt wird, daß eine vorgegebene Anzahl von Segmenten aufgezeichnet wurde, liefert der Segmentzähler 84 einen Resynchronisationsimpuls über die Leitung 95, der die Schreib-Resynchronisationsverriegelung 96 verriegelt. Dadurch wird das UND-Glied 93 abgeschaltet, die Leitdaten fallengelassen und der Schreibtaktgeber 74 eingeschaltet. Außerdem wird der Betrieb des Generators 71 zur Erzeugung eines Resynchronisationsmusters eingeleitet. Am Ende des Resynchronisationsmusters, d. h. während der Erzeugung der Markierungsgruppe M1 liefert, wie in der Beschreibung der Vorlaufsatzmarkierung M1 der Generator 71 einen Resynchronisationsimpuls über die Leitung 97, durch den die Schreib-Resynchronisationsschaltung 96 zurückgestellt und die Datenschreibverriegelung 73 eingeschaltet werden. Der Resynchronisationsendimpuls wird genauso erzeugt wie K=34.
Die nächste Gruppe von Aufzeichnungssegmenten wird dann genauso aufgezeichnet. Das Schreibdaten-Einschaltsignal wird nicht nur an den Schreibtaktgeber 74, sondern auch an andere Teile der Datenflußschaltung über die Leitung 98 gegeben und schaltet auch den Segmentzähler 84 ein, damit er wieder die Anzahl der aufgezeichneten Segmente zählt. Das obige Verfahren kann während jeder Aufzeichnung mehrfach wiederholt werden, einmal oder überhaupt nicht, wenn die Anzahl von Segmenten eine vorgegebene Zahl nicht überschreitet.
Ein über das Kabel 40 (Fig. 8) empfangenes Kanalkommando "Kommando aus" von der ZE weist den Mikroprozessor 38 und die Schaltungen 39 an, die Datenaufzeichnungsoperation zu beenden. Andere Schaltungen 39 liefern das Datenübertragungsstopsignal 101 (Fig. 10) über die Leitung 100 und bereiten das UND-Glied 102 zur Beendigung der Aufzeichnung vor. Das UND-Glied 102 reagiert auf das später beschriebene über die Leitung 103 von der Puffersteuerung 42 empfangene Signal, das Endsegmentsignal auf der Leitung 104 und das Signal 101 und betätigt den Generator 71 zur Erzeugung der aus lauter Einsen bestehenden Datenendsignalgruppe (Fig. 2). Das UND-Glied 108 kombiniert das Signal GC-8 auf Leitung 83 und das Signal BIN-4 und erzeugt das Restsegmentsignal für die Aktion während der letzten Kommandoperiode eines Datensegments und wenn weniger als sieben Datenbytes oder weniger als ein volles Datensegment im Hauptpuffer 43 (angegeben durch das Signal auf der Leitung 103) aufzuzeichnen ist. Der Generator 71 liefert an eine Gruppe von lauter Einsen über das Kabel 55 zur Aufzeichnung. Das UND-Glied 102 stellt auch bei Betätigung (siehe Fig. 10, Enddatensignal) die Datenschreibverriegelung 73 zurück. Zu diesem Zeitpunkt wird der Schreibtaktgeber 74 abgeschaltet und weitere Übertragungen durch die Schaltung 44 verhindert. Das UND-Glied 93 bleibt eigeschaltet, bis das letzte Datenbyte vom Hauptpuffer 43 in die Gruppenpuffer 45, 58 übertragen wurde, d. h., wenn SAZ=SEZ ist. Am Ende der Aufzeichnung der aus lauter Einsen bestehenden Markierungsgruppe 28 schaltet der Generator 71 die Datenschreibverriegelung 73 durch ein Einschaltsignal über die Leitung 110 ein. Der Endimpuls wird über die Leitung 161 an die Mikroprozessor 38 und andere Teile geliefert. Dieser Impuls zeigt an, daß der Endteil, d. h. Rest- und Prüfsegmente plus Nachlaufsatz aufzuzeichnen ist, und der Prozessor 38 sollte sich auf die Beendigung der Aufzeichnungsoperation vorbereiten.
Das letzte volle Datensegment wird von der Steuerung des Hauptpuffers 43 dadurch angezeigt, daß SEZ und SAZ eine Zahlendifferenz aufweisen, die kleiner ist als 7, wie bei 111 in Fig. 10. Dieses Signal wird vom UND-Glied 102 (Fig. 9) über die Leitung 103 von den Puffersteuerungen nach Darstellung in Fig. 17 empfangen. In der vorliegenden Illustration ist die Restzahl 2 (Binär 010). Das UND-Glied 102 erzeugt ein Datenschreibungsendsignal (Fig. 10) während der letzten Hälfte der Byteperiode 8 des letzten vollen Datensegmentes nach Darstellung in den Fig. 9 und 10. Aufgrund dieses Signales erzeugt der Generator 71 die Datenendgruppe (Fig. 10) aus lauter Einsen in allen Spuren und entriegelt gleichzeitig die Datenschreibverriegelung 73. Dadurch wird natürlich der Schreibtaktgeber 74 während der Erzeugung der Datenendgruppe abgeschaltet.
Bei Erzeugung der Datenendgruppe liefert der Generator 71 ein Betätigungssignal über die Leitung 110 an die Datenschreibverriegelung 73 zur Erzeugung der Rest- und Prüfsegmente entsprechend der gemeinsamen Darstellung in den Fig. 9 und 11.
Der erste Teil des Restsegmentes wird wie eine beschriebene Datenübertragung für volle Datensegmente erzeugt. In der Darstellung sind zwei Datenbytes aufzuzeichnen, und somit besteht der erste Teil aus den Byteperioden 1 und 2. Die Datenbytes vom Hauptpuffer 43 werden in den Gruppenpuffer 45 in die Bytestellenpositionen 1 und 2 übertragen. Nach der Übertragung des zweiten Byte während des ersten Teiles der zweiten Byteperiode des Restsegmentes reagiert das UND-Glied 113 auf SAZ=SEZ (Puffer 45 ist leer, Signal auf Leitung 106), auf das Datenübertragungs- Stopsignal 100, das vom Prozessor 38 empfangene Schreibbetrieb LBC-Signal und das Lesepufferzyklussignal von den Puffersteuerungen 42 und schaltet die Endverriegelung 114 ein. Wenn diese eingeschaltet ist, heißt das, daß alle über das Kabel 40 empfangenen Daten in den Puffer 45 übertragen worden sind. Durch diese Einschaltung wird das UND-Glied 93 abgeschaltet. Wenn die Endverriegelung 114 aktiv wird, nimmt sie auch das Bild im Binärzähler 85 im Register 119 für die spätere Benutzung als Teil des Restzahlenbyte. Dieses Register enthält auch das Bild des SEZ zu dem Zeitpunkt, an dem das letzte Byte aus dem Hauptpuffer 43 übertragen wird. Das Register 119 enthält spezielle Decodierschaltungen, die eine Bedingung aus lauter Einsen zu lauter Nullen korrigiert. Wenn keine Datenbytes im Restdatensegment stehen, enthält das Register 119 lauter Einsen und reflektiert somit die Übertragung des Prüfbitbyte C. Die Zahlen 0 bis 6 sind erwünscht, und somit werden die ganzen Einsen in Nullen umgewandelt, die darstellen, daß keine Datenbytes im Restsegment stehen.
Das UND-Glied 113 wird nicht vom Zähler 75 getaktet, weil die Anzahl der restlichen Datenbytes nach dem letzten vollen Datensegment zwischen 0 und 6 schwankt. Die Endverriegelung 114 kann somit abhängig von der Zahl der Restbytes zu jeder Zeit von der Bitperiode 8 des letzten Datensegmentes (Restzahl = Null) bis zur Byteperiode 6 des Restsegmentes (Restzahl = 6) verriegelt werden.
Bei der Darstellung der beiden Restbytes sollten die Bytepositionen 3 bis 6 jetzt mit Füllsignalen vorzugsweise lauter Nullen gefüllt werden. Zu diesem Zweck erzeugt das UND-Glied 115 ein Fülleitsignal 120 (Fig. 11) zur Übertragung von Nullen durch das UND-Glied 116 an die vom Zähler 75 angegebenen Byteregister im Gruppenpuffer 45. Füllsignale werden geleitet, sobald kein anderes Leitsignal aktiv ist, d. h., das UND-Glied 115 reagiert gemeinsam auf das Einschalten der Endverriegelung 114 und das Abschalten der anderen Verriegelungen 118, 126, 117 und 119 für die Fülleitsignale. Die Verriegelungen 126, 117 und 91 sind Leitsteuerungen zur Leitung der Fehlerkorrektur und der zyklischen Redundanzprüfzahlen, während die Restverriegelung 118 die Restzahlen leitet. Die automatische Fülleitung vereinfacht die Logik der Operation. In Fig. 11 reicht das Fülleitsignal 120 von der Mitte der Byteperiode 2 bis zur Mitte der Byteperiode 6 und überträgt vier Bytes an Füllsignalen. Dieses Signal ist zweimal dargestellt, und zwar entsprechend für die geraden und die ungeraden Datenbytezahlen gemäß späterer genauerer Erklärung in Zusammenhang mit dem Prüfbitsegment. Das Fülleitsignal kann auch von 0 bis 6 nach der Anzahl der Restbytes schwanken.
Die Gruppe B des Restdatensegmentes wird dadurch übertragen, daß das UND-Glied 124 die Restzahlenverriegelung 118 und über das UND-Glied 128 die CRC-2-Verriegelung 126 verriegelt. Die Endverriegelung 114 zeigt dem UND-Glied 124 an, daß die Aufzeichnungsoperation endet, d. h. das Rest- oder Prüfbitsegment zu erzeugen ist. Die Restzahlenverriegelung 118 verriegelt unmittelbar die Verriegelung 125 als einen Speicher während der nachfolgenden Endoperationen, der anzeigt, daß die Restzahlen festgesetzt wurden. Die Verriegelungen 114 und 135 bleiben verriegelt, bis die Bedingung TAPE OP über die Leitung 138 vom Mikroprozessor 38 gemäß der US-Patentschrift 36 54 617 empfangen wird.
Für das Restsegment empfängt der Puffer 45 das CRC-2-Prüfbyte während der Byteperiode 6. Die CRC-2-Verriegelung 126 ist nur verriegelt, wenn die Verriegelung 135 entriegelt ist und das UND-Glied 124 sein Ausgangssignal an das UND-Glied 128 liefert. Das UND-Glied 124 liefert ein zweites Ausgangssignal für das Prüfbitsegment, welches durch das UND-Glied 128 beblockt wird. Das CRC-2-Prüfbyte, welches gemäß späterer Beschreibung erzeugt wird, wird durch das CRC-2-Leitsignal vom UND-Glied 127 (Fig. 11) an den Puffer 45 übertragen. Das UND-Glied 127 wird nach Darstellung in Fig. 11 zur Übertragung von CRC-2 in das Register 3 des Puffers 45 aktiviert. Das UND-Glied 127 wird abgeschaltet, wenn die ECC-Verriegelung 91 durch das UND-Glied 88 eingeschaltet wird. Die Verriegelung 91 leitet die Übertragung des ECC-Prüfbyte gemäß obiger Beschreibung ein. Das UND-Glied 121 reagiert auf das Verriegeln der CRC-2-Verriegelung 126 und verhindert die Übertragung der Restzahl (RCT). Während der Übertragung des Prüfbitsegmentes wird die CRC-2-Verriegelung 126 entriegelt und gestattet eine solche Übertragung. Wenn in einem System CRC-2 nicht verwendet wird, kann die Restzahl anstelle des CRC-2-Prüfbyte aufgezeichnet werden.
Am Ende der Restsegmentübertragung entriegelt das Signal &wedgeq; vom Binärzähler 26 die Restzahlverriegelung 118, die CRC-2-Verriegelung 126 und die ECC-Verriegelung 91 und bereitet diese Schaltungen so auf die Erzeugung des Prüfbitsegmentes vor.
Bezüglich der Restzahlverriegelung 118 verriegelt das UND-Glied 124 die Restzahlverriegelung 116 für das Rest- und das Prüfbitsegment nach der gemeinsamen in Fig. 10 durch die Verbindungslinien gezeigten Wirkung. Das UND-Glied 124 wird eingeschaltet, wenn der Binärzähler 76 und der Grauzähler 75 auf vier stehen gemäß der Darstellung durch ein Signal auf der Leitung 125 und die Endverriegelung 114 verriegelt ist. Die Restzahlverriegelung 118 bleibt verriegelt bis zur Rückstellung an den Segmentenden durch das Signal &wedgeq; des Zählers 76 auf der Leitung 130.
Die Prüfbitsegmente werden abhängig davon, ob bis zum Restsegment eine gerade oder ungerade Zahl von Segmenten aufgezeichnet wurde, in einer von zwei Arten erzeugt. Wenn die Anzahl der Segmente ungerade ist, d. h., das CRC-Prüfbyte eines gerade Anzahl von Einsen enthält, wird ein zusätzliches Byte aus Puffersignalen in die Byteposition 1 des Prüfbitsegmentes gesetzt. Die CRC- Bytes werden dann in den Bytepositionen 2 bis 6 aufgezeichnet. Das Restzahlenfeld wird in die Byteposition 7 geladen und das Prüfbyte in die Byteposition 8. Wenn die Anzahl von Segmenten gerade ist, werden die CRC-1-Bytes in die Position 1 bis 6 geladen.
Die Steuerung des Inhaltes der Prüfbitsegment-Byteposition 1 wird erst beschrieben für den Fall, daß das CRC-1-Byte eine ungerade Zahl von Einsen hat, basierend auf den bis zum Restsegment in der Byteposition 8 aufgezeichneten Signalen. Das Gerade/Ungerade- Gesamtzahlensignal 139 ist während des Restsegments aktiv und zeigt an, daß die Zahl ungerade ist. Bei Erzeugung des Prüfbitsegmentes ist die Zahl gerade und fordert ein CRC- 1-Byte mit einer ungeraden Zahl von Einsen nach dem erwähnten US-Patent 35 08 196. Zu diesem Zweck reagiert die A0-Schaltung 133, A2-Teil auf das GC-0-Signal auf der Leitung 83 und das Gerade/Ungerade-Anzeigesignale (aktiv wenn ungerade) auf der Leitung 134 und schaltet das UND-Glied A3 ein. Das UND-Glied A3 reagiert einmal auf das gerade decodierte Signal und den aktiven Zustand der Verriegelung 135 und schaltet die CRC-1-Verriegelung 117 ein. In Fig. 11 zeigt die Signalverbindung diese UND-Funktion. Durch das Einschalten der CRC-Verriegelung 117 wird auch das UND-Glied 136 eingeschaltet und erzeugt das CRC-1-Leitsignal auf der Leitung 137, so daß die CRC-1-Bytes von den Schaltungen 47 durch die Leitschaltung 44 in den Gruppenpuffer 45 in die Positionen 1 bis 6 des Prüfbitsegmentes geleitet werden. Als weitere Eingänge empfängt das UND-Glied 146 das Signal "keine Restzahl" der Verriegelung 116 und das Signal "Nicht-Prüf-Verriegelung" von der Verriegelung 91.
Wenn das CRC-1-Byte am Ende des Restsegmentes eine gerade Zahl von Einsen hat, ist in der Byteposition 1 ein Füllbyte aus Signalen enthalten. Dadurch wird die Anzahl von Einsen im CRC- 1-Byte ungerade, wie es von der für jedes Segment benutzten ECC gefordert wird. In dem Füllbyte ist die Paritätsbitposition eine binäre Eins, d. h. Spur 8. In diesem Fall ist das Ungerade/Gerade- Signal 139 A inaktiv während des Restsegmentes und wird aktiv beim Einsetzen des Prüfbitsegmentes. Die CRC-Verriegelung 117 wird dann im zweiten Teil verriegelt, d. h. im Teil GC-2 der Byteposition 1 gemäß Darstellung in Fig. 11. Zu diesem Zweck spricht der UND-Schaltungsteil A1 von A0 133 auf die beiden Signale GC-2 auf der Leitung 141 und auf das Ausgabesignal 134 des Antivalenzgliedes 142 an und verriegelt die CRC-1-Verriegelung 117 im aktiven Zustand. Das Antivalenzglied 142 empfängt das Signal SAZ-2&sub0; (MOD 32-Zahl) und das Signal BIN-2&sub0;, die angeben, ob die Zahl der Datensegmente gerade oder ungerade ist. Das Signal vom UND-Glied 115 (Fig. 11) leitet lauter Nullen in die Position 1 des Puffers 45. Das UND-Glied 115 wird abgeschaltet durch das Einschalten der CRC-Verriegelung 117 zur Zeit GC-2. Nachdem das Füllbyte während der Byteposition 1 des Prüfbitsegmentes übertragen ist, liefert die in Fig. 9 gezeigte Schaltung wiederholt die CRC-Bytes in die Bytepositionen 2, 3, 4, 5 und 6. Während der zweiten Hälfte der Bytposition 6 (GC=4) wird das CRC-1-Leitsignal für die gerade oder ungerade Bytezahl abgeschaltet durch das Einschalten der Restzahlverriegelung 118. Durch Abschalten des UND-Gliedes 136 wird das NICHT-Restzahl- Signal auf der Leitung 150 abgeschaltet. Die Restzahlverriegelung 118 ist wie oben für das Restsegment beschrieben eingeschaltet. Während der zweiten Hälfte der Byteperiode 6 wird daher die Restzahl als ein Teil des Prüfbitsegmentes in der Byteperiode 7 durch das Signal des UND-Gliedes 121 auf der Leitung 122 geleitet. Die ECC-Verriegelung 91 wird wieder während der Byteperiode 7 eingeschaltet, wie es oben für die Aufzeichnung des ECC-Byte während der Byteperiode 8 beschrieben wurde.
Bei der Übertragung des Prüfsegmentes 8 reagiert das UND-Glied 155 zusammen auf das Einschalten der ECC-Verriegelung 91, der Endverriegelung 114, der CRC-Verriegelung 117 und auf das Enddatensegmentsignal auf der Leitung 104 und erzeugt das Enddatensignal über der Leitung 156 gemäß Darstellung in Fig. 11. Das Enddatensignal auf der Leitung 156 verriegelt die Dreierschreibverriegelung 160 und schaltet gleichzeitig die Datenschreibverriegelung 73 zurück. Die Dreierschreibverriegelung 160 liefert Einschaltsignale an den Schreibtaktgeber 74 und den Vor-/Nachlaufsatz-Markierungsgenerator 71 zur Erzeugung der Signale für den Nachlaufsatz. Der Nachlaufsatz besteht aus der Signalgruppe Markierung-2, der die Signalgruppen P3, P2&min; und P1&min; folgen. Nach Abschluß des Nachlaufsatzes wird über die Leitung 161 ein Endsignal geliefert, welches die Dreierschreibverriegelung 160 zurückstellt und dann an dem Mikroprozessor 38 weitergeleitet wird, um eine Endroutine zu beginnen.

Leseschaltungen

In Fig. 12 ist eine allgemeine logische Anordnung eines Lesesystems gezeigt, wobei besonders auf andere Figuren bezug genommen wird, die die Arbeitsweise bestimmter Tabelle der Leseschaltungen im einzelnen zeigen.
Vom Übertrager oder Kopf 51 kommende Signale mit niedrigem Pegel werden durch die Linearverstärker 170, von denen für jede der 9 Spuren einer vorgesehen ist, verstärkt. Die verstärkten durch die Leitschaltungen 171 empfangenen Signale werden auf entsprechende Amplituden abgefühlt und dann als stark begrenzte Signale auf Zeitabfühlschaltungen 172 und den Detektor 56 geleitet. Die Arbeitsweise der Schaltungen 171 und 172 ist im einzelnen in der US-Patentschrift 36 70 304 beschrieben. Der Detektor 56 entspricht dem Datendetektor 28 dieser Anmeldung und wird ähnlich gesteuert. Außerdem wählt der Detektor 56 zwischen der NRZI-, Phasencodierungs- und der LBC-Erkennung (Codierung mit begrenzter Lauflänge). Der Detektor 56 kann nach der US-Patentschrift 35 48 327) aufgebaut sein.
Abgefühlte Einerdaten werden über das Kabel 58 den Schräglaufregistern 57 zugeführt. Für jede der neun Spuren überträgt auch eine Ader im Kabel 59 Hinweissignale oder Qualitätssignale (Fehlerzeiger), die in den Schräglaufregistern 57 mit den Datensignalen geradezusetzen sind. Bei der oben erwähnten Codierung mit eingeschränkter Lauflänge sind fünf Bitpositionen für jede Codegruppe oder jeden Wert und eine Bitposition für das zu dem durch den Detektor 56 abgefühlten Codewert gehörendes Qualitätssignal vorgesehen. Solche Qualitätssignale sind in der US-Patentschrift 36 39 900 beschrieben. In den Antischräglaufregistern 57 werden die Daten- und Hinweisbits entsprechend der US-Patentschrift 36 23 004 für selbsttaktierende Systeme sowie für NRZI-Systeme geradegesetzt.
Während des Anfangsteiles des Lesens einer Zeichnung von einem Magnetband wird zuerst der Vorlaufsatz gelesen und abgefühlt aber nicht an die Schräglaufregister 57 weitergeleitet. Um zu erkennen, daß ein Vorlaufsatz zu einem Ende kommt, reagiert die eingeschaltete SEZ-Schaltung 175 auf eine Reihe von 10 Einsen in einer der Spuren, um die Schräglaufregister 57 in Betrieb zu nehmen. Die erkannten M1-Markierungen werden in die entsprechenden Schräglaufpuffer zur Verwendung durch die Formatschaltungen 61 eingegeben.
Das Schräglauf-Entzerrungsgerät 57 arbeitet mit dem Schräglaufdetektor 178 zusammen und erkennt übermäßigen Schräglauf, wie er in der US-Patentschrift 31 54 762 definiert wird. Der Grundgedanke dieser Erfindung gilt für das phasencodierte Lesen und für das LBC-Lesen. Bei Erkennung eines übermäßigen Schräglaufes liefert der Detektor 178 abgefühlte Daten über das Kabel 179 an MPUX. Außerdem werden Signale für übermäßigen Schräglauf über das Kabel 180 an die Spurabschaltsteuerung 181, um die Spur gemäß Darstellung in Fig. 14 und allgemeiner Beschreibung in der US-Patentschrift 32 62 097 abzuschalten oder auszutasten. Die Spurabschaltsteuerung 181 liefert Spurabschaltsignale an Schaltungen 175, um die Übertragung von einer abgeschalteten Spur gelesenen Datensignalen zu verhindern. Aus Fig. 14 ist zu ersehen, daß der Schräglaufdetektor 178 auch "Beinah-Übermäßige- Schräglaufsignale" in Verbindung mit der Fehlererkennung und -korrektur gemäß späterer Erklärung liefert.
Das Schräglauf-Entzerrungsgerät 57 hebt den Schräglauf der LBC- Daten und der phasencodierten Daten in bekannter Technik auf. Wenn ein Datenbyte in jeder der 9 Spuren zusammengesetzt ist, wird der Auslesezyklus in dem Schräglauf-Entzerrungsgerät 57 eingeleitet. Ein erster Satz von Puffern, Gruppenpuffer 1, GB-1 185 empfängt eine Gruppe von fünf Bytes codierter nicht mehr schräg stehender Speichersignale und zugehöriger Qualitätssignale von dem Schräglaufentzerrungsgerät 57. Jedesmal, wenn GB-1 185 nicht voll ist, sendet er eine Anforderung an das Schräglauf- Entzerrungsgerät 57 zur Übertragung eines solchen Byte. Das Schräglaufentzerrungsgerät 57 reagiert automatisch und füllt GB-1 185 durch Übertragung von Datensignalen auf bekannte Weise. Die Übertragungen zwischen dem Schräglaufentzerrungsgerät 57 und GB-1 sind von allen anderen Übertragungen im Lesesystem unabhängig. Der Speicher GB-1 braucht nur leer zu sein und das Schräglaufentzerrungsgerät 57 eine Gruppe von speichercodierten Signalen zusammengesetzt zu haben.
Die speichercodierten Signale werden dann vom Speichercodeformat in für die Datenverarbeitung codierte Gruppen aus vier Bits, wozu Prüfbits gehören können, umgewandelt. Der volle Speicher GB-1 liefert eine Signalgruppe von jeder der neun Spuren an den Decodierer 60. Der Decodierer 60 umfaßt für jede der neun Spuren einen konventionell nach der US-Patentschrift 36 24 637 aufgebauten Decodierer. Der Decodierer 60 hat vier Gruppen von Ausgängen. Zuerst kommen die abgefühlten Formatmarkierungen wie M1, M2 und alle Einsen, die über das Kabel 187 an die Formatschaltungen 61 gemäß späterer genauerer Erklärung im Zusammenhang mit Fig. 13 geliefert werden. Als zweites überträgt das Kabel 188 Signale, die angeben, daß ein ungültiger Codewert decodiert wurde. Dieses 9 Signalbahnen umfassende Kabel führt zu den Formatschaltungen 61 und liefert schließlich Fehlersignalhinweise an die Fehlerkorrekturschaltungen 63. Die beiden anderen Kabel 189 und 190 führen decodierte Daten entweder von LBC-Aufzeichnungen oder von phasencodierten Aufzeichnungen durch den 1-Byte großen Puffer 191. Das Kabel wird nach den über die Leitungen 192 vom Mikroprozessor 38 empfangenen Steuersignalen ausgewählt. Im LBC-Betrieb werden die decodierten Bytes seriell durch das Kabel 189 als Signalgruppen aus vier Bytes übertragen.
Die abgefühlten und decodierten Formatgruppen resultieren in Steuersignalen von den Formatschaltungen 61 nach der genaueren Darstellung in Fig. 13. Die decodierten, durch den Puffer 191 übertragenen Daten, werden dann durch Fehlerkorrekturschaltungen 163, Einzelheiten siehe Fig. 16, verarbeitet. Der Puffer 191liefert die decodierten Daten byteweise für jede Gruppe an einen Syndromgenerator 195, der die die fehleranzeigenden Syndrome S1 und S2 erzeugt. Die FK-Matrix 196 reagiert auf die Syndrome S1 und S2 und die Daten und Hinweise von den Zeigerschaltungen 197 und erzeugt Fehlerhinweismuster für die Prüfsteuerung 200. Die decodierten Daten vom Puffer 191 werden auch durch GB-2 201 übertragen und während der Fehlererkennung und -korrektur des Syndromgenerators 195, der FK-Matrizen 196 und der Steuerung 200 dort gespeichert. Die Antivalenzschaltungen 202, eine für jede Spur, reagieren gemeinsam auf die Fehlermuster von der Steuerung 200, und die synchron dazu gelieferten Daten vom Segmentpuffer 201 und liefern richtige Datensignale über das Kabel 203 an den Byteausgabepuffer 204. Später im Zusammenhang mit Fig. 20 beschriebene Reihenfolgesteuerungen fordern sieben aufeinanderfolgende Schreibzyklen vom Hauptpuffer 43 an. Zu diesem Zeitpunkt übertragen der GB-1 201 und die Prüfsteuerung seriell und synchron sieben Bytes der Fehlermuster und Datensignale durch die Antivalenzglieder 202, das Register 204 in den Hauptspeicher 43. Diese Signale werden ebenfalls an die in Fig. 19 gezeigten und in Fig. 12 durch den Block 205 dargestellt CRC- Schaltungen angelegt.
Die Hinweisschaltungen 197 empfangen Hinweissignale vom Segmentpuffer 201 über das Kabel 306, die aus der Arbeit der Detektoren 56 resultieren, von dem Fehlerdetektor in den Schaltungen 61 über das Kabel 206, die einen ungültigen Codewert anzeigen, von der Steuerung 200, die angeben, daß eine bestimmte Spur korrigiert wurde und GB-1 185. Auf diesen Eingängen basierend erzeugen die Zeigerschaltungen 197 Zeiger für die Fehlererkennung und -korrektur sowie für die Codespursteuerung. Die Zeigerschaltungen 197 setzen allgemein gesprochen Hierarchien der Qualität oder Zeigersignale fest, die bei einer echten Fehleranzeige z. B. der FK-Matrix 196 zugeführt werden. Wenn eine Fehlerbedingung bestehen bleibt, wird ein beständiger Zeiger erzeugt und einer Spurabschaltsteuerung 181 zugeleitet. In einigen Fällen erzeugt der Generator 56 Fehlerzeigersignale, die über das Kabel 59 und von dort in den Puffer 201 übertragen werden. Dadurch kann eine mögliche Fehlerbedingung im Detektor 56 angezeigt werden, der die Daten richtig abfühlt. In einem solchen Fall stellen die Zeigerschaltungen 197 zwar fest, daß ein Zeiger erzeugt wurde, derartige Zeiger werden aber von den Schaltungen 196 und 200 ignoriert, bis eine Fehlerbedingung geprüft wurde. Dieser Vorgang wird im einzelnen im Zusammenhang mit den Fig. 15 und 16 beschrieben.
Die Taktierung der in Fig. 12 gezeigten Schaltungen wird im einzelnen im Zusammenhang mit den Fig. 13 bis 21 und insbesondere mit den Fig. 13A und 18 beschrieben. Leseoperationen umfassen wärend der Signalverarbeitung vier Zyklusarten. Jeder Zyklus besteht aus den mit den Zahlen 0 bis 7 numerierten acht Schritten. Jeder Schritt ist in einen ersten und einen zweiten Teil unterteilt, wobei im ersten Teil Datensignale übertragen und im zweiten Teil Steuerschaltungen für Operationen in nachfolgenden Zyklen eingestellt werden. Außerhalb der Zyklen gibt es Wartezeiten, in denen keine synchronen Signalverarbeitungsoperationen relativ zu den Puffern, zur Fehlerkorrektur und dergleichen ablaufen, auch wenn die Aufzeichnungs- und andere Leseschaltungen zu diesem Zeitpunkt aktiv sind. Von den vier Zyklen übertragen die beiden Zyklen A und B entsprechend Gruppen von Signalen zwischen den Puffern GB-1 und GB-2, wobei der A-Zyklus die Gruppe A eines jeden Segmentes und der B-Zyklus die Gruppe B eines jeden Segmentes überträgt. Formatgruppen werden immer während eines A-Zyklus übertragen. Der dritte Zyklus, der AB-Zyklus, steuert die Operation der in Fig. 16 gezeigten Fehlerkorrekturschaltungen. Wenn die Daten fehlerfrei sind, wird der AB-Zyklus weggelassen. Wenn ein nicht korrigierbarer Fehler vorliegt, wird die Leseoperation gestoppt. Der vierte ABC-Zyklus überträgt ein Segment aus sieben Bytes von Datensignalen aus den Fehlerkorrekturschaltungen 63 über das Kabel 203 in den Hauptpuffer 43.

Formatschaltungen und Decodierung

In den Fig. 13 und 13A sind der Decodierer 60 und die Formatsignalerkennung und die Steuerungen beschrieben. Der Decodierer 60 ist in monolithischen Schaltungsanordnungen 220 aufgebaut, die die Datenausgabesignale nicht nur entsprechend über die Leitungen 189-0 bis -8 und die Leitungen 190-0 bis -8 entsprechend den Kabeln 189 und 190 in Fig. 12 liefern, sondern auch eine Schaltung zur Erkennung ungültiger Codegruppen enthalten, die Signale über das Kabel 221, in den Fig. 12 und 15 mit 206 numeriert, und Formatcodegruppen über das Kabel 222 abgeben. Die Erkennung der Datenbits für die LBC-Codegruppen erfolgt nach der US-Patentschrift 36 24 637. Phasencodierte Datenbits werden nur durch den Decodierer 60 in bekannter Weise übertragen. Die Erkennung ungültiger Codewertsignale erfolgt nur in einem Matrixdecodierer, der ein Ausgangssignal für alle möglichen Codeveränderungen liefert, die nicht in Übereinstimmung mit den Format- oder Datencodegruppen benutzt wurden. Die Formatwerte werden unter Verwendung bekannter UND/ODER-Matrizen oder Gruppendecodierer in integrierter Schaltungsform decodiert.
Die nach Lauflänge codierten Datenwertsignale (LBC-Signale; 5 Signale pro Codewert) werden parallel von den entsprechenden Spurregistern in GB-1 über die Kabel 224 an entsprechende Anordnungen 220 geführt. Durch die Decodierschaltungen werden Codegruppen aus fünf Bits parallel in das zweite Coderegister gelesen. Die Ausgaben des zweiten Coderegisters werden auf die Detektoren für ungültige Codes und auf die Formatcodedetektoren geleitet. Bei phasencodierter Aufzeichnung wird dieser Vorgang später in dem Abschnitt mit der Überschrift "Phasencodierte Aufzeichnung" beschrieben. Die Ausgabe der vier Bit großen Codegruppen im Datenverarbeitungscode nach der Decodierung erfolgt in vier Schritten, d. h. die Datenbits laufen byteweise, wobei von jeder der Gruppen 220 ein Bit kommt, zu den Fehlerkorrekturschaltungen 63 durch den Puffer 191. Ungeachtet der Operation des Detektors für ungültige Codes und für den Formatcode werden die Daten byteweise dem Puffer 191 zugeführt. Die Anzeigesignale für ungültige Codewerte laufen über das Kabel 221 zum Kabel 206 der Fig. 15 und zu den aktiven Zeigerschaltungen 197 gemäß der nachfolgenden Beschreibung im Zusammenhang mit Fig. 15. Die Formatcodewertsignale laufen über das Kabel 222 zu Abstimmschaltungen 226. Die Schaltungen 226 sprechen auf die Mehrzahl der Spuren an, d. h. Ausgabesignale von den Decodierergruppen 220, und zeigen an, daß ein Formatwert erkannt wurde und liefern ein Formatanzeigesignal über die Leitung 227 an die Formatsteuerungen 230. Wenn alle Gruppen 220 Formatwert-Anzeigesignale liefern, läuft ein Signal "alle Formate" über die Leitung 228 an die Steuerungen 230.
Die Übertragungen von Datensignalen zu den Gruppen 220 werden eingeleitet durch das Signal 231 in Fig. 13 Puffer 1 voll, welches in Übereinstimmung mit den in Fig. 17 gezeigten Schaltungen erzeugt wird. Dieses Signal zeigt an, daß eine Gruppe von LBC- codierten Datensignalen im GB-1 gespeichert wurde. Wenn das Signal 231 aktiv wird, ist der GB-1 voll, und der später beschriebene A-Zyklus wird eingeleitet durch das Aktivierungssignal 232. Wenn das Signal 231 aktiv ist und keine anderen Operationen gleichzeitig ablaufen, befindet sich die in Fig. 20 gezeigte Taktsteuerung im Wartezustand. Sobald das Signal 231 aktiv wird, wird der A-Zyklus eingeleitet und erzeugt die Taktimpulse A0 bis A7. Die Register im GB-1 sind über Leitschaltungen innerhalb dieses Speichers an ein Kabel 224 zum Treiben der Anordnungen 220 angeschlossen. Alle im GB-1 in der aus fünf Bytes von LBC- codierten Daten bestehenden Gruppe gespeicherten Bitsignale werden gleichzeitig an den Decodierer 60 geliefert, d. h., die Gruppe wird für alle Spuren parallel, und zwar so lange decodiert, wie das Signal 232 vorhanden ist.
Die Kommutation der vier Bytes decodierter Datensignale wird durch über das Kabel 233 von den in Fig. 20 gezeigten Schaltungen empfangene Signale getaktet. Die LBC-codierten Daten werden in Gruppen von fünf Bytes dem Decodierer 60 und von dort byteweise den Fehlerkorrekturschaltungen 63 zugeführt.
Die Anzeigesignale für einen ungültigen Code auf dem Kabel 221 (Kabel 206 in Fig. 15) und die Signale für den Formatwertcode auf dem Kabel 222 haben dieselbe Dauer wie das Leitsignal 232 (siehe Fig. 17A). Durch das Kabel 222 laufende Signale werden durch die Abstimmschaltungen 226 interpretiert und gestattet der Formatsteuerung 230 die Art des empfangenen Formatsignales festzustellen.
Der LBC-Format- und Fehlerdetektor 223 erkennt nicht nur die Formatwerte durch Abstimmung (6 aus 8), sondern auch einen Fehler in der Paritätsspur sowie Paritätsfehler für phasencodierte Lesesignale. Da das Verfahren für die Paritätsspur anders verläuft als für eine Datenspur, ist die Schaltung für die Erkennung eines LBC-Paritätsspurfehlers gezeigt. Das ODER-Glied 234 leitet das Fehlersignal von der Decodierergruppe 220 für die Paritätsspur 8 zu den Zeigerschaltungen 197. Außerdem bildet das Formatwertsignal auf der Leitung 235 keinen Teil des Kabels 222, sondern wird einem UND-Glied 236. Dieses wird wahlweise betätigt zur Leitung des LBC-Codewertes während der Perioden A0 und A2 entsprechend der Darstellung durch die Signale 237 der Fig. 13A. Auf diese Weise werden zwei Abstimmungen des Formatwertes für die Paritätsspur sowie für die Codewerte vorgenommen. Das ODER-Glied 238 leitet die Taktimpulse A0 und A2 (von dem in Fig. 20 gezeigten Gerät) an das UND-Glied 236 und die Abstimmschaltungen 226. Die später beschriebenen Formatverriegelungen 1 und 2 in den Steuerungen 230 werden in den entsprechenden aufeinanderfolgenden Zyklusperioden A1 und A3 für die Erkennung der Formatgruppen eingeschaltet.
Ein LBC-Paritätsfehler wird ebenfalls durch Zusammenwirkung der UND-ODER-Schaltung 240 und der Antivalenzschaltung 241 erkannt, die die Signale dann durch das ODER-Glied 234 an die Zeigerschaltungen 197 weiterliefern. Das UND-ODER-Glied 240 und das Antivalenzglied 241 signalisieren einen Codewertfehler in der Paritätsspur, sobald die Leitung 235 einen Formatwert durch das UND-Glied 236 an den A2-Teil des UND-Oder-Gliedes 240 liefert und kein Majoritätsformatwertsignal auf der Leitung 227 liegt.
Außerdem wird das UND-ODER-Glied 240 in der phasencodierten Aufzeichnung zur Erkennung von Formatzeichen aus lauter Nullen verwendet. Im phasencodierten Betrieb (PE-Betrieb) werden Daten an diesem Punkt in der Datenbahn invertiert, so daß die Zeichen aus lauter Nullen für die Abstimmschaltung als Zeichen aus lauter Einsen erscheinen. Diese Erkennung wird durch das über die Leitung 242 empfangene, vom Prozessor 38 erzeugte, Signal aktiviert, welches anzeigt, daß PE-Signale vom Speichermedium gelesen werden. Gleichzeitig sind die Abstimmschaltungen 226 durch das PE-Signal über die Leitung 243 vom Prozessor 38 modifiziert worden und erkennen alle Einsen zur Erregung des UND/ODER-Gliedes 240. Die Ausgabe des Antivalenzgliedes 241 wird während des PE-Betriebes an die Zeigerschaltungen geleitet. Die Arbeitsweise im phasencodierten Betrieb wird später im Zusammenhang mit Fig. 22 genauer beschrieben.
Die Formatmarkierungsgruppen werden durch die Formatverriegelungen 1 und 2 der Schaltung 230 erkannt. Die Ausgaben des UND/ODER-Gliedes 240 werden durch die Signale A1 und A3 getaktet entsprechend der Darstellung durch die Linien mit der Beschriftung Einstellung Formatverriegelung 1 und Einstellung Formatverriegelung 2 in Fig. 13A. In diesem Zusammenhang verriegeln die UND-Glieder 244 bzw. 245 die Formatverriegelungen 1 und 2. Jedes Format wird durch zweimalige Abtastung der Abstimmausgabe erkannt. Wenn beide Abstimmungen ein Format anzeigen, wird auf ein Formatzeichen erkannt. °=c:100&udf54;&udf53;vu10&udf54;&udf53;vz9&udf54; &udf53;vu10&udf54;
Zur Erkennung eines jeden Wertes wird dieselbe Zeit benötigt. Die Formatverriegelungen werden erst eingeschaltet, wenn das UND-ODER-Glied 240 die Leitbedingung der Abstimmschaltung 226 erfüllt, daß ein Formatsignal erkannt wird.
In ähnlicher Weise reagiert das UND-Glied 227 auf das Einschalten der Formatverriegelung 1 und das Signal A4 und zeigt an, daß ein Formatsignal Marke 2 erkannt wurde. Der obige Vorgang bedeutet, daß das UND/ODER-Glied 240 wahlweise während des A-Zyklus eingeschaltet ist, d. h. zur Zeit A1 ist das UND/ODER-Glied 240 eingeschaltet während der Zeit für die Marke 1 und abgeschaltet während der Zeit A3. Die vom ODER-Glied 238 geleiteten Taktimpulse A0 und A2 takten auch die Operation der Abstimmschaltungen 226. Diese Taktierung in einem Detektor ist allgemein bekannt und wird daher nicht näher beschrieben.
Die Signale auf dem Kabel 222 zeigen an, welches die entsprechende Formatmarke von der zugehörigen Decodieranordnung 220 ist, d. h., ob es die Marke 1 ist, die Marke 2 oder lauter Einsen. Die Gruppe aus lauter Einsen wird durch das UND-Glied 248 und durch den Taktimpuls A4 erkannt, sobald die Formatverriegelung 1 zurückgestellt und die Formatverriegelung 2 verriegelt ist. Ein Formatsignal wird an den Prozessor 38 dadurch gegeben, daß das ODER- Glied 250 Signale entweder von der Formatverriegelung 1 oder von der eingeschalteten Formatverriegelung 2 weiterleitet, d. h. ein Formatcodewort durch die Abstimmschaltungen 226 erkannt wurde. Außerdem läuft ein Signalanzeigeformat über die Leitung 251 zum UND-Glied 252 und stellt die Verriegelung für den vollen Speicher GB-1 in Fig. 17 zurück. Der Taktimpuls A3 erregt zusammen mit dem Signal GC-8 das UND-Glied 252 zur Erzeugung dieses Kommandosignales. In ähnlicher Weise wird das Signal A4 durch das UND- Glied 253 weitergeleitet und stellt die Taktsteuerung der Fig. 20 in die A-Bedingung zurück zur Wiederholung eines Zyklus der Gruppe A. Jede Formatgruppe ist bekanntlich von der Segmentorganisation des Aufzeichnungsformates unabhängig, und somit ist die nächste von den Leseschaltungen verarbeitete Codegruppe ein Signalsatz der Gruppe A, wenn eine Formatcodegruppe einmal erkannt wurde.
Die Resynchronisation nach der US-Patentschrift 36 41 534 wird auch durch das Formatanzeigesignal auf der Leitung 351 eingeleitet. Das durch das UND-Glied 248 erzeugte aus lauter Einsen bestehende Gruppensignal schaltet die Einergruppenverriegelung 254 und dadurch das UND-Glied 255 ein. Das UND-Glied 255 reagiert auf die Rückstellung der Einergruppenverriegelung 254, das Signal für die Marke 2 vom UND-Glied 247 und das Formatanzeigesignal auf der Leitung 251 und startet die Resynchronisationsoperationen. Es ist zu beachten, daß im Format ein Signal für die Marke 2 das Ende eines Satzes von Datensegmenten anzeigt. Das durch das UND-Glied 248 abgefühlte Einergruppen-Markierungssignal und ein anschließender Wert für die Einermarkierung zeigen das Ende der Aufzeichnung an, in der ein Nachlaufsatz steht. Somit wird die Einergruppenverriegelung 254 entriegelt durch eine Bandoperation, d. h., eine neue Leseoperation wird gestartet und angezeigt durch das Signal auf der Leitung 256 oder das Gruppensignal für die Einermarke vom UND-Glied 246.
Am Ende des A-Zyklus, in dem der Codewert erkannt und geprüft wurde, werden die Formatverriegelungsschaltungen 1 und 2 durch das über die Leitung 260 von dem in Fig. 20 gezeigten Gerät empfangene Taktsignal A7 entriegelt. Durch diesen Vorgang wird die Formatsteuerung 230 auf den nächsten A-Zyklus vorbereitet, der wieder ein Formatcodewert sein kann. Die Resynchronisationscodegruppen sind Gruppen aus lauter Einsen. Da sie alle hinter der Markierung 2 kommen, blockiert die verriegelte Einergruppenverriegelung das Start-Resynchronisationssignal auf 257. Die Erkennung von Resynchronisationsmuster hebt die Datenübertragung auf, das in der in Fig. 13 gezeigten Schaltung erzeugte Signal wird jedoch für die Durchführung der Resynchronisation nur zum Einleiten der Spurabschaltoperationen benutzt. Die in Fig. 13 gezeigten Schaltungen werden über die Erkennung der Gruppen aus lauter Einsen hinaus nicht betroffen.
Die oben beschriebenen Operationen der Fig. 13 gelten für das Lesen in Vorwärtsrichtung. Wenn das magnetische Aufzeichnungssystem oder die Signalübertragung immer die Codegrupen in derselben Richtung zeitlich relativ übertragen, ist keine zusätzliche Decodierung erforderlich. In vielen magnetischen Aufzeichnungssystemen ist jedoch das Lesen in Vorwärts- und Rückwärtsrichtung erwünscht. In diesem Zusammenhang muß der aus den Gruppen 220 bestehende Decodierer 60 einen ersten Satz von Decodierschaltungen zu Abfühlen der Codegruppen in Vorwärtsrichtung und einen zweiten Satz von Decodierschaltungen zum Abfühlen in Rückwärtsrichtung umfassen. Die vom Prozessor 38 auf der Leitung 261 empfangenen Vorwärtssignale wählen dabei einen ersten Satz von Decodierern in den Gruppen 220 zur Decodierung der Codegruppen in Vorwärtsrichtung der Medienbewegung aus und einen zweiten Satz von Detektoren zur Decodierung von Codegruppen, die beim Transport des Mediums in Rückwärtsrichtung empfangen wurden. Ausgabesignale von den Decodierergruppen 220 sind in jeder relativen Bewegungsrichtung des Mediums in den entsprechenden Übertragern dieselben.

Schräglaufabfühlung

Nach der Übertragung von Datensignalen vom SKB 750 zur FK 63 wird anschließend die Erzeugung einiger Zeiger im Schräglaufdetektor 178 und die Einleitung der Spuraustastung durch die Spuraustaststeuerung 181 beschrieben. Diese Schaltungen arbeiten im asynchronen Teil des Lesesystems, d. h., vor der synchronen Übertragung auf Signalgruppenbasis vom SKB 750. Die vier Zyklen der synchronen Taktierung sind somit auf diese Schaltungen nicht anwendbar. Der Schräglaufdetektor 178 wird durch den Eingangs- und Ausgangszähler des Schräglaufentzerrungsgerätes 57 so getrieben, wie es in der US-Patentschrift 31 54 762 beschrieben ist. Ein übermäßiger Schräglauf wird dabei erkannt. In dieser Beziehung vergleichen die Vergleichsschaltungen 270, eine für jede Spur, die Zahlen in Eingangs- und Ausgangszähler des Schräglaufentzerrungsgerätes 57 zur Erkennung eines übermäßigen Schräglaufes von LBC-Lesesignalen entsprechend auf den Leitungen 271. Dieser übermäßige Schräglauf wird nach den Möglichkeiten des Schräglaufentzerrungsgerätes 57 bestimmt. Übermäßiger Schräglauf kann z. B. als ein Schräglauf von drei Gruppen von Datensignalen definiert sein, d. h., die am weitesten vorne liegende oder führende Spur hat drei Gruppen von Datensignalen von der am meisten zurückliegenden oder nachlaufenden Spur.
Ähnlich führen die Leitungen 275 entsprechende Anzeigesignale für übermäßigen Schräglauf für das Lesen phasencodierter (PE) Signale, die auch während der LBC-Aufzeichnung dazu benutzt werden, einen übermäßigen Schreibschräglauf zu erkennen. Das heißt, bei der Prüfung durch Lesen nach dem Schreiben während der Aufzeichnung überwachen die Vergleicher 270 den Schräglauf und liefern ein Schräglaufprüfsignal über das ODER-Glied 278 an die Mikroprozessor 38. In ähnlicher Weise laufen gelesene LBC-Signale für übermäßigen Schräglauf durch das ODER-Glied 279 zum Mikroprozessor 38 als LBC-Lese-Schräglaufprüfsignal. Die Leitungen 276 führen auch Signale, die den übermßigen Schreibschräglauf für die PE-Aufzeichnung anzeigen. Die Signale auf der Leitung 276 laufen auch über das Kabel 285 zur Spuraustasteinrichtung.
Bei den in Frage kommenden Ausmaßen des Schräglaufes kann ein übermäßiger LBC-Leseschräglauf (Leitungen 278) drei Gruppen oder 30 Aufzeichnungsrahmen oder Bytes groß sein. Der begrenzende Leseschräglauf kann mindestens 25 bis 27 Aufzeichnungsrahmen umfassen. Die Leitungen 275 werden beim PE-Lesen erregt, wenn der zugehörige Eingangszähler um 14 Datenrahmen vor dem Ausgangszähler (am weitesten zurückliegender Eingangszähler oder Lesesignal) liegt. Entsprechend werden die Leitungen 276 erregt, wenn der zugehörige Eingangszähler um vier oder mehr Aufzeichnungsrahmen vor dem Ausgangszähler liegt. Die zuletzt genannte Zahl wird für die Verträglichkeit mit dem Informationsaustauschstandard bei phasencodierter Aufzeichnung gewählt. Aus der vorhergehenden und der nachfolgenden Beschreibung geht hervor, daß mit den abgefühlten Schräglaufbeziehungen Fehler während des Lesens und der Aufzeichnung entsprechend dem Aufzeichnungsformat des Mediums somit dem Teil (Synchronisation oder Daten) der gegenwärtig verarbeiteten Signalaufzeichnung entsprechend gesteuert werden.
Außerdem gibt es zwei Phasen der Schräglauferkennung. Die erste liegt während des Lesens eines Vor- oder Nachlaufsatzes und des Anfangsteiles eines Datensignales und die zweite während des Lesens der Daten. Das Lesen der Daten erfolgt gemäß der US-Patentschrift 31 54 762, während das Lesen der zuerst genannten Aufzeichungsteile ein zusätzliches Merkmal zum beschriebenen System ist. Mit diesen zwei Phasen wird während des Lesens von Datensignalen und des Lesens nach dem Schreiben eine richtige Aufzeichnungsoperation geprüft.
Außer der Erkennung eines übermäßigen Schräglaufes erkennen die Vergleicherschaltungen 270 auch einen fast übermäßigen oder Grenzschräglauf. Mit dieser Anzeige wird sowohl die Resynchronisation als auch die Fehlerkorrektur eingeleitet. Im gezeigten Ausführungsbeispiel kann der fast übermäßige Schräglauf zwei Gruppen von LBC-codierten Daten zwischen dem am weistesten vorne liegenden Spursignal und dem am weitesten zurückliegenden Spursignal betragen. Wenn ein solcher fast übermäßiger Schräglauf zwischen einem Eingangs- und einem Ausgangszähler existiert, läuft ein entsprechendes Schräglaufgrenzsignal (MARG) über die Leitungen 272. Diese Schräglaufanzeigesignale werden vorübergehend im Register 273 gespeichert, wobei entsprechend für die Anzeige eines übermäßigen Schräglaufes und eines Grenzschräglaufes in jeder Spur jeweils eine Bitposition im Register 273 vorgesehen ist. Während der ersten Operationsphase, wenn Vor- oder Nachlaufteil der Aufzeichnung gelesen werden, läuft ein kontinuierliches Signal, welches anzeigt, daß der Eingangszähler noch nicht einmal vorgeschaltet wurde, von den Schaltungen 175 durch das ODER-Glied 274 und hält das Register 273 im Signalempfangszustand. Das Register 273 kann mehrere Phasenhalteriegel umfassen, die zum Empfang von Signalen durch das Ausgangssignal vom ODER-Glied 274 eingeschaltet werden. Wird das Signal abgenommen, so halten die Phasenhalteriegel den Signalzustand fest, bis ein neues Signal empfangen wird. Auf diese Weise werden die Ausgangssignale von den Vergleicherschaltungen 270 kontinuierlich durch die Register 273 zur Verwendung durch die Spuraustaststeuerung 181 geliefert.
Während der zweiten Operationsphase, d. h. während Daten gelesen werden, nimmt die Schaltung 175 das Signal für die nicht erfolgte erste Vorschaltung des Eingangszählers ab und übergibt die Steuerung des Registers 273 einem vom Schräglauf-Entzerrungsgerät 57 empfangenen Steuersignal. Jedesmal, wenn ein Datenlesekanal ein Signal an das Schräglaufentzerrungsgerät 57 liefert und dieses in dessen Registern gespeichert worden ist, liefert das Schräglauf- Entzerrungsgerät 57 ein Signal "Ende Einlesezyklus" durch das ODER-Glied 274, um die Register 273 zum Empfang der Ausgabesignale von den Vergleicherschaltungen 270 momentan zu betätigen. Solche Signale werden dann festgehalten, bis das nächste Signal in das Schräglaufentzerrungsgerät 57 eingelesen wird. Der Signalzustand der Register 273 wird also jedesmal auf den neuesten Stand gebracht, wenn das Schräglauf-Entzerrungsgerät 57 ein neues Signal von einem der Lesekanäle empfängt. Die Erzeugung des Signales "Ende Einlesezyklus" wird nicht näher beschrieben, da sie keinen wesentlichen Teil der Erfindung bildet und die Erzeugung solcher Signale allgemein bekannt ist.

Spuraustaststeuerungen

Die Spuraustastungssteuerungen 181 empfangen die Schräglaufinformation vom Schräglaufdetektor 178 sowie Zeigersignale von der Zeigerschaltung 197, um Spuraustastoperationen innerhalb des Schräglaufentzerrungsgerätes 57 vorzunehmen. Die Steuerungen 181 leiten die Spuraustastung unter jeder der vier Bedingungen ein, die durch die Eingangssignale zu den UND-Teilen A1, A2 und A3 der Austastverriegelungen (DTL) 283 (eine für jede Spur) und zum UND-ODER-Glied 289 dargestellt sind. Die Steuerung der Phase 1 der Spuraustastung hängt vom Schräglauf der Lesesignale während der Einstelloperationen ab, während die übrigen Bedingungen während des Lesens der Datensignale bestimmt werden. Eine begrenzte Spuraustastung wird außerdem wahlweise zur Resynchronisation unabhängig von den Fehlerbedingungen während des Lesens der Datensignale eingeleitet.
Während der Phase 1 werden die DTL's 283 der Spuraustaststeuerung wahlweise durch die Austastspur-Nachlaufverriegelung 184 (DT-Nachlaufverriegelung) oder durch die Austastspur-Vorlaufverriegelung 290 (DT-Vorlaufverriegelung) verriegelt. Die Phase 1 erstreckt sich von der Erkennung des Blockanfanges (BOB) bis zum Anfang des Lesens der Datensignale. Während dieser Phase sendet das Register 273 kontinuierlich die Schräglauf-Grenzwertsignale und die Signale für übermäßigen Schräglauf an die Spuraustaststeuerungen 181. Das ODER-Glied 296 betätigt mit jedem der Schräglauf-Grenzwertsignale ein UND-Glied 295 zur wahlweisen Verriegelung entweder der DT-Vorlaufverriegelung 290 oder der DT- Nachlaufverriegelung 284 entsprechend der Schräglaufanalyse der Abstimmschaltungen 294. Diese Verriegelungen leiten dann entsprechend Austastspur-Anzeigesignale an die DTL&min;s 283 nach den dann durch die Signale von den Vergleichern 270 angegebenen Schräglaufbedingungen.
Um die DTL's 283 zur Einleitung der Spuraustastung am Anfang des Datenlesens einzuschalten, wird eine Nachlaufbedingung einiger Spuren nach der Anzeige durch die Austastspur-Nachlaufverriegelung 284 durch den Eingabeteil A1 festgesetzt. Dieser Teil A1 kombiniert die über das Kabel 285 vom Register 273 empfangenen Schräglaufanzeigesignale mit dem 6/8-Spurvorlaufsignal und betätigt die Austastspur-Nachlaufverriegelung 284. In diesem Fall werden die DTL's 293 entsprechend durch die Schräglaufanzeiger mit Nachlaufbedingung verriegelt (die Werte der Eingangszähler liegen am dichtesten an dem dann bestehenden Wert im Ausgangszähler). Der Ausdruck 6/8-Vorlauf bedeutet, daß mindestens 6 von 8 Spuren (Parität ausgenommen) einen Vorlauf aufweisen.
Wenn andererseits die Abstimmschaltung 294 anzeigt, daß 6 von 8 Spuren (Parität ausgenommen) nachlaufen - d. h., ein oder zwei Spuren zeigen einen extremen Vorlauf - dann reagiert der Teil A1 der Austastspur-Vorlaufverriegelung 290 auf dieses Signal und das Ausgabesignal des UND-Gliedes 295. Das UND-Glied 295 zeigt mit seinem Ausgangssignal an, daß der Lesezähler des Schräglaufpuffers noch nicht vorgeschaltet wurde, also noch der Vorlaufsatz gelesen wird, und das Lesen von Daten noch nicht begonnen hat. Das aktive Signal der Verriegelung 290 läuft zu dem UND- ODER-Glied 289 und schaltet wahlweise die DTL's 283 entsprechend den am weitesten vorlaufenden Spuren.
In der vorgezogenen Form werden die Verriegelungen 290 und 284 abgefühlt, wenn die am weitesten vorlaufende Spur den vierzehnten Rahmen oder das Datenbyt erreicht hat. Das heißt, daß vom Markierungssignal M1 an die am weitesten vorlaufende Spur bereits 14 Datenbits eingelesen hat. Ein Schräglauf-Begrenzungssignal von einer Spur, welches durch das ODER-Glied 296 läuft, wenn der Ausgangszähler noch nicht vorgeschaltet wurde, besagt, daß mindestens eine Spur bis zum 14ten Rahmen vorgelaufen ist und daß von mindestens einer anderen Spur noch nicht das Markierungssignal am Ende des Vorlaufsatzes gelesen wurde.
Sobald der Auslesezähler des Schräglaufentzerrungsgerätes 57 während der Phase 1 vorgeschaltet wurde, d. h. eine volle Gruppe von Datenbytes, wie z. B. die Gruppe A zusammengesetzt wurde, wird den Teilen A2 der Verriegelungen 284 und 290 ein Rückstellsignal zugeführt, welches sie zurückstellt. Wenn beide Verriegelungen zurückgestellt sind, werden die Rückstellsignale durch das ODER- Glied 299 geführt und starten das Leseprüfsignal über die Leitung 300. Die Invasion dieses Signales wird als ein Eingangssignal dem UND-Glied 295 zugeführt, welches die Eingabeeinstellung der beiden Verriegelungen vornimmt. Daher endet die Phase 1 der Schräglaufprüfung, und es wird keine weitere Prüfung vorgenommen, wenn der Auslesezähler einmal umgelaufen, d. h. eine volle Gruppe Datensignale zusammengesetzt ist.
Um die Spuraustastung der Phase 1 einzuleiten, werden die Schräglaufanzeiger auf der Leitung 276 mit aktiven Ausgangssignalen der Verriegelung 284 kombiniert. Während der Vorlaufsituation wird das durch das Ausgangssignal der Verriegelung 290 aktivierte Ausgangssignal des UND-ODER-Gliedes 289 dem Teil A2 aller DTL's 283 zugeleitet. Dieses Signal wird mit den Zeigersignalen von den Schaltungen 197 kombiniert zum Schalter der DTL's eine vorlaufende fehlerhafte Spur kann nur durch Kombination der Signale der Austastspur-Vorlaufverriegelung 290 mit den Zeigersignalen von der Zeigerschaltung 197 erkannt werden. Diese Zeigersignale geben den Zustand des fast übermäßigen Schräglaufes in den entsprechenden Spuren an. Die Zeigersignale werden also nicht nur zur Fehlerkorrektur benutzt, sonder auch, um am Anfang zu bestimmen, ob eine von gegebenen mehreren vor- oder nachlaufenden Spuren für die Schräglaufentzerrung als fehlerhaft ermittelt und ausgetastet werden sollte oder nicht.
Während der Datenlesephase werden die DTL's 283 wahlweise entweder durch die Eingangsteile A2 oder A3 verriegelt, so daß also die Teile A2 während der Phase 1 und während der Phase 2 benutzt werden. Der Eingangsteil A1 des UND-ODER-Gliedes 289 empfängt während des Datenleseteiles wahlweise die zyklischen Signale des Ausgangszählers über die Leitung 289 vom Schräglauf-Entzerrungsgerät 57, d. h., jedesmal wenn eine Gruppe von Signalen aus diesem Gerät ausgelesen wird, werden die Schräglaufbedingungen geprüft. Das Ausgangssignal des ODER-Gliedes 296 zeigt den Grenzschräglauf an und wird von dem Ausgangszählerzyklussignal durch das UND-ODER-Glied 289 geleitet zur teilweisen Aktivierung aller A2-Eingangsteile der DTL 283. Dieses Signal wird dort mit den über das Kabel 288 von den Zeigerschaltungen 197 empfangenen Zeigersignalen kombiniert. Die Teile A1 und A2 werden beide während des RLL-Betriebes und während des PE-Betriebes bei der Einleitung des Datenlesens einer Aufzeichnung auf einem magnetischen Medium benutzt.
Die Teile A3 der DTL's 283 leiten die Austastung während des Datenlesens im PE-Betrieb ein. Diese Schaltungsteile reagieren gemeinsam auf Signale vom Taktfühler 172, der einen Verlust der Signalumhüllung und den PE-Betrieb angibt nach Anzeige durch den Prozessor 38 über die Leitung 291 und liefert die Spuraustast- Einleitungssignale über das Kabel 282 an das Schräglauf- Entzerrungsgerät 57. Zeigersignale auf dem Kabel 288 können aber auch die Austastung beim PE-Betrieb einleiten.
Die Eingabeteile A4 sind der Rückstell- und Halteteil. Jeder DTL 283 hält die Verriegelung bekanntlich im aktivierten Zustand. Über die Leitung 292 empfangene Rückstellsignale stellen alle DTL's 283 bei einer Resynchronisation zurück, die bewirkt wird bei Beginn des Lesens einer Aufzeichnung durch den Prozessor 38.
Wegen der Resynchronisationsmöglichkeiten des Lesesystems und der Sperrung der Spuraustastung bis zum übermäßigen Schräglauf und einem Zeigersignal auf dem Kabel 288, das eine übermäßige Schräglaufsituation beim Lesen anzeigt, wird die Austastung zu Beginn eines Resynchronisationsmusters durch die Leseübertrager wahlweise eingeleitet. Dabei reagieren die UND-Glieder 302 auf das Resynchronisations-Startsignal auf der Leitung 257 und leiten die bestehenden Zeigersignale über das Kabel 288 an die UND-Glieder 281, um eine begrenzte Austastung während des Resynchronisationsteiles einzuleiten, um die Resynchronisation der entsprechenden Leseschaltungen zwischen den Aufzeichnungen zu erleichtern. Während der begrenzten Austastung werden Lesesignale durch das Schräglauf-Entzerrungsgerät 57 verarbeitet. Die in Fig. 14 gezeigten Steuerungen werden nur betätigt, um die Resynchronisation eines solchen Lesesignales zu ermöglichen. Dadurch ist sichergestellt, daß eine Grenzsituation erreichende Leseschaltung automatisch auf die richtige Einlesefolge in das Schräglauf- Entzerrungsgerät 57 mit dem richtigen Schräglauf eingeregelt werden kann und seinen frequenzveränderlichen Lesetaktgeber durch das Resynchronisationsbündel entsprechend dem oben erwähnten Patent selbst regelt. Auf diese Weise wird die Spuraustastung bis zum letztmöglichen Zeitpunkt verzögert, wenn eine im Grenzbereich arbeitende Leseschaltung beginnt, Resynchronisationsdaten zu verarbeiten. Die Austasteinleitung gestaltet den frequenzveränderlichen Takt dieser Spur empfindlicher für das Resynchronisationssignal und verstärkt dadurch die Wahrscheinlichkeit, daß die Schaltung automatisch den richtigen Betrieb während der Resynchronisationssätze einregelt.

Schräglaufentzerrung

Der Betrieb des Schräglauf-Entzerrungsgerätes 57 wird in der Eingangszählerschaltung (EZ-Schaltung) 175 in Fig. 14A eingeleitet. An die Eingangszählerschaltungen 301 über die Einlerleitungen vom Detektor 56 gelieferte Ausgangssignale werden durch vom Detektor 56 erzeugt Taktsignale über die Taktleitung so getaktet, daß die zehn Einerzähler in jeder der Schaltungen 301 vorgeschaltet werden. Eine derartige Schaltung ist für jede zu den verschiedenen Spuren auf dem Medium gehörende Leseschaltung vorgesehen. Jeder Vor- und Nachlaufsatz sowie jedes der vorher beschriebenen Resynchronisationsmuster enthalten zehn Einsen in einer Zeile. Die Zähler für diese zehn Einsen in den entsprechenden Schaltungen erkennen, daß ein Signal für die Markierung (Rückwärtslesen) oder die Markierung 2 (Vorwärtslesen) erkannt werden wird. Wenn während einer Taktzeit eine Null geliefert wird, werden die Zähler für diese zehn Einsen zurückgestellt und damit sichergestellt, daß nur zehn aufeinanderfolgende Einsen einen Überlauf erzeugen und die Verriegelung für diese zehn Einsen in den entsprechenden Schaltungen verriegeln. Jede der Schaltungen 301 arbeitet mit der Frequenz des gelesenen Signales in der entsprechenden Spur. Somit können die Verriegelungen in den Schaltungen 301 für die zehn Einsen zu unterschiedlichen Zeitpunkten verriegelt werden. Wenn sie verriegelt werden, so liefert jede dieser Verriegelungen ein Aktivierungssignal an das entsprechende UND-Signal 303 zum Vorschalten des Eingangszählers des Schräglauf-Entzerrungsgerätes 57 (der Einfachheit halber als Teil einer jeden Schaltung 301 dargestellt). Die Verriegelung für die zehn Einsen liefert auch das Aktivierungssignal durch das ODER-Glied 301 und schaltet die Eingangszählerverriegelung für den ersten Schritt 302. Wenn diese Verriegelung in einer der Schaltungen 301 aktiv wird, wird dadurch die Verriegelung für den ersten Eingangszählerschritt 302 verriegelt. Diese Verriegelung liefert im verriegelten Zustand ein Aktivierungssignal durch das ODER-Glied 274 und schaltet die Register 273 auf den Empfangsanfang der Ausgabe des Vergleichers 270 gemäß obiger Beschreibung.
Das UND-Glied 303 leitet vom Lesesignal durch den Detektor 56 auf bekannte Weise abgeleitete Taktimpulse zum Vorschalten eines jeden entsprechenden Eingangszählers zwecks Übertragung von Signalen in das Schräglaufentzerrungsgerät 57. Die Ausgangssignale der OdER-Glieder 281 werden außerdem invertiert und dem UND-Glied 303 zugeführt, um anzuzeigen, daß die entsprechende Spur nicht ausgetastet ist. Wenn die entsprechenden ODER-Glieder 281 also ein Austastanzeigesignal liefern, wird das zugehörige UND-Signal 303 abgeschaltet und dadurch der zugehörige Eingangszähler daran gehindert, Schrittsignale in das Schräglauf-Entzerrungsgerät 57 zu geben. Die Austastanzeigesignale werden also vom Kabel 282 an das Schräglauf-Entzerrungsgerät 57 geleitet und schalten den Ausgabezähler unabhängig von der Abschaltung eines gegebenen Eingabezählers. Solch ein Austastsignal ermöglicht auch das Auslesen aus dem Schräglauf-Entzerrungsgerät 57 ohne Signale von einer Austastung entsprechend der US-Patentschrift 32 62 907.
Die Schaltungen 175 werden jedesmal zurückgestellt, wenn ein Start-EA-Signal (SIO) von der Zentraleinheit an das E/A-Steuergerät abgegeben wird. Zum Rückstellen der Schaltung braucht nur die Verriegelung 302 und alle zehn Einsen festhaltende Verriegelungen zurückgestellt zu werden. Die Zähler für die zehn Einsen werden durch jede vom Detektor 56 gelieferte Null zurückgestellt. Das UND-Glied 301 A reagiert auf das Signal "keine Eins", und das Taktsignal und stellt die Zähler für die zehn Einsen zurück.
Wenn ein Resynchronisationsbündel auftritt, kann durch eines der UND-Glieder 302 bekanntlich eine Austastung erzwungen werden. Dann leitet das zugehörige ODER-Glied 281 das Austastsignal und schaltet das UND-Glied 303 zu Anfang des Resynchronisationsbündels ab. Der Zähler für die zehn Einsen reagiert auf diese zehn Einsen in einer Zeile in der Mitte des Resynchronisationsbündels und verriegelt wieder die Verriegelung für die zehn Einsen, die vorher durch die erzwungene Austastung zurückgestellt wurde. Beim Empfang vom Detektor 56 wird das UND-Glied 303 wieder eingeschaltet und leitet Taktsignale weiter, um wieder den entsprechenden Eingangszähler zur Weiterleitung der Signale für die Markierung 2, die am Ende des Resynchronisationsmusters stehen, in das Schräglaufentzerrungsgerät 57. Wenn die Resynchronisation festgelegt ist, werden die Spuraustastriegel 283 durch die UND-Glieder 278 entriegelt.
Im PE-Betrieb werden die 40 Nullen im Vorlauf- oder Nachlaufsatz zu Einsen invertiert und betätigen dann dieselben Zähler für die zehn Einsen. Bei Erkennung eines PE-Markierungssignales und der zehn Einsen beginnen die entsprechenden Eingangszähler zu zählen.

Fehlerzeiger (Hinweissignale)

Zeigersignale, d. h. Signale, die auf mögliche oder tatsächliche Fehlerbedingungen zeigen, bestehen aus Qualitätsanzeigesignalen. Solche Signale werden vorzugsweise in der in der US-Patentschrift 36 39 900 beschriebenen Art erzeugt. Die vorliegende Erfindung sieht zusätzliche Verarbeitungsfunktionen für die Zeigersignale vor, die die Möglichkeiten der Fehlerkorrektur an einem gelesenen Signal verbessern.
Die sogenannten Hardware-Zeiger werden im Detektor 56 (Fig. 12) erzeugt und dann über das Kabel 59 dem Schräglaufentzerrungsgerät 57 zugeführt. Dort werden diese qualitätsanzeigenden Zeigersignale mit den über das Kabel 58 empfangenen Datensignalen geradegesetzt. Sobald das Schräglaufentzerrungsgerät 57 eine Gruppe von Datensignalen an den Puffer 185 liefert, werden auch die zugehörigen Zeigersignale gleichzeitig einem Teil des Gruppenpuffers zugeführt, in dem eine Zeigerbitposition für jede Spur einer Gruppe von Datensignalen entspricht. Diese gepufferten Zeigersignale werden über das Kabel 306 dem Zeigerteil des Segmentpuffers 201 in den Fehlerkorrekturschaltungen 63 zugeführt und von dort über das Kabel 305 als "Hardware-Zeiger" an die Zeigerschaltungen geleitet. Diese Übertragung umgeht die Decodieroperation für die Datensignale im Puffer 185 und dadurch werden die Zeiger mit den zwei Gruppen von Datensignalen gepuffert, d. h. mögliche Fehlerbedingungen in beiden Gruppen werden mit der entsprechenden Gruppe von Datensignalen nach dem Grundgedanken der oben erwähnten Patentschrift weitergeleitet. Außerdem zeigen Signale auf dem Kabel 306 an, daß eine Fehlerbedingung durch ein Signal für niedrige Qualität angezeigt werden kann, nachdem der Fehler tatsächlich auftritt.
In Fig. 15 laufen die "entsprechenden" Hardware-Zeiger im Puffer 201 über das Kabel 305 zu den UND-ODER-Gliedern 307, von denen für jede der Spuren 0 bis 8 eines vorgesehen ist. Die UND-ODER- Glieder 307 sind als Verriegelungsschaltung geschaltet, die die Zeiger während der Verarbeitung eines Datensegmentes festhalten. Diese Verriegelungsschaltungen werden durch das Taktsignal ABC-7 entriegelt, wenn die entsprechenden Zeiger-Speicher-Zähler 309 auf Null (oder eine andere Bezugszahl) gezählt wurden, um die vorher existierenden Bedingungen anzuzeigen.
Bei Betätigung liefern die UND-ODER-Verriegelungen 307 Einschaltsignale an die Generatorschaltungen 310, von denen eine für jede Spur vorgesehen ist. Diese Schaltungen erzeugen Zeigersignale für die Fehlerkorrekturschaltungen 63 in Fig. 16, die über das Kabel 311 laufen, welches eine Signalbahn für jede Spur enthält. Die Teile A1 der Generatorschaltungen 310 leiten die Hardware- Zeiger bei Empfang eines Einschaltsignales über die Leitung 312 von den Fehlerkorrekturschaltungen 63. Das Signal auf der Leitung 312 stellt die Erkennung einer Fehlerbedingung durch die Fehlerkorrekturschaltungen dar, die die Benutzung der Zeigersignale erfordert. Dieses Signal und seine Bedeutung werden näher im Zusammenhang mit Fig. 16 beschrieben.
Gültige Zeiger werden ebenfalls durch die entsprechenden A2-Teile der Generatorschaltungen 310 auf die Sammelleitung 311 geleitet. Die A2-Teile werden während des Lesebetriebes eingeschaltet, wenn das Datenende (&udf53;lu,4,,100,5,1&udf54;EOD&udf53;lu&udf54;) nicht empfangen wurde gemäß Anzeige durch das über die Leitung 313 vom Mikroprozessor 38 empfangene Signal. Die gültigen Zeiger, d. h. Zeigersignale, die eine ausgeführte Fehlerkorrektur entsprechend der Zeigerbedingung anzeigen, sind als Korrekturzeigersignale ungeachtet der Anforderung von Zeigersignalen von den Fehlerkorrekturschaltungen weiterzuleiten.
In der erwähnten US-Patentschrift 36 39 900 wird auch erklärt, daß Fehlerbedingungen oder mindertwertige Signale vor dem eigentlichen Datenfehler stehen. Um diese Erkenntnis voll auszunutzen, speichern die Zeigerspeicherzähler 309 Zeigersignale für acht fehlerfreie Aufzeichnungssegmente und erzeugen so eine Art "Rückschau der Fehlerzeiger". Die Zeiger vom ersten Gruppenpuffer 185 in Fig. 12 werden nicht nur den Zeigern im zweiten Gruppenpuffer 201 zugeführt, sondern auch direkt auf die Zeigerschaltungen 15 geleitet, um die Zeigerspeicherzähler 309 zu steuern. Die ODER-Glieder 314 leiten Hardware-Zeigersignale vom Kabel 306 und gültige Zeigersignale von den UND-ODER-Gliedern 317 weiter und stellen die Zeigerzähler in eine Fehleranzeigestellung zurück. Durch diese Rückstellung wird verhindert, daß die UND-ODER-Verriegelungen 307 zurückgestellt werden, und dadurch halten sie die Zeiger auf einer Rückschaubasis. Die UND-ODER- Glieder 307 können somit die Zeiger vom Segmentpuffer 201 empfangen, die zu den durch die Fehlerkorrekturschaltungen 63 verarbeiteten Datensignalen gehören, oder sie können die Zeigersignale auf dem Kabel 306 empfangen. Soweit zwei Gruppen von Signalen gleichzeitig verarbeitet werden (ein Segment), sind die Zeigersignale im Puffer 201 relativ zu den Datensignalen in den Gruppen A und B "vorausschauende" bzw. "rückschauende" Zeigersignale.
Gültige Zeigersignale werden in den in Fig. 15 gezeigten Schaltungen in den gültigen Zeigersignalverriegelungen (VPL) 316 gespeichert. Jede entsprechend verriegelte Verriegelung zeigt an, daß ein Zeigersignal einer tatsächlichen Fehlerkorrektur der Schaltung 63 entspricht. Die Zeiger haben also gültig auf eine tatsächliche Fehlerbedingung hingewiesen, in der eine Fehlerkorrektur durchgeführt oder ein Codefehler durch die Formatschaltungen 61 erkannt wurden. Durch Betätigung der UND-ODER-Schaltglieder 317 werden die VPL's eingeschaltet. Die A1-Teile der UND-ODER-Glieder 317 werden eingeschaltet, wenn eine Fehlerkorrektur durch die Schaltung 63 in der entsprechenden Datenbitposition durchgeführt wurde. Die über das Kabel 318 empfangenen FK-Spurkorrektursignale betätigen gemeinsam die A1-Teile, wenn das entsprechende Datenbit durch die Fehlerkorrekturschaltung 63 gemäß Darstellung durch die ABC-Taktsignalleitung 319 in den FK-Byteausgabepuffer 204 übertragen wird. Eine genauere Beschreibung erfolgt im Zusammenhang mit Fig. 16.
Die A2-Teile der UND-ODER-Glieder 317 reagieren gemeinsam auf das über das Kabel 206 in Fig. 12 oder 221 in Fig. 13 empfangene LBC-Fehlersignal und auf den LBC-Betrieb und nicht auf das über das Kabel 313 empfangene Datenendsignal, welches oben in Zusammenhang mit der Korrekturzeiger-Generatorschaltung 310 erwähnt wurde. Aus obiger Beschreibung geht hervor, daß die VPL's 316 durch jedes Maschinenzeiger- oder gültige Zeigersignal verriegelt werden, die als Korrekturzeiger über das Kabel 311 gegeben werden und zu einer tatsächlichen Fehlerkorrektur führen. Die VPL's 316 werden auch verriegelt, wenn durch ein ungültiges LBC-Codezeichen ein "Hardware-Fehler" angezeigt wird.
Die A3-Teile der UND-ODER-Glieder 317 bilden den verriegelnden Eingang. Während der Verarbeitung eines jeden Datensegmentes kann jede UND-ODER-Schaltung 317 einmal zur Lieferung eines Teilsignales an die Dauerzeigerzähler 325 eingeschaltet werden. Nach dem ABC-Zyklus und vor dem nächstfolgenden A-Zyklus (Fig. 18) stellt das bei 337 in Fig. 18 auftretende Signal "Puffer 1 voll" alle UND-ODER-Glieder 317 zurück. Alle diese Schaltglieder sind dann zum Empfang von Zeigersignalen bereit.
Eine einmal eingeschaltete gültige Zeigersignalverriegelung 316 bleibt mindestens bis zur vollständigen Verarbeitung von sieben Datensegmenten eingeschaltet. Die Zeigerspeicherzähler 309, die durch ein über das Kabel 306 empfangene Hardware-Zeigersignal oder durch die durch die ODER-Glieder 314 laufenden Einschaltsignale für die gültigen Zeigersignalverriegelungen 316 zurückgestellt werden, speichern die Zeigersignale für eine Periode von sieben Datensegmenten, auch wenn die Bedingung für das Maschinenzeigersignal oder das LBC-Zeigersignal inzwischen gelöscht wurde. Die VPL's 316 werden zurückgestellt, sobald die Zeigerspeicherzähler 309 eine Bezugszahl (wie z. B. Null) erreichen und damit anzeigen, daß sieben Datensegmente durch die Leseschaltungen fehlerfrei oder ohne Empfang eines Maschinenzeigersignals verarbeitet wurden. Die Zeigerspeicherzähler 309 liefern entsprechende fehlerfreie Anzeigesignale über die Leitungen 322 zur Rückstellung der VPL's 316. Die UND-Glieder 323 reagieren entsprechend auf Signale auf den Leitungen 322 und den LBC-Betrieb und das NICHT-Datenendsignal auf der Leitung 313 und stellen die VPL's 316 zurück. Die Rückstellung wird synchronisiert durch den ABC-7-Taktimpuls, der über die Leitung 324 von den in Fig. 20 dargestellten Taktschaltungen empfangen wurde.
Aus der obigen Beschreibung geht hervor, daß Zeigersignale basierend auf Fehlerkorrekturen in einer Spur erzeugt werden können, sobald die Fehlerbedingung nicht mehr existiert. Andere Spurschaltungen können nachfolgend Hardware-Zeigersignale, gültige Zeigersignale und dergleichen erzeugen. Bei all diesen Vorgängen wird keine Spur ausgetastet, vorausgesetzt, daß kein übermäßiger Schräglauf auftritt. Wenn eine Signalamplitude vorübergehend verlorengeht oder eine übermäßige Phasenverschiebung den Verlust von einem oder mehreren Datenbits einer gegebenen Spur verursacht, nimmt der Vorlauf oder Nachlauf der Spur zu, d. h., der entsprechende Eingangszähler wird nicht synchron mit der Datenfrequenz auf der entsprechenden Spur aufgrund eines solchen Verlustes vorgeschaltet. Wenn diese Situation auftritt, weist die Bedingung des fast übermäßigen Schräglaufes auf den Verlust der Datenbits hin, die durch die in Fig. 14 gezeigten Spuraustaststeuerschaltungen interpretiert wird und eine Austastung unter bestimmten Bedingungen auslöst. Indem man die Austastung soweit wie möglich verzögert, kann eine größere Anzahl von Fehlern dadurch korrigiert werden, daß sich der leistungsfähige Fehlerkorrekturcode, der im Zusammenhang mit den in Fig. 16 gezeigten Schaltungen beschrieben wurde, von solchen Fehlern erholen kann, wenn die ein überlagerndes ausgedehntes Fehlerbündel nicht verursachende Fehlerbedingung einmal verschwindet. Aufgrund dieser leistungsfähigen Codes kann die Spuraustastung mit Sicherheit verzögert werden im Gegensatz zur anderen Aufzeichnungsschemata, worin nur eine fehlerhafte Spur erfolgreich korrigiert werden kann.
Der Zustand eines überlagernden ausgedehnten Fehlerbündels wird durch einen Dauer-Fehlerzeiger wiedergegeben. Durch willkürliche Definition ist ein ausgedehnter Fehlerzustand definiert als ein Zustand, in dem gültige Zeigersignale in mehr als zwölf zusammenhängende Datensegmente in einer gegebenen Spur existieren, d. h., die VPL's 316 bleiben während der Korrektur von zwölf Datensegmenten eingeschaltet. Die Dauerzeigerzähler 325 schalten in diesem Zusammenhang für jeden von den entsprechenden UND-ODER- Gliedern 317 empfangene Signal vor, d. h., jedesmal, wenn die FK- Schaltungen 63 einen Fehler in einem gegebenen Datensegment korrigieren, wird ein Einschaltsignal an die entsprechenden VPL's 316 geliefert. Dasselbe Signal schaltet auch die zugehörigen Dauerzeigerzähler 325 vor. Wenn ein UND-ODER-Schaltglied 317 eingeschaltet wird, wird durch den Schaltübergang der zugehörige Dauerzeigerzähler 325 vorgeschaltet. Nach der Zeit ABC-7 werden die UND-ODER-Glieder 317 zurückgestellt durch die Schaltungen 39, um die nächste Taktsignalfolge A-0 bis ABC-7 vorzubereiten. Beim Erreichen der Zahl 12 liefern die Dauerzeigerzähler 325 ein Einschaltsignal für die Dauerzeigerverriegelungen (PPL) 326 und zeigen damit ausgedehnte oder wiederholte Fehlerbedingungen in den entsprechenden Spuren an.
Die Dauerzeigerzähler 325 können sich mit ihrem Wert dem Schwellenwert von zwölf fehlerhaften zusammenhängenden Datensegmenten nähern und doch die Dauerzeigerverriegelungen 326 noch nicht einschalten. Bei der Rückstellung liefern die VPL's 316 ein Einschaltsignal über die zugehörigen Leitungen 327 zur Rückstellung der Dauerzeigerzähler 325 auf die Bezugszahl oder die Zahl 0 sowie zur Rückstellung der Dauerzeigerverriegelungen 326.
Die oben erwähnten gültigen Zeigersignale und die Dauerzeigersignale werden zusammen mit den Schräglauf-Grenzzeigersignalen wahlweise durch die UND-ODER-Glieder 329 und von dort auf die Zeigersignal-Sammelleitung 288 geleitet, wobei sie die Register 328 treiben. Die wahlweise Weiterbildung basiert auf dem vom Aufzeichnungsmedium gelesenen Format und auf dem gegenwärtig verarbeitenten Teil des aufgezeichneten Signalformates. Beim Lesen von LBC-codierten Datensignalen erscheinen zu irgendeinem Zeitpunkt während des Lesens eines Aufzeichnungsblocks alle drei Arten von Zeigersignalen auf der Zeigersignal-Sammelleitung 288. Der Decodierer 327 liefert vier Phasensignale, die sequentiell die Eingabeteile A1 bis A3 (nicht in dieser Reihenfolge) der UND-ODER-Glieder 329 einschalten, wobei der Teil A4 für Fehlersuchverfahren außerhalb des Rahmens der vorliegenden Erfindung benutzt wird. Beim Lesen von LBC-codierten Signalen während des Vorlaufsatzteiles werden die A3-Eingabeteile wahlweise durch den Decodierer 327 so eingeschaltet, daß sie die Schräglauf-Grenzanzeigesignale vom Kabel 329 A an die Zeigersignalsammelleitung 288 liefern. Das in Fig. 14 gezeigte Gerät nimmt bekanntlich die geleiteten Zeigersignale von der Zeigersignalsammelleitung 288 ab und benutzt sie wahlweise zur Austastung von Lesesignalkanälen unter Schräglaufgrenzbedingungen. Diese Schräglauf-Grenzsignale werden dann an den zugehörigen A2-Eingangsteil der Spuraustastverriegelungen 283 in Fig. 14 angelegt. Beim Lesen wählen also die Schräglauf-Grenzsignal die austastenden Lesekanäle aus.
Wenn Daten einmal abgefühlt und eine Gruppe von Lesesignalen aus dem Schräglauf geradegerichtet wurde, werden gültige Zeigersignale von den VLP's 316 durch die A1-Teile der UND-ODER-Glieder 329 an die Zeigersignalsammelleitung 288 geleitet. Mit diesen gültigen Austastsignalen wählen die A2-Eingabeteile der Spuraustastriegel 283 den auszutauschenden Lesekanal aus. Wenn ein Resynchronisationsmuster auftaucht, werden die Dauerzeigersignale von den PPL's 326 wahlweise durch die A2-Eingangsteile der UND- ODER-Glieder 329 zum Anlegen an die A2-Eingangsteile der Spuraustastriegel 283 geleitet. Im Ausführungsbeispiel sagt entweder der Mikroprozessor 38 oder andere Schaltungen 39 voraus, wenn ein Synchronisationsmuster erwartet wird, um die Dauerzeigersignale weiterzuleiten. Die Zahl der Ausgangszählerdrehungen (Anzahl von aufgezeichneten Datenrahmen oder Bytes) zwischen zwei aufeinanderfolgenden Resynchronisationsmustern ist vorzugsweise flexibel, sie kann z. B. 50 Ausgangszählerumdrehungen oder 1600 Datenrahmen (160 Datensegmente) umfassen. Wenn 49 Umläufe des Ausgangszählers seit dem letzten aufgezeichneten Resynchronisationsmuster oder dem Vorlaufsatz erfolgten, wird der Synchronisationseingang zum Decodierer 327 eingeschaltet. Dadurch werden die gültigen Zeigersignale auf der Zeigersignalsammelleitung 288 durch Dauerzeigersignale ersetzt. Die Resynchronisation von Lesekanälen wird also durch Fehlerzeigersignale eingeleitet. Durch Leitung der Dauerzeigersignale bei einer Ausgangszählerumdrehung von der Resynchronisation wird auch die am meisten vorlaufende Signalspur nicht resynchronisiert, wenn kein Dauerzeigersignal vorhanden ist.
Wenn die oben beschriebenen Schaltungen beim Lesen von PE-Signalen benutzt werden, sind die Vorlaufsatzoperationen dieselben. Die gültigen Zeigersignale von den VPL's werden jedoch während des Lesens des Nachlaufsatzes an die Zeigersignal-Sammelleitung 288 geleitet während die Dauerzeigersignale von den PPL's 326 während des Datenleseteiles an die Sammelleitung 288 gelangen. Das Leiten der Dauerzeigersignale an die Zeigersignalsammelleitung 288 verzögert die Austastoperation, die durch die entsprechenden A2-Teile der Austastverriegelungen 283 eingeleitet wird, bis ein Dauerfehlerbedingung in den PE-Lesesignalen erkannt wurde. Der Einfachheit halber sind in der nachfolgenden Tabelle die Bedingungen zusammengefaßt, die die Zeigersignale leiten. °=c:120&udf54;&udf53;vu10&udf54;&udf53;vz11&udf54; &udf53;vu10&udf54;
Das vom Schräglaufentzerrungsgerät 57 über die Leitung 298 empfangene Signal "AZ fortgeschaltet" zeigt an, daß mindestens einmal Daten in einem gegebenen Aufzeichnungsblock aus dem Schräglaufentzerrungsgerät 57 ausgelesen wurde. Dieses Signal bleibt erhalten vonder Markierungsposition M1 oder der ersten Eins von der aus lauter Einsen bestehenden Markierung der Richtungstaktschrift, bis das Ende der Aufzeichnung erkannt wurde. Im LBC-Betrieb bildet das LBC-Synchronisationssignal die andere Eingabe zum Decodierer 327. Dieses Signal wird vorzugsweise durch den Mikroprozessor 38 erzeugt. Am Anfang liefert der Mikroprozessor 38 das Synchronisationssignal bis der Ausgabezähler einmal schaltet. Dann wird das Signal abgeschaltet. Außerdem ist dieses Signal gemäß obiger Beschreibung während der Resynchronisationsmuster eingeschaltet. Im LBC-Betrieb werden Dauerzeigersignale entsprechend während der Resynchronisationsperioden geleitet.
Im RTS-Lesebetrieb liefert das UND-Glied 327 A ein Einschaltsignal an den Decodierer 327, welches dem LBC-Synchronisationssignal entspricht, sobald eine vertikale Redundanzprüfung auftritt, d. h. durch das Paritätsfehler-Erkennungsschema der RTS-Aufzeichnung und die Endeinsen eine Fehlerbedingung erkannt wurde, d. h. das letzte Markierungssignal der RTS-Aufzeichnung abgefühlt wurde, das den Anfang des Nachlaufsatzes bezeichnet. Aus der obigen Tabelle und Fig. 15 läßt sich die zeitliche Beziehung für die LBC- und RTS-Aufzeichnungsformate zum Leiten der Zeigersignale an die Zeigersignal-Sammelleitung 288 ableiten.
Die oben beschriebene wahlweise Leitung von Zeigersignalen von anderen Fehleranzeigesignalen gestattet der Leseschaltung eine bessere Ausnutzung der Fehleranzeigen während des Lesens. Weil die Zuverlässigkeit des Lesens zunimmt, nachdem der Vorlaufsatz gelesen und alle Lesekanäle auf dem Lesesignal synchronisiert worden sind, sind für die Steuerung der Austastung und Fehlerkorrektur verschiedene Abstufungen der Zeigersignal-Zuverlässigkeit erwünscht. Beim Lesen der RTS wird der Anfang der Austastung durch den die Dauerzeigerzähler 325 umfassenden Baustein verzögert. Den Modul der Dauerzeigerzähler 325 kann man z. B. von zwölf auf acht verändern, um die Austastung früher einzusetzen. Als Kriterien für die Dauerzeigerzähler können natürlich auch acht Dauersegmente oder RTS-Rahmen gewählt werden. Der gewählte Zahlenwert hängt von der Konstruktion der jeweiligen Datensignal-Leseanlage ab.

Fehlererkennung und -korrektur

Das Fehlererkennungs- und -korrektursystem der vorliegenden Erfindung verwendet mehrere unabhängige aber zusammenwirkende Fehlererkennungs- und -korrekturcodes. Die Polynome und die gegenseitigen Beziehungen dieser Polynome zu den verarbeiteten Datenbits sind bitpermutierte Beziehungen zur Vergrößerung der Wahrscheinlichkeit 100% der Fehlerbedingungen zu erkennen und einen hohen Prozentsatz der erkannten Fehler zu korrigieren. Im Rahmen der vorliegenden Erfindung kann jeder von mehreren Fehlererkennungs- und -korrekturcodes verwendet werden. Die Auswahl eines bestimmten Codepolynoms und eines bestimmten Satzes dazugehöriger Begleitermatrizen sollte nach der Fehlercharakteristik des verwendeten Signalübertragungssystemes erfolgen. Die Verträglichkeit der für die Fehlererkennung und -korrektur verwendeten Schaltung mit früheren System sollte ebenfalls berücksichtigt werden. Bei magnetischen Aufzeichnungssystemen wurde z. B. jahrelang die Parität zur Erkennung von Fehlern in quer zur Bandlänge aufgezeichneten Datenbytes benutzt. In einem mehrspurigen System mit Spurfehlerzeigern kann ein solches Paritätssystem eine fehlerhafte Spur korrigieren. Wegen der Wirtschaftlichkeit sollten Paritätssysteme für in Magnetbandsystem quer aufgezeichneten Datenbytes beibehalten werden. Eine solche Parität wird, wie für die Datensegmente beschrieben, codiert und erscheint somit nicht als Parität auf dem Band. Bei Verwendung anderer Systeme braucht eine solche Einschränkung nicht angewendet zu werden. Da das erste Ausführungsbeispiel der vorliegenden Erfindung in einem Halbzoll- Magnetbandsystem ausgeführt wurde, enthielten die mit jedem Datensegment benutzten Fehlerkorrekturcodes die vertikale Redundanzprüfung (VRC) oder Parität, die zu herkömmlichen Halbzoll-Band- Aufzeichnungssystemen wie dem RTS-System und dem WS-System gehören. Dabei kann das Syndrom S1 der Parität früherer Systeme entsprechen. Eine solche Auswahl ermöglicht die Konstruktion eines magnetischen Aufzeichnungs- und Lesesystemes, welches Signale im RTS-, WS- oder dem vorliegenden LBS-Datenformat mit einem Minimum an zusätzlicher Schaltung verarbeiten kann.
Fig. 5 zeigt die Anordnung eines vollen Datensegmentes in einem neunspurigen magnetischen Aufzeichnungssystem, in dem die zu codierenden und aufzuzeichnenden Prüfbits in der Spur 8 die oben erwähnten Paritätsbits sind. Das Prüfbyte in der Byteposition C basiert auf einen nach dem Fehlerbetrieb der zugehörigen Spuren ausgewählte Polynom. Das Polynom wird außerdem so gewählt, daß es mit den auf der Spur 8 aufgezeichneten Prüfbits zusammenarbeitet. In diesem Zusammenhang wird in der US-Patentschrift 36 29 824 veröffentlicht, das die Auswahl der Prüfbits im Byte C und der Prüfbits im Byte A alle aus dem Galoisfeld 2^B unter der Verwendung der Zeigersignale gemäß US-Patentschrift 36 39 900 die Korrektur von zwei fehlerhaften Spuren ermöglicht. Die Fehlerkorrektur, worin die Prüfbits der Spur 8 aus dem Galoisfeld 2^B gewählt werden, garantiert nicht unbedingt die Verträglichkeit mit früheren Systemen, d. h., es braucht sich nicht um eine Parität zu handeln. Bei einem Magnetbandaufzeichnungssystem, in dem das Magnetband vorwärts und rückwärts gelesen wird, bevorzugt man ein symmetrisches Polynom, wie es in zyklischen Redundanzprüfungen benutzt wird, die beschrieben sind in den US-Patentschriften 35 08 194, 35 08 195 und 35 08 196.
Die Fehler in jedem Datensegment werden durch Codes nach einem oder beiden der oben angeführten Patentschriften erkannt und korrigiert, die so ausgewählt werden, wie es in dem Buch von W. Peterson: "ERROR CORRECTING CODES", MIT Press 1961, beschrieben ist. Entsprechend der oben erwähnten US-Patentschrift 35 08 194 gibt es außer der Erkennung und Korrektur von Datensegmentfehlern noch zwei zyklische Redundanzprüfungen. Das Prüfbyte in den Bytepositionen 2 bis 6 in Fig. 7 ist dieselbe Redundanzprüfung, wie sie in der US-Patentschrift 35 08 194 beschrieben ist. Es wird erzeugt auf der Basis der Datenbits, wie sie vom Hauptpuffer 43 in den Gruppenpuffer 45 (Fig. 9 übertragen werden. Im vorliegenden Ausführungsbeispiel werden die polynomen Prüfbytes in den Datensegmenten der Fig. 5 nicht durch diese Redundanzprüfung (RP) erfaßt. Dieses RP-Prüfbyte soll außerdem ein symmetrisches Polynom sein, wie es in der 9spurigen Standard-WS-Aufzeichnung benutzt wird. Auf diese Weise kann dieselbe Schaltung, d. h. dasselbe lineare Schieberegister, zur Erzeugung der RP im RP-Segment benutzt werden, wie sie für die 9spurige WS-Aufzeichnung benutzt wird. Da die WS so gut definiert ist, braucht sie nicht weiter beschrieben zu werden, und es wird vorausgesetzt, daß die Scheibenfehlerschaltungen 47 eine solche WS-Schlatung verwenden. Die Lesefehlerschaltungen 63 verwenden ebenfalls einen ähnlichen nicht dargestellten Schaltungssatz für die Erkennung von Fehlern im Aufzeichnungsblock. Die Wechselwirkung solcher Codes ist im Zusammenhang mit Fig. 19 beschrieben.
Die RP-Bits und die für die Datensegmente benutzten Prüfbits basieren vorzugsweise auf symmetrischen Polynomen. Bei der Verarbeitung großer Datenmengen wurde festgestellt, daß eine kleine Anzahl falsch korrigierter Fehler aus einem Datensegment nicht unbedingt durch das RP-Prüfbyte erkannt wird. Der Grund dafür liegt darin, daß sie mathematischen Operationen mit den Daten ähnlich genug sind, um unerkannte Fehler in den selben Teilen der relativen Fehlererkennungsfelder von zwei Polynomen stehen zu lassen. Die Beziehungen zwischen den Polynomen und den Daten in den Datensegmenten relativ zu den RP-Polynomen und den FK- Polynomen sollten daher verändert werden, um die Redundanz der Prüfbits besser ausnutzen zu können. Diese Veränderung wird als Spurpolynomdrehung oder -mischung bezeichnet. Jede Veränderung kann nach der Art der Fehleranalyse und den jeweiligen FK- Charakteristika ausgewählt werden, wobei die getroffene Auswahl nichts mit der vorliegenden Erfindung zu tun hat.
Während die gegenseitige Beziehung von RP-1- und FK-Codes durch diese Spurpolynomdrehung verstärkt wird, können durch diese Kombination immer noch weniger als 100% falscher Korrekturen und Fehler in großen Datenbeständen nicht erkannt werden. So liefert eine zusätzliche RP, RP-2, die dasselbe Polynom RP-1 benutzt (was keinerlei Einschränkung sein soll) aber ein anderes Spur-Polynom-Verhältnis hat, d. h. eine weitere Polynomdrehung, zusätzliche Redundanz. Eine weitere Verbesserung wird dadurch erreicht, daß man dem RP-2 eine andere Untermenge von Datensignalen in der Aufzeichnung zuordnet als dem RP-1. Bei der Aufzeichnung wird RP-1 z. B. durch die Daten und Füllsignale getrieben, die in den Gruppenpuffer 45 übertragen werden. Andererseits kann RP-2 nur durch die Datensignale getrieben werden. Der Lesedecodierer 60 liefert alle Datensignale und die Füllsignale an die Lesefehlerschaltungen 63. Diese trennen die Füllsignale von den echten Datensignalen. Die gegenseitigen Beeinflussungen der RP's werden in Zusammenhang mit Fig. 19 beschrieben.
Fehlerkennung und -korrektur im Datensegment werden weiter in besonderen Zusammenhang mit den Fig. 16 und 18 beschrieben, Fig. 18 zeigt die zeitliche Beziehung beim Vorwärtslesen aller Signalübergänge durch die Schaltungen 63. Vorwärtslesen bedeutet, daß sich das Band beim Lesen in derselben Richtung bewegt wie bei der Aufzeichnung. Rückwärtslesen heißt, daß sich das Band beim Lesen entgegengesetzt der Bewegungsrichtung bei der Aufzeichnung bewegt. Alle beschriebenen Leseoperationen sind Vorwärts- Leseoperationen.
Das Lesen wird durch die vier Taktzyklen zeitlich gesteuert, nämlich den A-Zyklus, den B-Zyklus, den AB-Zyklus un den ABC-Zyklus (Fig. 18), Im A-Zyklus werden die Gruppe A und Formatgruppen von B-1-Registern 185 (Fig. 12) durch den Decodierer 60 über das Register 191 an den Segmentpuffer 201 übertragen. Im B-Zyklus werden Datensignale der Gruppe B durch den Decodierer 60 in den Segmentpuffer 201 übertragen. Der Syndromgenerator 195 kann die Syndrome S1 und S2 während diesere Übertragungszyklen erzeugen. Am Ende dieser Übertragungen enthält der Segmentpuffer 201 ein Datensegment zusammen mit den FK-Bits, wie sie in Fig. 5 dargestellt sind. Zu diesem Zeitpunkt hat der Syndromgenerator 195 festgestellt, ob Fehler in dem Datensegment liegen. Wenn keine Fehler vorliegen, wird der AB-Zyklus ausgelassen und die Taktierung geht sofort zum ABC-Zyklus über, in dem Datensignale vom Segmentpuffer 201 durch die Antivalenzglieder 202 und von dort zum Hauptpuffer 43 übertragen werden. Wenn Fehler festgestellt werden und korrigierbar sind, wird der AB-Zyklus für Fehlerkorrekturberechnungen (Fehlermuster werden erzeugt) ausgeführt. Bei der Feststellung, welche Bits fehlerhaft sind (Fehlermuster) betätigt die FK-Steuerung 200 die Antivalenzglieder 202 während des ABC-Zyklus so, daß wahlweise Einsen und Nullen der Datenbits aus dem Puffer 201 während der Übertragung in den Hauptpuffer 43 verändert werden, d. h., die zu korrigierenden Bits werden während des AB-Zyklus bestimmt, während die eigentliche Korrektur während der Signalübertragungen im ABC-Zyklus ausgeführt wird. Wenn mehr als zwei Spuren fehlerhaft sind, kann die Leseoperation entweder abgebrochen oder einzelnen Fehlerspuroperationen angewandt werden. In diesem Falle verläßt man sich bei der Erkennung möglicher nicht korrigierter Fehler auf RP-1 und RP-2.
Da die Operation der Fehlerkorrekturschaltungen und Pufferübertragungsschaltungen im allgemeinen schneller ist als die größte Datenübertragungsrate in das Schräglauf-Entzerrungsgerät 57, entsteht vor der Einleitung des A-Zyklus im allgemeinen eine Warteperiode 335 (Fig. 18). Während dieser Warteperiode wird kein Signal zwischen dem Schräglaufentzerrungsgerät 57 und dem Hauptpuffer 43 übertragen. Jeder A-Zyklus wird durch die in Fig. 20 gezeigte Schaltung eingeleitet, für die augenblickliche Beschreibung, worin der Segmentpuffer 201 wie bei 336 leer und das GB-1- Register 185 wie bei 337 voll ist, wird ein A-Zyklus eingeleitet. Der Decodierer 60 gibt seine Ausgabesignale je bekanntlich auf Bytebasis für vier Bytes ab. Die vier Datenbytes werden während der Perioden 0 bis 3 des A-Zyklus durch Datenübertragungsimpulse 338, die dieselben über das Kabel 233 an die Decodiereinrichtungen 220 der Fig. 13 gelieferten Impulse sind, übertragen. Das Signal für das volle GB-1-Register 185 bleibt eingeschaltet, bis das letzte, d. h. das vierte Byte, der Gruppe A während der Periode A3 übertragen ist. Das GB-1-Register 185 umfaßt fünf 9 Bit große Register, die gleichzeitig 45 Signale an den Decodierer 60 liefern. Die Operationen werden durch die zu vier Bytes decodierte Signalübertragung vom Decodierer 60 an das Register 191 getaktet. Da der A-Zyklus bereits eingeleitet ist, bilden die Perioden 4 bis 7 eine Warteperiode für das Schräglaufentzerrungsgerät 57 zur Zusammensetzung der Signale der Gruppe B. Der Periode A7 kann eine Warteperiode folgen (nicht dargestellt). In Fig. 18 sind die angegebenen Pufferadressen die Registeradressen für den Segmentpuffer 201.
Das in Fig. 12 gezeigte Register 191 empfängt ein Datenbyte und überträgt es an den Syndromgenerator 195 (Fig. 16). Der Syndromgenerator 195 kann einen S2-Rechner enthalten, wie er ähnlich in der US-Patentschrift 36 29 824 gezeigt ist. Dieser Rechner errechnete Fehlersyndrome (Fehler einschließlich Felerspuranzeiger) nach dem ausgewählten Polynom, welches durch das Prüfbyte in der Byteposition C dargestellt ist. Für die Erzeugung des Syndromes S1 werden dem Generator 340 diselben Bytes zugeführt. Es werden also im A-Zyklus die Signale der Gruppe A durch die Schaltungen 63 verarbeitet, um S2 und S1 für das Aufzeichungssignalsegment zu errechnen.
Die Schritte 4 bis 7 sind Worteschritte, wobei die Periode 7 gehalten wird, bis die Gruppe B durch das Schräglauf-Entzerrungsgerät 57 zusammengesetzt ist.
Es wird angenommen, daß der A-Zyklus inzwischen die Periode A7 erreicht hat. Das Signal GB-1 voll wird wieder bei 343 aktiv während der Segmentpuffer 201 bei 344 nicht voll bleibt. GB-2 hat bekanntlich eine Speicherkapazität von einem Datensegment einschließlich Prüfbyte, bevor er voll wird. Diese gemeinsame Wirkung den B-Zyklus ein. Das in Fig. 20 gezeigte Geräte schaltet folgendermaßen von A nach B um. Während der Periode 0 bis 3 des B-Zyklus werden die vier vom Decodierer 60 decodierten Datenbytes in die Register 4, 5, 6 und 7 des Segmentpuffers aus den 5 Registern 0 bis 4 des Puffers GB-1 übertragen. Das Signal GB-1 voll bleibt erhalten, bis die Übertragung des letzten Datenbyte abgeschlossen ist. Die B-Perioden 4 bis 7 sind Warteperioden und gestatten den FK-Schaltungen 63 die Erkennung von Fehlerbedingungen im Datensegment.
Da ein Datensegment in den Segmentpuffer 201 übertragen worden ist, wird das Signal "Segmentpuffer voll" bei 345 gemäß näherer Beschreibung im Zusammenhang mit Fig. 20 aktiv. Die Segmentpufferadresse im B-Zyklus wird geändert von 0 bis 3 auf 4 bis 7, indem man das B-Zyklussignal zu den Adressen addiert, um in der 2²-Stellenposition auf eine Eins zu erhalten. Die Segmentpufferadressen 4 bis 7 wird also während des B-Zyklus zweimal wiederholt.
Die fünfte Periode des B-Zyklus ist eine eingeschobene Warteperiode für die Zeigersignalerzeugung. Die Zeigersignale werden zur Fehlerkorrektur entsprechend der Beschreibung in der US-Patentschrift 36 39 900 mit S1 und S2 kombiniert. Die Zeigersignalerzeugung kann in einer festgelegten Verzögerung erfolgen, die durch die Schaltungsparameter bestimmt außerhalb des Rahmens der Erfindung liegt. Die Taktperioden B6 bis B7 werden für keine mit der Erfindung im Zusammenhang stehende Funktion benutzt.
Der AB-Zyklus wird automatisch angefangen, wenn er nicht z. B. durch die AB-Sprungschaltung 353 angebrochen wird. Die AB-Sprungschaltung reagiert auf eine fehlerfreie Bedingung (wie z. B. S1 = S2 = 0) und liefert ein ABC-Laufsignal über die Leitung 354 an die in Fig. 20 gezeigten Taktsteuerungen. Abhängig vom für das erfindungsgemäße Gerät und die Verfahrensweise ausgewählten Fehlerkorrekturcode kann der AB-Zyklus unter bestimmten Fehlerbedingungen, deren Beschreibung außerhalb der vorliegenden Erfindung liegt, weggelassen werden. Der zweite Eingang zum ABC-Zyklus kommt von der Anzeige des AB-Zyklus, die durch das ODER-Glied 355 zur Leitung 354 laufende Taktsignal AB-7 dargestellt ist.
Ein ausgewählter Fehlerkorrekturcode sollte auch die für ihn nicht korrigierbaren Fehler anzeigen können. Die Schaltungen 365 empfangen verschiedene Eingänge gemäß Darstellung in Fig. 16 und verwenden eine Logik, die vom ausgewählten Fehlerkorrekturcode abhängt, um solche Fehler durch Abgabe von Signalen über die Leitungen 372 und 390 an den Mikroprozessor 38 anzuzeigen. Da die logischen Funktionen und Anordnungen vom Fehlercode abhängen und nicht Teil der vorliegenden Erfindung sind, werden sie nicht beschrieben.
Es folgt ein kurzer Überblick über den Fehlerkorrekturcode. Der Fehlerkorrekturcode arbeitet auf allen Aufzeichnungssegmenten, also auf jedem vollen Datensegment (Fig. 5), jedem Restsegment (Fig. 6) sowie jedem RP- oder jedem Prüfbitsegment (Fig. 7). In jedem Fall arbeitet der Fehlerkorrekturcode identisch. Jedes Segment besteht aus den Bytes 1 bis 7 und einem Prüfbyte mit einem Paritätsbit oder einem anderen Prüfbitsymbol in der Spur 8. Die rechteckige Datenanordnung kann aber als aus 9 Bytes bestehend angesehen werden, wobei 1 Byte auf jeder Spur liegt und jedes Byte 8 Bits oder alle Signale in nur einer Spur hat. Für die vorliegende Beschreibung wird die in 9spurigen magnetischen Aufzeichnungssystemen übliche Byteorientierung zugrundegelegt. Durch die Fehlernatur magnetischer Medien treten Fehler im allgemeinen in einer gegebenen Spur auf. Der gewählte Fehlerkorrekturcode sollte die Möglichkeit bieten, fehlerhafte Spuren mit oder ohne Hinweissignale zu identifizieren.
Beim Lesen werden zwei Fehlersyndrombytes S1 und S2 erzeugt. Wenn diese Syndrome beide gleich Null sind, ist das Aufzeichnungssegment fehlerfrei. Unter ungewöhnlichen Umständen können genügend Fehler vorhanden sein, daß die Syndrome gleich Null sind, auch wenn mehrere Fehler auftreten, eine solche ungewöhnliche Fehlerbedingung erkennt dann die später noch beschriebene RP. Der Prozentsatz von durch die verwendeten Codes unentdeckten Fehlern für jedes Datensegment wird relativ klein gewählt, d. h. viel kleiner als ein Bruchteil von einem Fehlerprozent (der Prozentsatz bezieht sich auf die Fehler und nicht auf die verarbeiteten Bits).
Das Fehlerkorrekturverfahren kann Signale erzeugen, die eine fehlerhafte Spur anzeigen. Dann wird die erkannte Anzahl von Fehlerzeigern, die im Zusammenhang mit Fig. 15 beschrieben wurden, kombiniert, um mehr als eine fehlerhafte Spur anzuzeigen. Aus einer solchen Information wird die Fehlerkorrektur auf einen Schaltungssatz gerichtet, der dann eine Antivalenzabdeckung oder Maskierung steuert, um fehlerhafte Bits in korrigierte Bits umzuwandeln, die dann in das Register 204 zur Übertragung in den Hauptpuffer 43 gesetzt werden. Einige im Zusammenhang mit der Bezeichnung von fehlerhaften Spuren erzeugte Signale sowie die Anzahl von Zeigern werden in andere vorher beschriebene Schaltungen übertragen, um die Tatsache zu erkennen, daß keine Fehler oder ein unkorrigierbarer Fehler vorliegen.
Die in den Zeigerschaltungen der Fig. 15 erzeugten Korrekturzeiger laufen über Signalwege im Kabel 311 zum FS-Generator 400, der die Zeigersignale erzeugt. Das Kabel 401 führt diese Signale an FK-Matrizen zur Kombination mit den Signalen S1 und S2 entsprechend dem gewählten FK. Die Korrekturzeiger auf dem Kabel 311 treiben auch die Korrekturschaltung 404 über das Kabel 311 A.
Die Syndromsignale S1 und S2 laufen vom S2-Computer 339 und vom Generator 340 zu den Matrizen 196, wo sie mit den FS-Signalen kombiniert werden zur Erzeugung der binären Fehlermuster e _i und e _j.
Das 8 Bit große Fehlersignalmuster e _j wird der Fehlerkorrekturschaltung 404 zur Betätigung zugeführt, um Bits in den Spuren zu korrigieren, die durch die Korrekturzeiger bezeichneten FS entsprechen. Das Signal e _j geht auch an die Antivalenzschaltung 403 und wird mit S1 auf serieller Basis kombiniert, während S1 durch das Schieberegister 405 geschoben wird. Dadurch wird das Fehlermuster e _i erzeugt.
Wenn e _j = 0 (null oder ein Fehler) ist, leitet das Antivalenzglied 403 das e _i-Muster weiter und wählt dadurch e _i Signale zur Betätigung der Fehlerkorrekturschaltungen 404 aus. Das e _i-Fehlermuster wird mit den vom FS-Generator 400 gelieferten i-Zeigersignalen in den UND-ODER-Gliedern 410 bis 417 zur Erzeugung von Fehlerkorrektursignalen kombiniert. Wenn andererseits e _j = 1 ist, wird das Antivalenzglied 403 betätigt zur Komplementierung des e _i-Fehlermusters durch ein Fehlermusterbit für jedes Segmentbyte 0 bis 7. In den Fehlerkorrekturschaltungen 404 werden die i-Korrekturzeigersignale auf dem Kabel 419 wahlweise mit dem gerade beschriebenen Fehlermuster e _i kombiniert zur Erzeugung von Fehlerkorrektursignalen in jedem der UND-ODER-Glieder 410 bis 417. Die Inverter 432 schalten die entsprechenden A1-Eingangsteile der UND-ODER-Glieder 410 bis 417 ab, sobald der i- Zeiger eine 1 ist. Die j-Zeile zeigen auf die Fehlerstellen durch Kombination der Korrektursignale auf dem Kabel 311 A mit den S2-Syndromsignalen auf dem Kabel 52. Die S2-Syndromsignale und die Korrekturzeigersignale, die die Fehlerspur bezeichnen werden kombiniert. Die Fehlerkorrektursignale laufen auch über das Kabel 318 zu den in Fig. 15 gezeigten Zeigerschaltungen.
Bei der eigentlichen Fehlerkorrektur reagieren die UND-ODER- Glieder 410 bis 417, von denen für jede Spur 0 bis 7 eines vorhanden ist, entsprechend auf die 8 Bit großen Muster e _j und e _i und die Zeigersignale auf dem Kabel 311 A sowie die über das Kabel 419 empfangenen e _i-Signale und korrigieren Fehler in jedem Aufzeichnungssegment. Zu diesem Zweck sprechend die Antivalenzglieder 420 bis 427 (202 in Fig. 12) gemeinsam auf die von den UND-ODER-Gliedern 410 bis 417 gelieferten Fehlerkorrektursignale und die zugehörigen Datenbits an, die vom Segmentpuffer 201 über die UND-Glieder 430 geleitet werden und liefern korrigierte Datensignale durch das Register 204 an den Hauptpuffer 43. Die UND-Glieder 430 werden durch die ABC-Taktsignale auf der Leitung 431 zum Weiterleiten von Datensignalen während dieses Zyklus eingeschaltet. Die Muster e _j und e _i leiten einen Korrekturvorgang ein, sobald eine Eins vorhanden ist. In e _j = 0000001 wird nur ein Bit korrigiert. Die Paritätssignale werden durch das beschriebene Gerät nicht korrigiert. Separate, nicht dargestellte Korrekturschaltungen können hierzu verwendet werden, oder es kann aus den korrigierten Datenbits bei Bedarf eine Parität erzeugt werden.
Am Ende des ABC-Zyklus, der genauer im Zusammenhang mit Fig. 17 beschrieben wird, wird eine Warteperiode gemäß Darstellung bei 335 in Fig. 18 im linken Teil eingeleitet. Zu Beginn dieser Warteperiode kann eine weitere Impulsperiode 07 zu den oben beschriebenen Zyklen A, B, AB und ABC hinzugefügt werden, um alle Schaltungen in eine Bezugsstellung zurückzustellen. Mit dieser Rückstellung werden die Schaltungen zur Erkennung und Korrektur von Fehlern in dem nächsten empfangenen Datensegment vorbereitet. Außerdem werden für jeden Fehler die Zeigerzähler für die entsprechenden Spuren der Fig. 15 vorgeschaltet. Wenn kein Fehler vorliegt, werden die entsprechenden Spurzähler vorgeschaltet, und wenn ein Fehler vorliegt, werden die Dauerzeigerzähler zur Definition der Dauerzeiger vorgeschaltet. Außerdem werden durch ein FK-Rückstellsignal (07) die S1-S2-Schaltungen 195 sowie die Verriegelungen 395 und 393 zurückgestellt.
Falls die Schaltungen 195 mehr als eine FS anzeigen und das Kabel 311 keine zwei Korrekturzeigersignale führt, werden Maschinenzeigersignale bei B5 durch ein Signal auf der Leitung 312 angefordert, welches zu den in Fig. 15 gezeigten Schaltungen läuft. Die Zeigerzählschaltung 391 ermittelt die Anzahl von über das Kabel 311 empfangenen Zeigersignalen. Die Zeigerzählschaltung 391 kann eine Decodierschaltung sein, die zwei Ausgangssignale liefert, eines auf die Leitung 392 zur Anzeige einer von zwei verschiedenen Zahl von Zeigersignalen und ein zweites auf die Leitung 393 zur Anzeige von drei oder mehr Zeigersignalen, ein Hinweis auf eine eventuell unkorrigierbare Fehlersituation. Das erste Signal auf der Leitung 392 wird mit dem abgefüllten Mehrspur-Fehlersignal auf der Leitung 395 von den Matrizen 196 zur Zeit B5 durch das UND-Glied 394 verglichen. Wenn mehrere Fehler angezeigt sind und keine zwei Korrekturzeiger vorhanden sind, bleibt das UND-Glied 394 abgeschaltet und zeigt dadurch eine leicht korrigierbare Fehlersituation an. Es werden keine Hardware-Zeigersignale geleitet. Wenn ein Korrekturzeigersignal vorhanden ist, kann der jeweils ausgewählte Code den mehrspurigen Fehler nicht korrigieren - er benötigt dazu zwei Korrekturzeiger. Dann wird über das UND-Glied 394 die Verriegelungsschaltung 396 zum Leiten von Hardware-Zeigersignalen auf die Leitung 312 eingeschaltet. Damit wird versucht, zwei Zeigersignale zu finden, um eine Fehlerkorrektur zu ermöglichen. Wenn drei oder mehr Korrekturzeiger vorhanden sind, kann der ausgewählte Code ebenfalls die Fehler nicht korrigieren, sondern er braucht dazu zwei und nur zwei Zeigersignale für die mehrspurige Fehlerkorrektur. Die Leitung der Hardware-Zeigersignale kann zwei brauchbare Zeiger liefern. Das heißt, die Hardware-Zeiger zeigen die gegenwärtig möglichen Fehlerbedingungen an, so daß durch das Leiten der Maschinenzeigersignale zusätzliche Zeigersignale zu den Dauerzeigersignalen von Fig. 15 hinzugefügt werden.
Abhängig von der Konstruktion der Schaltungen 365 kann das Signal auf der Leitung 393, welches drei oder mehr Fehlerzeigersignale angibt, die Leseoperation abbrechen, eine einzelne FS- Korrektur oder eine andere angemessene Fehlerbehandlung auslösen.

Puffersteuerungen

Im gezeigten Ausführungsbeispiel zentriert sich die Pufferung um den Hauptspeicher 43 (auch als Kanalpuffer betrachtet), bei dem es sich um einen Registerpuffer für Zahleneingabe und -ausgabe bekannter Art handelt. In den Puffersteuerungen 42 ist ein Kanaleingangszähler SEZ 475 und ein Kanalausgangszähler mit der Bezeichnung SAZ 464 vorgesehen. Der SEZ 475 steuert alle Eingänge zu Puffer 43 beim Lesen und Schreiben. Das Signal "TAPE OP" vom Mikroprozessor 38 auf der Leitung 469 schaltet alle Schaltungen im Hauptpuffer 43 auf Betrieb. Während der Aufzeichnung arbeitet der SEZ mit den Schreibschaltungen 460 zusammen und gibt Daten schrittweise vom Abtastpuffer 40 in nacheinander adressierte Register im Hauptpuffer 43. Der SAZ gibt Daten schrittweise von nacheinander adressierten Registern im Hauptpuffer 43 durch UND- Glieder 461, die einen Teil der Leitschaltung 44 der Fig. 8 bilden. Die UND-Glieder 461 werden durch das Datenleitsignal gesteuert, welches vom UND-Glied 93 der Fig. 9 empfangen wurde. Während einer Leseoperation liefert das ebenfalls in Fig. 12 gezeigte Register 204 Signalbytes in Ketten von je sieben durch einen Satz von UND-ODER-Gliedern 462 an den Hauptpuffer 43 unter Steuerung des SEZ. Zusammen mit der Leseschaltung 443 überträgt der SAZ Signale von nacheinander adressierten Hauptpufferregistern in den Abfragepuffer 40 zur Übertragung über die Kanaleingangssammelleitung, wie es ähnlich in der US-Patentschrift 35 82 906 beschrieben ist.
Die Puffersteuerungen 42 enthalten Prioritätsschaltungen, die das Schreiben in den Hauptpuffer 43 gegenüber dem Lesen bevorzugen. Die Pufferkapazität im Abfragepuffer 40, im Hauptpuffer 43 und im Gruppenpuffer 45 ist so abgeglichen, daß ähnliche Kapazitäten für die Signalübertragung beim Lesen oder Schreiben vorliegen. Der Abfragepuffer 40 und der Hauptpuffer 43 sind an ein Bündel von sieben Verzögerungen angepaßt, um beim Lesen eine maximale Datenübertragungsrate zu ermöglichen. Die Restzahlen MOD 7 und MOD 32 steuern die Beendigung der Leseübertragungen und gewährleisten, daß nur Datenbytes in die Kanaleingangssammelleitung übertragen werden.
Zuerst wird eine Schreiboperation beschrieben einschließlich der Übertragung von Datensignalen der Kanalausgangsammelleitung in den Abfragepuffer 40 und von dort in den Hauptpuffer 43 unter Steuerung der Schreibschaltungen 42. Übertragungen vom Hauptpuffer 43 werden durch die Puffersteuerung 42 in Verbindung mit den Gruppenpuffern 45, 48 und den Schreibformatsteuerungen 46 gesteuert. Der Beendigungsteil (Rest- und Prüfsegmente) eines jeden Datenzyklus wird durch durch die SEZ 475 und SAZ 474 durch die anderen logischen Schaltungen der Puffersteuerungen 42 gesteuert. Beim Lesen erfolgt die Übertragung von fehlerkorrigierten Signalen vom Register 204 durch die UND-ODER-Glieder 462, Hauptpuffer 43 und den Abfragepuffer 40 unter gemeinsamer Steuerung durch die Puffersteuerung 42 und die Leseschaltung 463.
Für eine Schreibdatenübertragung wird angenommen, daß die Steuereinheit durch Festsetzen einer Aufzeichnungs- oder Schreibbetriebsart vorbereitet wurde und zum Austausch von Datensignalen mit einer angeschlossenen ZE bereit ist.
Der Abfragepuffer 40 hat zwei Pufferregister A und B, die entsprechend mit 464 bzw. 465 numeriert sind. Das A-Register 464 empfängt Signale von der Kanalsammelausgangsleitung und überträgt sie über das Kabel 466 durch die UND-ODER-Glieder 462 an das Pufferschreibregister 467. Das B-Register 465 wird beim Schreibbetrieb nicht benutzt. Das Register 467 enthält ein Datenbyte zur Aufzeichnung im Hauptpuffer 43 während eines kurzen Zeitabschnittes zur Akkumulation an die Schaltungsverzögerungen.

Pufferschreibzyklus

Register 464 wird zuerst von der Kanalaussammelleitung geladen und dann ein Schreibzyklus vom Hauptpuffer 43 durch die Schreibschaltung 460 angefordert. Der Schreibzyklus des Hauptpuffers 43 umfaßt das Auslesen des A-Registers 464 in das Register 467 während gleichzeitig die Schreibschaltung 460 das nächste Datenbyte anfordern kann. Diese Vorgänge werden zum Ende des Schreibens wiederholt. Die Schreibschaltung 60 leitet einen Pufferschreibzyklus ein, indem sie Datenschreibungsbereitschaftssignale über die Leitung 472 an den Puffer 43 sendet und ihn zur Übertragung der Signale im A-Register 464 in das Register 467 und zur Speicherung des Inhaltes des Registers 467 an der durch den Inhalt des SEZ-Registers 473 angegebenen Pufferregisteradresse veranlaßt. Das SEZ-Register 528 empfängt die Eingaberegisterzahl oder die Adresse vom SEZ 475 jeweils einen Zyklus, bevor der SEZ 475 hochgeschaltet wird. Wegen dieser Beziehung, das SEZ Register 428 eine um 1 kleinere Zahl enthalten als der SEZ 475.
Das Schreibanforderungssignal auf der Leitung 472 wird durch die Schreibschaltung 460 angeleitet, die auf ein Signal der angeschlossenen ZE reagiert, welches besagt, daß die Daten auf der Ausgangssammelleitung im A-Register 464 gespeichert sind, d. h., der angeschlossene ZE-Kanal liefert über die Leitungen 476 bzw. 477 entweder ein SVA-Signal oder DA-Signal. Wenn diese Signale vorhanden sind, leiten sie eine Übertragung in den Abfragepuffer 40 und bei Einleitung eines Pufferschreibzyklus in das Register 467 und von dort in den Hauptpuffer 43 ein.
Die oben beschriebene Schreibsignalübertragung findet nach dem Abschluß der ersten Auswahl und dem Befehl einer Aufzeichnungsoperation statt. Der Mikroprozessor 38 reagiert durch Abgabe eines Signales, welches den Schreibbetrieb und die Tatsache bewirkt, daß die Steuereinheit im Bandbetrieb (TAPE OP) und im Schreibzustand läuft. Das in Fig. 17A dargestellte Signal TAPE OP auf der Leitung 482 erregt die Schreibschaltung 460 durch teilweise Einschaltung der UND-Glieder 481, 484, 485 und 486. Diese vier UND-Glieder ermöglichen der Schreibschaltung 460 die sequentiellen Übertragungen zwischen dem Kanalsammelleitungsausgangsteil des Kabels 40 und dem Hauptpuffer 43 aufgrund der von Kanal gelieferten Kennzeichen SVA und DA-Gleichzeitig mit dem Schreibsignal und dem Signal TAPE OP liefert der Mikroprozessor 38 das SVE-Signal 487 (Fig. 17A) über die Leitung 488. Dieses SVE-Signal läuft durch das ODER-Glied 489 zur SVE-Leitung 490. Bei der Aufzeichnung eines Signalblockes werden alle nachfolgenden SVE-Signale 487 A durch das UND-Glied 485 geliefert. Das erste SVE-Signal 487 wird immer durch Programme im Mikroprozessor 38 geladen zur Aufzeichnung der ersten Anforderung eines Datenbytes, um die Schreibschaltung 460 in den später beschriebenen Reihenfolgen starten zu können. Zu diesem Zeitpunkt erwartet die E/A-Steuereinheit die Übertragung des ersten Datenbyte über den Kanalsammelleitungsausgabeteil des Kabels 40 mit gleichzeitiger Steuerung oder dem Kennzeichensignal SVA.
Die angeschlossene ZE oder der Kanal reagieren auf das SVE-Signal durch Senden eines Datenbyte über die Kanalausgangsammelleitung und gleichzeitige Übertragung des SVA-Signales über die Leitung 476. Bei Empfang des SVA-Signales über die Leitung 476 reagiert das UND-ODER-Glied 493 auf das SVE-Signal und das SVA- Signal und erregt den Bedienungsantwortimpuls 494, der über die Leitung 495 zur Bedienungsantwortkippschaltung 496 läuft und diese in den aktiven Zustand schaltet. Die Bedienungsantwortkippschaltung (SRT) 496 speichert und zeigt an, ob die Schreibsignalübertragung unter DA-DE-Steuerung oder unter SVA-SVE-Steuerung läuft. Dadurch wird die Schreibschaltung 460 zur Übertragung des Datenbyte auf der Kanalausgangssammelleitung in das A-Register 464 und von dort in den Hauptpuffer 43 stimuliert. Der Bedienungsantwortimpuls stellt auch die Erlaubnisverriegelung 515 zurück, um das nächste Eingangskennzeichensignal SVE oder DE in die richtige Reihenfolge zu bringen, die durch den Signalschaltzustand des SRT 496 gewählt wurde.
Der Bedienungsantwortimpuls 94 schaltet den SRT 496 vom abgeschalteten in den eingeschalteten Zustand, so daß er ein Ausgangssignal auf die Leitung 497 gibt. Wenn der SRT 496 eingeschaltet und MBWT abgeschaltet ist, wird das Antivalenzglied 513 abgeschaltet und liefert kein Ausgangssignal, daß die UND-Glieder 485 und 486 gesperrt werden. Somit werden auch SVCI vom UND-Glied 584 und DI vom UND-Glied 486 gesperrt. Während dieser Zeit werden die Kanalsammelleitungsausgangssignale im A-Register 464 festgehalten. Das UND-Glied 481 leitet diese Signale in das A-Register 464.
Das Antivalenzglied 498 leitet die Übertragung der aufgezeichneten Signale vom A-Register 464 in den Hauptspeicher 43 ein. Es reagiert gemeinsam auf die Einschaltung des SRT-Schalters und die Ausschaltung der MDWT-Verriegelung (Hauptpuffer 43 Schreibzykluszuteilung) und liefert das Datenschreibungsbereitschaftssignal 499 über die Leitung 472 an die Puffersteuerung 42, die anforderte, daß der Hauptspeicher 43 zum Empfang eines aufzuzeichnenden Datenbytes zur Verfügung gestellt werden soll. Prioritätsschaltungen in der Steuerung 42 verzögern Datenanforderungen vom Hauptpuffer 43 in den Gruppenpuffer 45 für jede Anforderung eines Pufferschreibzyklus. Das Schreibsignal und das Signal TAPE OP auf der Leitung 482 schalten die Schaltglieder 573 so, daß sie die Signale auf der Kanalsammelausgangsleitung in das A-Register 464 leiten.
Wenn sich der SRT 496 und der MBWT in entgegengesetztem stabilem Schaltzustand befinden, erzeugen sie das Datenschreibungsbereitschaftsignal über das Antivalenzglied 498. Dieses Signal betätigt auch zusammen mit dem Schreib- und TAPE OP-Signal das UND-Glied 484, so daß es ein Schreibzyklusanforderungssignal über das ODER- Glied 509 an das UND-Glied 539 für den Hauptpuffer 43 sendet. Das UND-Glied 539 eingeschaltet zur Leitung des Schreibzyklusanforderungssignales nur, wenn die Verriegelung 443 für den Hauptpuffer zurückgestellt ist. Der Hauptpuffer 43 empfängt das Datenschreibungsbereitschaftssignal und reagiert durch Abgabe eines Bestätigungssignales MB43WR über die Leitung 511, welches anzeigt, daß der Hauptpuffer 43 das Schreibzyklusanforderungssignal empfangen hat. Der Hauptpuffer 43 hat sein eigenes internes Taktsystem, welches auf bekannte Art aufgebaut ist. Er gibt das Signal MB43WR am Anfang des internen Taktzyklus zur Übertragung des Signalinhaltes des A-Registers 464 durch die UND-ODER-Glieder 462 in das Eingaberegister 467 des Hauptpuffers 43. Dazu erregt das Signal MB43WR die A-1-Teile der ODER-Glieder 462. Das A- Register 464 ist jetzt frei zur Annahme des nächsten Byte von der Kanalausgangssammelleitung. Der Hauptpuffer 43 speichert die Signale im Eingangsregister 467 in einem seiner Register mit der Bezeichnung SEZ-Register 528. Außerdem schaltet das Signal MB43WR die Verriegelung MBWT vom entriegelten in den verriegelten Zustand um. Dieser Vorgang nimmt in der Schreibschaltung 460 das Datenschreibungsbereitschaftssignal vom Antivalenzglied 498 und schaltet gleichzeitig das Antivalenzglied 513 ein, wodurch angezeigt wird, daß das nächste Byte von dem Kanal durch Lieferung des Signales DA über das UND-Glied 486 und das ODER-Glied 491 angefordert werden kann. Dieser Vorgang ist dargestellt durch den vom MB43WR-Signal zur Vorderkante des DA-Signales 492 verlaufenden Pfeil.
Im oben beschriebenen Falle wird das vom Prozessor 38 empfangene SVE-Signal 487 durch den Prozessor 38 entfernt als Reaktion auf den Empfang des SVA-Signales. Die Programme im Prozessor 38 sind so getaktet, daß die oben beschriebenen Schaltungen des Datenbyte empfangen können, bevor SVE abgeschaltet wird. Bei nachfolgenden Übertragungen liefert das UND-Glied 485 das SVE-Signal und schaltet sie ab, wenn das Antivalenzglied 513 sein Ausgangssignal nicht mehr liefert.
Die Schreibschaltung 460 betätigt abwechselnd das UND-Glied 486 zur Lieferung des DE-Signales und das UND-Glied 485 zur Lieferung des SVE-Signales. Die Erlaubnisverriegelung 515 und ihre Eingangsschaltung reagieren auf das Bedienungsantwortsignal 494 und die Analyse der Bedienungskennzeichensignale durch die UND- ODER-Glieder 478 und schalten teilweise die Bedienungsantwort- UND-Glieder 485 bzw. 486 ein zur Lieferung des SVE-Signales oder des DE-Signales für den Austausch dieser Datensignale mit dem Kanal.
Die Analyse der SVA- und der DA-Signale wird weiter gesteuert durch das UND-Glied 516, welches auf das vom Prozessor 38 erzeugte DE-DA-Einschaltsignal reagiert, welches über die Leitung 517 empfangen wurde, und die Erlaubnisverriegelung 515 das Signal an die SDT-Verriegelung leiten läßt. Das Signal auf der Leitung 517 zeigt an, daß die Kanalschnittstelle die Signale SVE, DE, SVA und DA benutzt. Wenn das UND-Glied 516 abgeschaltet ist, werden nur die Signale SVE und SVA benutzt. Das Steuersignal auf der Leitung 517 kann von einem Programm im Mikroprozessor 38 oder von einer Stecktafel und dergleichen gesteuert werden und zeigt die Art der benötigten Kennzeichensignalübertragung an.
Das UND-Glied 516 leitet das Signal von der Erlaubnisverriegelung 515 von der Leitung 525, um den S-D-Trigger zwischen dem S-Zustand und dem D-Zustand hin und her zu kippen, die entsprechend den Austausch von SVE- bzw. DE-Signalen anzeigen. Am Anfang wird dieser SD-Trigger in den S-Zustand geschaltet, um die erste Bedienungsantwort auf die vorher erwähnten SVE-Signale, erzeugt vom Prozessor 38, vorzubereiten. Das Signal schaltet den SD-Trigger in den D-Zustand um, nachdem SVA empfangen wurde, so daß der A2-Teil des UND-ODER-Gliedes 478 das DA-Signal, empfangen über die Leitung 477, an das UND-Glied 481 für den nächstfolgenden Datenzyklus weiterleitet. Bei der nächsten vom Kanal gelieferten Bedienungsantwort, d. h., DE, schaltet der SD-Trigger wieder in den S-Zustand um und dadurch den A1-Teil des UND-ODER- Gliedes 478 so ein, daß das über die Leitung 476 empfangene SVA- Signal weitergeleitet wird. Auf diese Weise läuft die richtige Bedienungsantwort vom Kanal durch das UND-ODER-Glied 478 zum UND-Glied 481 zwecks Übertragung des Signalinhaltes der Kanalsammelausgangsleitung in das A-Register 464 und Einleitung der Übertragung des empfagenen Byte in den Hauptpuffer 43.
Außerdem liefert das UND-ODER-Glied 478 die Inversion seines Bedienungsantwortsignales 494 zur wahlweisen Einschaltung der Erlaubnisverriegelung (PL) 515. Das UND-Glied 521 reagiert auf das nicht vorhandene Bedienungsantwortsignal auf der Leitung 520 und das nicht vorhandene Signal vom UND-ODER-Glied 478 und verriegelt PL 515. Im verriegelten Zustand zeigt PL 515 an, daß das dem nächsten Eingabekennzeichen entsprechende Ausgabekennzeichen abgeschaltet wurde, so daß SVE oder DE in den Kennzeichensignalen aktiviert werden können gemäß der Darstellung durch die leitenden Eingänge zum UND-Glied 485 oder 486. Die PL 515 bleibt verriegelt bis zur nächsten Bedienungsantwort 494. Das Ausgangssignal der aktiven PL 515 über der Leitung 522 schaltet also die UND-Glieder 485 und 486 ein zur Erzeugung von SVE- oder DE-Kennzeichen nach der Schaltstellung der SDT-Verriegelung.
Das Ausgangssignal des UND-Gliedes 481 überträgt Datensignale auf der Kanalausgangssammelleitung in das A-Register 464. Dadurch werden das Schreibsignal und das Signal TAPE OP auf der Leitung 482, das Ausgangssignal des UND-ODER-Gliedes 478 und das Bedienungsantwortsignal auf der Leitung 495 UND-verknüpft.
Die oben beschriebenen Schaltungsoperationen laufen grundsätzlich asynchron, d. h., Schaltungsverzögerungen usw. bestimmen die zeitlichen Beziehungen. Gleichstromkopplungen z. B. zwischen SDT und im UND-Glied 481 werden aufrechterhalten, solange die Eingangsgleichstromsignale existieren. Die in Fig. 17A gezeigten Taktierungen sind also etwas idealisiert und reflektieren Änderungen in den Schaltungsverzögerungen, Zugriffsverzögerungen zum Hauptpuffer 43 und dergleichen nicht. Diese zeitlichen Einteilungen der Schaltung wurden gewählt, um Signalanstiegs- und -abfallzeit sowie Übertragungszeiten auf der Kanalausgangssammelleitung in bekannter Weise zu akkumulieren.
Aus der obigen Beschreibung geht hervor, wie der Datenbedienungsteil für das zweite Byte arbeitet, um dieses zweite Datenbyte durch das A-Register 464 in den Hauptpuffer 43 zu übertragen. Das UND-Glied 486 arbeitet mit dem DE-Kennzeichensignal genauso wie das UND-Glied 485 mit dem SVE-Signal. Diese beiden UND-Glieder sind so aufgebaut, daß das entsprechende Eingangskennzeichen erregt wird, wenn die Eingangsbedingungen erfüllt sind.
Bei der obigen Beschreibung der Übertragung von Datenbytes in den Hauptpuffer 43 wird angenommen, daß keine Übertragung von Datensignalen vom Hauptpuffer 43 durch die Leitschaltungen 44 die im Zusammenhang mit Fig. 9 beschrieben wurden, dazwischenkommt. Wenn Bytes vom Hauptpuffer 43 zur Aufzeichnung übertragen werden, werden diese Pufferlesezyklen zwischen die oben beschriebenen Schreibzyklen so geschoben, daß das Schreiben in den Hauptpuffer 43 Vorrang hat. Die Schreibbedienungszeiten stellen sicher, daß die Schreibzyklen niemals nacheinander auftreten und daher das Einschieben von Lesezyklen ermöglichen. Die Puffersteuerungen 42 handhaben die Priorität der Schreib-Leseübertragung von bzw. zum Puffer 43 sowie die Koordination der Arbeitsweise des Hauptpuffers 43 mit den in Fig. 9 gezeigten Schreibschaltungen und den in Fig. 12 gezeigten Leseschaltungen. Die Puffersteuerung 43 bestimmt auch die Behandlung der Restdatenbytes, d. h. des letzten aus dem Hauptpuffer 43 bei einer Leseoperation in den Abfragepuffer 40 zur Rückübertragung an die Kanaleingangssammelleitung übertragenen Byte entsprechend dem Inhalt der oben erwähnten Restzahlen.

Hauptpuffersteuerung

Aufeinanderfolgende Adressen im Hauptpuffer 43 zum Empfang aus dem Schreibregister 467 aufzuzeichnenden Datenbytes werden im SEZ (Kanaleingangzähler) 475 registriert. Die SEZ-Registriersteuerung 525 reagiert in einer Schreiboperation auf das über die Leitung 511 vom Hauptpuffer 43 empfangene Signal MB43WR. Das Signal liegt auf der Leitung 511 für jeden Schreibzyklus des Hauptpuffers 43, so daß jedes in den Hauptpuffer 43 geschriebene Byte den Stand des SEZ 475 erhöht. Im gezeigten Ausführungsbeispiel handelt es sich beim SEZ um einen fünfstelligen Binärzähler zum Zählen von 0 bis 31 für die 32 Register des Puffers 43. Das SEZ- Register 528 liefert die Registeradresse über das Kabel 529 an den Hauptpuffer 43 als die Adressen, an der das nächste Datenbyte zu schreiben ist. Der SEZ kann auch durch jedes Signal z. B. vom UND-Glied 481 erhöht werden. Die aus einer Torschaltung bestehende SEZ-Registriersteuerung 525 leitet das Signal auf der Leitung 511 weiter, sobald die SEZ-Erlaubnisverriegelung 526 eingeschaltet ist, was beim Vorwärtslesen immer der Fall ist. Beim Rückwärtslesen zeigen die Vergleicherschaltungen 524 an, daß das vom Register 591 empfangene Signale MOD 7 und die über das Kabel 676 empfangenen MOD-7-Adreßsignale gleich sind; die SEZ-Erlaubnisschaltung wird eingeschaltet.
Die Registrieradressen des Hauptpuffers 43 für das Auslesen, d. h. die Übertragung von aufzuzeichnenden Datenbytes aus dem Hauptpuffer 43 in den Gruppenpuffer 45, werden durch den SAZ (Kanalausgangszähler) 474 bestimmt. Der SAZ 474 wird unter Steuerung der SAZ-Registrierschaltung 531 vorgeschaltet. Die SAZ-Registrierschaltung 531 reagiert auf die Lesezyklusimpulse des Hauptspeichers 43 auf der Leitung 532 und erhöht die Zahl im SAZ 531 jedesmal, wenn ein Byte unter Steuerung des in Fig. 9 gezeigten Gerätes übertragen und aus dem Hauptpuffer 43 ausgelesen wird. Die Lesezyklusimpulse vom Hauptpuffer 43 werden intern im Hauptpuffer 43 nach bekannter Speicheroperationstechnik für monolithische Halbleiterspeicher erzeugt. Die Einleitung der Zahlen in den SEZ und den SAZ ist eng koordiniert. Während der ersten Wahl können z. B. beide Zähler auf lauter Nullen gestellt werden. Diese Bedingung von lauter Nullen wird dann im SEZ-Register 528 bzw. im SAZ-Register 533 festgehalten, die die Adressen aus lauter Nullen für das Ein- und Auslesen des Hauptpuffers 43 für das erste aufzuzeichnende Datenbyte festhalten. Während einer solchen Übertragung werden dann der SEZ bzw. der SAZ gemäß obiger Beschreibung jedesmal vorgeschaltet. Wenn der Hauptpuffer 43 gemäß Anzeige durch den unterschiedlichen Zählerstand im SEZ und im SAZ voll ist, kann der Inhalt des A-Registers 464 nicht in den Hauptpuffer 43 geschrieben werden und muß festgehalten werden, bis ein Register ausgelesen wird. Die Vollbedingung des Hauptpuffers 43 wird durch die Differenzschaltung 542 erkannt und in der Verriegelung 543 festgehalten. Die Verriegelung 543 wird durch die Differenzschaltung 542 eingeschaltet gehalten, bis der SAZ vorgeschaltet wird. Nicht dargestellte Taktimpulse von einem ebenfalls nicht gezeigten Taktgeber versuchen kontinuierlich die Verriegelung 543 zu entriegeln und das UND-Glied 539 einzuschalten, damit es eine Schreibanforderung an den Hauptpuffer 43 sendet.

Signalübertragungen vom Haupt- in den Gruppenpuffer

Datenübertragungen vom Hauptpuffer 43 in die in Fig. 9 gezeigten Schreib- oder Gruppenpuffer 45, 48 erfolgen in Bytebündeln durch die Leitschaltung 44. Die Leitschaltung 44 ist in Fig. 17 als ein Satz von UND-Gliedern 461 dargestellt, die durch die in Fig. 9 gezeigten Schaltungen gesteuert werden. Die Puffersteuerungen 42 leiten die Übertragung vom Hauptpuffer 43 ein. Der Gruppenpuffer 45 enthält nicht dargestellte Steuerschaltungen zur Erzeugung eines Voll-Signales und eines NICHT-Voll-Signales auf bekannte Weise. Das NICHT-Voll-Signal wird über das UND-Glied 534 durch das Datenleitsignal von den in Fig. 9 gezeigten Schaltungen auf die Leitung 541 geleitet. Dieses Signal läuft weiter durch das ODER-Glied 562 und von dort zum UND-Glied 557, welches ein Pufferleseanforderungssignal an den Hauptpuffer 43 sendet. Um das Signal "Gruppenpuffer 45 nicht voll" weiterzuleiten, wird das UND- Glied 557 eingeschaltet. Durch das negierte Schreibzyklusanforderungssignal vom Inverter 538 und das SEZ-SAZ-Differenzsignal von der Vergleichschaltung 550 über die MBMT-Verriegelung und den Inverter 596, empfangen über die Leitung 536. Die Priorität wird der Signalübertragung vom A-Register 464 in den Hauptpuffer 43 über die Inverterschaltung 538 zugeordnet, die das UND-Glied 557 sperrt für die Leitung von Leseanforderungssignalen an den Hauptpuffer 43. Wenn das A-Register 464 voll ist, ist das UND- Glied 539 eingeschaltet. Datenübertragungen vom Schreibregister 467 in den Hauptpuffer 43 erfolgen bekanntlich erst, nachdem das Signal MB32WR über die Leitung 511 an die Schreibbedienungsschaltung 460 geliefert wurde. Die Taktierung der verschiedenen Schaltungen sollte so erfolgen, daß diese erste Übertragung, die Größe des Hauptpuffers 43 und die Übertragung durch den Abfragepuffer 40 sich so ausgleichen, daß keine Unterbrechungen oder Überlagerungen von Singnaldatenübertragungen auftreten.

Ende der Aufzeichnung

Das Aufzeichnungsende wird eingeleitet, wenn weniger als sieben aufzuzeichnenden Bytes im Hauptpuffer 43 verbleiben. Dieses Situation wird angezeigt durch die unterschiedliche Registrierung im SEZ und im SAZ. Zu diesem Zweck empfängt die Differenzschaltung 542 die Ausgangssignale vom SEZ-Register 528 und vom SAZ- Register 533 und vergleicht sie. Wenn die Differenz zwischen den beiden Zahlen größer als 6 ist, steht noch ein volles Datensegment im Hauptpuffer 43. Sobald die Differenzschaltung 542 sechs oder weniger Datenbytes im Hauptpuffer 43 feststellt, schaltet sie die Verriegelung 544 ein und leitet damit die Erzeugung des Endteiles der Datenaufzeichnung. Das Einschaltsignal von der Verriegelung 544 läuft über die Leitung 103 zu dem in Fig. 9 gezeigten Gerät und betätigt den Generator 71 zur Erzeugung von lauter Einsen als Datenendmarkierungsgruppe sowie zur Übertragung der restlichen Bytes in den Gruppenpuffern 45 und 48 zusammen mit den Füllbytes. Das UND-Glied 545 liefert das Signal auf die Leitung 103, sobald die Verriegelung 544 verriegelt ist, das UND-Glied 534 anzeigt, daß der Gruppenpuffer 45 nicht voll ist und die Schaltungen in Fig. 9 das Ende eines Datensegmentes auf der Leitung 104 anzeigen. Die MBMT-Verriegelung sendet ein Signal über die Leitung 106 an die in Fig. 9 gezeigten Schaltungen, welches besagt, daß alle Daten vom Hauptpuffer 43 übertragen wurden. Jetzt können die Füllbytes das Restsegment nach der im Zusammenhang mit Fig. 9 gegebenen Beschreibung füllen.
Um die MBMT einzuschalten, wird der Inhalt des SEZ-Registers 528 mit dem des SAZ-Registers 533 durch die Vergleicherschaltungen 550 verglichen. Bei Gleichheit wird dem UND-Glied 551 ein Einschaltsignal geliefert. Die SEZ- und SAZ-Register können bekanntlich einen Schritt hinter den Zahlen im SEZ und SAZ herlaufen. Auch wenn also SEZ-Register gleich sind, kann es vorkommen, daß der Puffer nicht wirklich leer ist. Die niedrigsten Zahlenpositionen des SEZ und des SAZ werden daher an die Antivalenzschaltung 552 geleitet um festzustellen, ob zwischen diesen beiden wertniedersten Zahlenpositionen eine Ungleichheit besteht, die besagt, daß der Lesezyklus aus dem Hauptpuffer 43 noch nicht beendet ist. Wenn er beendet ist, fließt das Antivalenzglied 552 die Erregung des UND-Gliedes 551 zum Einschalten der MBMT-Verriegelung ab und liefert dadurch das MBMT-Signal über die Leitung 106.
Die Verriegelungen 544 und MBMT werden nur zur Steuerung des Endteiles der Datenaufzeichnung benutzt. Ein wiederkehrender Taktimpuls vom Hauptspeicher 43 stellt die Verriegelungen 543, 544 und MBMT zu Beginn eines jeden Lese- oder Schreibzyklus des Hauptpuffers 43 zurück. Ein den Anfang einer Speicherzyklusoperation bezeichnender Impuls wird in bekannter Technik erzeugt.

Lesesignalübertragung

Die Übertragung von Lesesignalen aus dem Pufferregister 204 durch den Hauptpuffer 43, den Abfragepuffer 40 in die Kanaleingangssammelleitung wird gemeinsam gesteuert durch die Puffersteuerungen 42 und die Lesebedienungsschaltung 463. Der SEZ und der SAZ schalten die Adressen des Hauptpuffers 43 ähnlich, wie es für die Schreiboperation beschrieben wurde. In diesem Fall schaltet der SEZ jedoch siebenmal hoch, um den Hauptpuffer 43 für den Empfang von sieben aufeinanderfolgenden Bytes durch das Register 204 einzuschalten, während der SAZ auf einer Bytebasis für Datenübertragungen durch den Abfragepuffer 40 an die Kanaleingangssammelleitung geschaltet wird. Die sieben in den Hauptpuffer 43 übertragenen Datenbytes (0 bis 6) treten während des in Fig. 18 gezeigten ABC-Zyklus auf und werden gesteuert durch die in Fig. 20 gezeigten Schaltungen. Dadurch wird die Operation der Schaltungen 63 mit der der Puffersteuerungen 42 und des Hauptpuffers 43 synchronisiert. Wenn ein Bündel von sieben Datenbytes übertragen werden soll, liefern die Schaltungen 63 das Signal ABC 0 bis 6 (Fig. 16) über die Leitung 673 durch das ODER-Glied 509. Das UND-Glied 539 leitet das Signal ABC 0 bis 6 auf der Leitung 673 zum UND-Glied 557 nur, wenn MBF anzeigt, daß der Hauptpuffer 43 nicht voll ist. Wie für die Schreiboperation beschrieben, legt das UND-Glied 557 die Priorität zwischen der Schreibanforderung von den in Fig. 16 gezeigten Schaltungen unter Leseanforderung von der Lesebedienungsschaltung für im Abfragepuffer 40 fest.
Das UND-Glied 557 reagiert weiter auf die Differenzanzeige der Vergleicherschaltung 558 zwischen der Modulo-32-Zahl von der in Fig. 20 gezeigten Schaltung und den fünf wertniederen Zahlenpositionen des SEZ-Registers 528. Die Vergleicherschaltung 558 ist nur während des Endteiles, gesteuert durch das UND-Glied 559, aktiv. Das UND-Glied 559 reagiert auf ein Vorwärtslesesignal vom Mikroprozessor 38, ein Lesesignal und das Signal TAPE OP auf der Leitung 313 und ein Datenendsignal auf der Leitung 592 und betätigt die Vergleicherschaltung 558, d. h., der Vergleicher 558 liefert ein Einschaltsignal für das UND-Signal während aller Zeiten mit Ausnahme der Übereinstimmung der Modulo- 32-Zahl und der fünf Bits in SEZ, wenn die Rest- und Prüfbitsegmente gelesen werden.
Wenn sieben Datenbytes von den Schaltungen 63 in den Hauptpuffer 43 übertragen werden, wird das Signal ABC 0 bis 6 abgeschaltet (Fig. 20) und ermöglicht die Übertragung von im Hauptpuffer 43 angesammelten Datenbytes in den Abfragepuffer 40. Durch Abschalten des Signales ABC 0 bis 6 wird auch das Einschaltsignal vom UND-Glied 539 genommen und somit das UND-Glied 557 zum Leiten der Pufferleseanforderungssignale eingeschaltet. Das Negationsglied 538 reagiert auf das Abschaltsignal des UND-Gliedes 539 und schaltet teilweise das UND-Glied 557 ein. Da das Bündel von sieben Datentytes im ABC-Zyklus während der Impulse 0 bis 6 auftritt, tritt eine Pause in der Anforderung ein (Zeitpunkt ABC- 7 plus nachfolgender Warteperiode) und gestattet die Übertragung wenigstens einiger Datenbytes vom Hauptpuffer 43 in den Abfragepuffer 40 vor dem nächsten Zeitabschnitt ABC 0 bis 6.
Um eine Übertragung in den Abfragepuffer 40 vom Hauptpuffer 43 einzuleiten, reagiert das UND-Glied 562 gemeinsam auf das über die Leitung 563 von der Vollverriegelung des A-Registers oder der Vollverriegelung des B-Registers durch das ODER-Glied 508 empfangene Signal dafür, daß das A-Register oder das B-Register nicht voll sind. Wenn eine der beiden Vollverriegelungen entriegelt wird, wird dadurch ein Signal auf der Leitung 563 erzeugt, welches vom UND-Glied 562 A an das UND- Glied 557 zur Erzeugung einer Leseanforderung im Lesebetrieb an den Hauptpuffer 43 weitergeleitet wird. Der Hauptpuffer 43 bestätigt die Anforderung für einen Lesezyklus vom UND-Glied 557 durch Abgabe eines Signales MB43RD über die Leitung 532. Dieser Signalimpuls läuft durch die Registrierschaltung 531 und erhöht den SAZ 474 gemäß obiger Beschreibung. Außerdem schaltet dieser Impuls die vom Hauptpuffer 43 zwischen dem A-Register und dem B-Register gelieferten Signale während der Hauptpuffer 453 aufeinanderfolgende Datenbytes überträgt gemäß Darstellung in den zeitlichen Beziehungen in Fig. 17B. Das getaktete Signal MB43RD auf der Leitung 548 läuft die UND-Glieder 565 oder 566, um zwischen dem A-Register und dem B-Register abzuwechseln.
Die UND-Glieder 565 bzw. 566 liefern Registereinschaltsignale an das A-Register 464 bzw. das B-Register 465, um die vom Hauptpuffer 43 gelieferten Datensignale durch Tore in die Register zu leiten und gleichzeitig die Verriegelungen AFL und BFL zu verriegeln. Die UND-Glieder 565 und 566 werden abwechselnd der Reihe nach betätigt durch die UND-Glieder 575 bzw. 576 aufgrund der dann vorhandenen Signalzustände der Verriegelungen AFL und BFL während des Lesebetriebes. Die Verriegelungen AFL und BFL liefern nicht nur die Leersignale für das A-Register oder das B-Register auf die Leitung 563, sondern auch koordinierende Steuersignale an die Lesebedingungsschaltung 463 für die Steuerung der Kommunikation zwischen Steuereinheit und Kanal.

Lesebedienungsschaltung

Die Lesebedienungsschaltung 463 übernimmt die Koordination zwischen dem Kanal, dem Abfragepuffer 40 und dem Hauptpuffer 43. Asynchrone logische Schaltungen werden wieder verwendet, um maximale Datenübertragungsraten vom Abfragepuffer 40 zur Kanaleingangssammelleitung zu ermöglichen. Die Arbeitsweise wird im Zusammenhang mit einer Bedienungs-Ein/Daten-Ein-Konfiguration wie für die Aufzeichung beschrieben. Der erste Lesezyklus des Hauptpuffers 43 schaltet die AFL-Verriegelung durch das UND- Glied 565 ein. Das Signal für das volle A-Register schaltet das UND-Glied 579 in der Lesebedienungsschaltung 463 ein. Wenn das SVA-Signal 476 abfällt, schaltet das UND-Glied 579 die RDSVE- Verriegelung ein. In diesem Zustand liefert die Verriegelung ein Einschaltsignal an das UND-Glied 570, welches außerdem auch auf das Signal auf der Leitung 313 und den abgeschalteten Zustand des UND-Gliedes 571 reagiert und ein SVE-Signal über die Leitung 572 an das ODER-Glied 589 und die an den nicht dargestellten E/A-Kanal angeschlossene Leitung 490 liefert. Da das erste Datenbyte vom A-Register übertragen werden soll, wird SVE vor DE eingeschaltet. Wenn also das SVE-Signal auf der Leitung 490 liegt, muß das A-Register 464 mit der Datenlieferung durch das ODER-Glied 574 an die Kanaleingangssammelleitung beginnen, damit diese Daten durch die ZE oder den E/A-Kanal abgeholt werden. Diese Funktion wird durch die Tore 573 übernommen, die durch die Ausgabe des UND-Gliedes 570 eingeschaltet werden.
Die Lesebedienungsschaltung 463 schaltet die RDSVE-Verriegelung und die RDDE-Verriegelung nach Darstellung in Fig. 17B abwechlelnd ein. Die UND-Glieder 570 und 571 arbeiten zusammen als UND-Glied-Verriegelungssatz und stellen sicher, daß zu einem Zeitpunkt entweder SVE oder DE gesendet wird. Die Inverterschaltungen 577 übertragen die Ausgaben der UND-Glieder an die entgegengesetzten Eingänge. Beide Verriegelungen haben identische Eingangsschaltungen.
Die Lesebedienungsschaltung 463 steuert die UND-Glieder 565 und 566 zur Koordination der Ein- und Ausschaltung von AFL und BFL mit DE und SVE. Das UND-Glied 578 reagiert auf die Einschaltung von SVE und SVO und stellt die AFL zurück und nimmt dadurch das SVE-Signal ab, nachdem der Inhalt des A-Registers 464 in die Kanaleingangssammelleitung übertragen wurde. Auf ähnliche Weise schaltet das UND-Glied 581 die RDDE-Verriegelung ein, wenn das B-Register voll wird. Daraus und aus Fig. 17B geht hervor, daß die asynchrone, durch die Lesebedienungsschaltung 463 vorgesehene Taktierung und das Abfragepuffer-Leersignal auf der Leitung 563 die Operationen für eine maximal Datenübertragungsrate zwischen dem Hauptpuffer 43 und der Kanaleingangsammelleitung koordinieren.
Im Zusammenhang mit den Fig. 16 und 18 wurde darauf hingewiesen, daß beim Auftreten einer Fehlerkorrektur eine zusätzliche Zeit zur Korrektur der in den Hauptpuffer 43 übertragenen Datenbits erforderlich ist. Mit anderen Worten: es kann ein wesentlicher Zeitabschnitt vorliegen, in dem keine Datenbytes von den FK- Schaltungen 63 in den Hauptpuffer 43 übertragen werden. Dann wird plötzlich eine große Anzahl von Datenbytes übertragen und dadurch die Möglichkeit eines Überlaufes geschaffen, d. h., die Kanaleingangssammelleitung kann die Datensignale nicht so schnell aufnehmen, wie sie geliefert werden, weil die Kapazität des Hauptpuffers 43 vorübergehend überschritten wurde. Deswegen wird dann durch die Hauptpuffer-Vollverriegelung 543 in den Puffersteuerungen 42 das UND-ODER-Glied 580 teilweise eingeschaltet zur Lieferung eines Datenabfühlbit an den Mikroprozessor 38 über die Leitung 586, welches die Überlaufbedingung anzeigt, d. h., daß Daten verlorengegangen sind. Die Hauptpuffer-Vollverriegelung 543 liefert ein Einschaltsignal an das UND-Glied 539, um weitere Schreibzyklen zu verhindern, bis der Hauptpuffer 43 nicht mehr voll ist. Die MBF 543 wird bekanntlich am Anfang eines jeden Pufferspeicherzyklus zurückgestellt und durch die Schaltung 542 eingeschaltet, wenn das SEZ-Register gleich ist dem SAZ-Register. Wenn es sich um einen Lesezyklus handelt, dann ist SEZ-Register ≠ SAZ-Register. Andere Schaltungen für die Überlauferkennung können ebenfalls benutzt werden.
Mit den beiden Restzahlen wird, wie gesagt, daß richtige Lesen von Signalen von einem magnetischen Medium gesteuert. Die MOD-32- Zahl entspricht der Zahl im SAZ-Register 533 am Ende des Lesens einer Datenaufzeichnung, d. h., die durch die Lesebedienungsschaltung 463 gesteuerte Datenübertragung muß enden, wenn die Registrierung im SAZ-Register 533 denselben Wert hat wie die in Restzahlenbyte enthaltene MOD-32-Zahl. Beim Rückwärtslesen muß in ähnlicher Weise die Datenübertragung durch die Lesebedingungsschaltung 463 beginnen, wenn die MOD-7-Zahl in dem in Fig. 20 gezeigten Register mit der Zahl des restlichen MOD-7-Zahlenfeldes übereinstimmt, d. h., die Zahl von Datenbytes im Restdatenrahmen, so wie er auf dem Medium aufgezeichnet wurde, sollte mit der Zahl der tatsächlich in den Hauptpuffer 43 übertragenen Daten übereinstimmen. Das MOD-7-Zahlenfeld leitet die Übertragung von Datenbytes in den Puffer 43 ein, und dann prüft die MOD- 32-Restzahl die richtige Einleitung. Das Restzahlenfeldbyte, welches die beiden Zahlenfelder MOD-7 und MOD-32 enthält, wird beim Empfang im Register 204 durch die UND-Glieder 590 in das Restbyteregister 591 geleitet. Der Taktimpuls ABC-5 von der in Fig. 20 gezeigten Schaltung zeigt zusammen mit dem vom Prozessor 38 kommenden Signal auf der Leitung 592 an, daß das Prüfbitsegment verarbeitet wird, und leitet das Restzahlenfeldbyte in das Register 591. Das Register 591 liefert zwei MOD-32-Zahlenfeldsignale an den Vergleicher 588, wo sie mit dem Signalinhalt des SAZ-Registers 533 verglichen werden. Wenn eine Übereinstimmung festgestellt wird, wird ein Abschaltsignal an das UND-Glied 557 geleitet und dadurch die Einleitung weiterer Lesezyklen im Hauptpuffer 43 und somit die weitere Übertragung von Signalen verhindert, die in dem Puffer hätten geschrieben werden können. Das letzte Datenbyte sollte also übertragen sein, wenn die zwei Zahlen gleich sind. Die MBMT-Verriegelung wird verriegelt und dadurch das UND-Glierd 557 abgeschaltet, so daß weitere Datenübertragungen in die Kanaleingangssammelleitung durch die Lesebedienungsschaltung 463 verhindert werden.
Im Zusammenhang mit der SEZ-Verriegelung 526 ist die Funktion der Vergleicherschaltungen 524 beim Rückwärtslesen von größter Bedeutung. Das heißt, beim Rückwärtslesen sollten die am Anfang von einem Restsegment empfangenen Füllbytes nicht berücksichtigt werden. Das wird dadurch erreicht, daß man den SEZ zwingt, erst vorzuschalten, wenn solche Füllbytes empfangen werden, d. h. alle Füllbytes werden im Register 0 des Hauptspeichers 43 registriert. Das erste in den Hauptpuffer 43 von den Schaltungen 63 übertragene Datenbyte wird dann in das Register 0 für das nachfolgende Auslesen in den E/A-Kanal überlagert. Der Hauptpuffer 43 liest keine Füllbytes aus, da der numerische Inhalt des SEZ gleich dem numerischen des SAZ ist, d. h. die MBMT-Verriegelung ist verriegelt. Wenn die entsprechende Anzahl von Füllbytes jedoch gelesen wurde, was durch die Übereinstimmung der vom Register 591 empfangenen MOD-7-Zahl mit der von der in Fig. 20 gezeigten Schaltung gelieferten Adresse angezeigt wird, dann wird das erste Datenbyte in den Hauptpuffer 43 eingeschoben. Die Vergleicherschaltung 524 schaltet dann die SEZ-Verriegelung 526 ein. Das SEZ-Erlaubnissignal schaltet den SEZ dann vor, so daß die nächstfolgenden Datenbytes im Register 01 registriert werden usw. Die MBMT-Verriegelung wird gemäß obiger Beschreibung entriegelt, damit die Pufferleseanforderungen den Hauptpuffer 43 erreichen können.
Die SEZ-Erlaubnisverriegelungen 526 kann für jedes Start-EA-Signal oder jedes an den Kanal vom Mikroprozessor 38 gelieferte Signal TAPE OP zurückgestellt werden. Sie ist immer verriegelt, sobald vorwärts gelesen wird.
Die MOS-32-Zahl beendet bekanntlich die Leseoperation in beiden Bewegungsrichtungen. Im ähnlichen Sinne leitet die MOD-7-Zahl das Lesen in Rückwärtsrichtung ein.

Redundanzprüfungs-(RP)-Schaltungen

Die beiden RP-Schaltungen RP-1 und RP-2 werden sowohl beim Schreiben als auch beim Lesen benutzt. Fig. 19 zeigt die Verbindungen der RP-Elemente in vereinfachter Form für die RP-Fehlererkennung beim Lesen und beim Schreiben. Die in Fig. 12 gezeigte RP-Schaltung 205 bildet auch einen Teil der Schreibfehlerschaltungen 47 der Fig. 8. Zur Vereinfachung der Darstellung ist der Fehlerkorrekturcode FK-Code in Fig. 19 nicht gezeigt. Statt dessen sind die Elemente der Datenübertragungswege dargestellt, um die funktionellen gegenseitigen Beziehungen herauszustreichen, und diese Elemente tragen dieselben Nummernbezeichnungen wie in anderen Figuren. Außerdem prüfen die RP-Elemente den richtigen Schaltungsbetrieb beim Lesen und Schreiben.
Die verschiedenen in Fig. 19 dargestellten Schaltungen werden für mehrere Zwecke benutzt. Einige Schaltungen werden sowohl für die Erzeugung der mit den Daten aufzuzeichnenden Prüfbitreste als auch zum Prüfen entsprechender vom Band gelesener Daten beim Schreib- oder Lesebetrieb und auch zum Prüfen der richtigen Operation der Maschine. Die nachfolgende Tabelle gibt diese Beziehungen wieder. °=c:210&udf54;&udf53;vu10&udf54;&udf53;vz20&udf54; &udf53;vu10&udf54;
Die MB-43-Operation wird für das Vorwärtslesen des LBC separat von allen anderen Prüfungen geprüft, weil die Daten in den Rest- und Prüfbitrahmen in den Hauptpuffer 43 geladen werden, bevor bekannt ist, ob solche internen Daten- und Steuersignale eines Untersystems vorhanden sind, d. h., die Länge der Aufzeichnung ist unbekannt. Sie kann also erst festgestellt werden, nachdem die Daten tatsächlich übertragen und in den Hauptspeicher 43 geladen worden sind. Beim Rückwärtslesen ist die Lage solcher Steuersignale bekannt, und die Übertragung in den Hauptpuffer 43 kann verhindert werden. Bei der Aufzeichnung im WS-Code handelt es sich um das 9spurige Standardformat, welches hier nicht näher beschrieben ist. Dieses Format ist in der Tabelle nur aufgeführt, um die Anwendbarkeit der in Fig. 19 gezeigten Schaltungen auf ein drittes Aufzeichnungsformat zu zeigen.
Während der LBC-Aufzeichnungsoperation erzeugen die Schaltungen RP-1A und RP-2B Prüfbitfelder oder Reste basierend auf vom Hauptpuffer 43 in den Gruppenpuffer 45 übertragenen Datensignalen. Die Schaltungen RP-1A empfangen auch nach Darstellung in Fig. 9 die Füllbytes. Andererseits erzeugen die Schaltungen RP-2A das Prüfbitfeld RP-2 basierend auf den von den UND-ODER-Gliedern 462 in den Hauptpuffer 43 ohne die Füllbytes übertragenen Datenbytes. Die Schaltungen RP-2B erzeugen ein zweites RP-2 Prüfbitfeld basierend auf den vom Hauptpuffer 43 übertragenen Datenbytes. Eine Differenz zwischen den beiden RP-2-Bitprüffeldern (Schaltungen RP-2A und RP-2B) zeigt also eine Fehlerbedingung im Hauptpuffer an.
Im LBC-Lesebetrieb wird natürlich eine komplementäre Verbindung hergestellt, um die richtige Übereinstimmung der beim Lesen erzeugten Prüfbitfelder RP-1 und RP-2 mit den mit den Datensignalen aufgezeichneten Feldern sicherzustellen. Während der LBC-Aufzeichnung empfangen die RP-1A-Schaltungen 600 Datenbytes vom Hauptpuffer 43 über die ODER-Glieder 601. Die Ausgabe der Leitschaltung 44 kann direkt auf die ODER-Glieder 601 geleitet werden.
Während der LBC-Aufzeichnung und der Erzeugung des LBC-Abschlußteiles unter Steuerung der in Fig. 9 gezeigten Schaltungen werden beide Prüfbitfelder RP-1A und RP-2A an den Gruppenpuffer 45 geleitet. Das Prüfbitfeld RP-2A von den Schaltungen wird zuerst in die Position des Byte 7 des Restdatensegmentes geleitet. Die UND-Glieder A1 der UND-ODER-Schaltung 611 leiten das Prüfbitsegment RP-2A in gemeinsamer Reaktion auf den Taktimpuls B7 von dem in Fig. 20 gezeigten Gerät und das Signal RP-2 vom UND-Glied 127 der Fig. 9, empfangen über die Leitung 610 von den Schreibschaltungen 46, weiter. Das Prüfbitfeld RP-2A geht auch durch die ODER-Glieder 601 in die RP-1A-Schaltungen 600. Das durch die RP-1A-Schaltungen 600 erzeugte Prüfbitfeld RP-1 läuft durch den Gruppenpuffer 45 zur Aufzeichnung des Prüfbitsegmentes nach obiger Beschreibung. Zu diesem Zweck öffnet das über die Leitung 137 von dem in Fig. 9 gezeigten Gerät empfangene Signal RP-1 das UND-Glied 611 um die Prüfbitfelder RP-1 wiederholt dem Gruppenpuffer 45 zuzuführen.
Die RP-2A-Schaltungen 605 und die RP-2B-Schaltungen 606 werden beim Lesen der RTS zum Prüfen der richtigen Operationen des Hauptpuffers 43 benutzt. In Betrieb mit LBC laufen die Datenbytes vom Register 204 zunächst durch die UND-ODER-Glieder 462 in die RP-1B-Schaltungen 609, d. h. die Datenbytes befinden sich auf der "Medienseite" des Hauptpuffers 43 genauso wie das RP-1-Prüfbytefeld ursprünglich auf der "Medienseite" des Hauptpuffers 43 während der Aufzeichnung erzeugt wurde. Die RP-2B-Schaltungen 606 empfangen die Datenbytes, wie sie vom Hauptpuffer 43 in den Abfragepuffer 40 übertragen werden.
In ausgewählten Fällen werden der geprüfte Rest und die geprüften Daten beide in die RP-2B-Schaltung 606 und RP-1B-Schaltung 609 eingegeben. Am Ende des Lesens bleibt ein vorbestimmtes Referenz- oder Übereinstimmungsmuster übrig. Dieses Übereinstimmungsmuster (UM) treibt die Vergleicher 4 und 5 zur Bestimmung des richtigen Lesens. In den anderen Fällen werden in jedem der Vergleicher 1 bis 3 zwei erzeugte Reste auf Gleichheit verglichen. Bei Übereinstimmung liegt kein Fehler vor, bei Verschiedenheit wird ein Fehler angezeigt.
Der numerische Inhalt der Paritätsposition des aufgezeichneten RP-2-Restes wird verändert in Abhängigkeit davon, ob die MOD-7- Restzahl gerade oder ungerade ist. Zur Durchführung dieser Änderung sind an die RP-2C-Schaltung 607 und die RP-2D-Schaltung 608 die Antivalenzglieder 634 und 635 angeschlossen. Das Antivalenzglied 634 reagiert gemeinsam auf die 2°-Bitposition der aufgezeichneten MOD-7-Restzahl und die Paritätsbitposition (Spur 8) des aufgezeichneten RP-2-Byte und gibt den korrigierten binären Wert in die RP-2C-Schaltungen 607 ein. Durch das UND-Glied 636 wird von diesem Vorgang die RP-2C-Schaltung 607 nur beim Rückwärtslesen eines LBC beeinflußt. Das Antivalenzglied 635 verändert den vom RP-2D-Schaltglied 608 erzeugten Rest nach den obigen Regeln zum Vergleich mit den von den RP-2B-Schaltung 608 gelieferten Rest basierend auf dem aufgezeichneten RP-2-Rest.
Das UND-ODER-Glied 637 leitet wahlweise die Vergleichsergebnisse entsprechend der oben gezeigten Tabelle an das UND-Glied 638. Das UND-Glied 638 leitet das RP-Fehlersignal an den Mikroprozessor 38 als Reaktion auf das Prüffehlersignal vom Mikroprozessor 38 am Datenende. Ein solches Signal wird dann an eine angeschlossene Zentraleinheit als Teil des Endzustandes geleitet. Durch die Vergleichereinheit 1 erkannte Fehler werden an den Mikroprozessor 38 im Schreibbetrieb, beim Rückwärtslesen, beim Vorwärtslesen und beim &udf53;lu,4,,100,5,1&udf54;LBC&udf53;lu&udf54; (siehe UND-ODER-Glied 638) durch die UND-Glieder 640 geleitet.
In der obigen Beschreibung und in Fig. 19 wurde die ganaue Taktierung der RP-Schaltungen absichtlich nicht beschrieben. Jede RP-Schaltung umfaßt nicht dargestellte Eingangsschaltungen, die in bekannter Weise so getaktet werden, daß die von diesen Schaltungen geprüfte Signale entsprechend dem gezeigten Format und der RP- Tabelle geprüft werden. Die Taktsteuerschaltungen wurden bei der Darstellung weggelassen.

Takt- und Reihenfolgesteuerungen

In Fig. 20 ist die Erzeugung der Zyklen A, B, AB und ABC in vereinfachter Form eines Ablaufdiagrammes beschrieben. Die Zyklussteuerung liegt in einem modifizierten 3-Bit-Zähler, der aus dem 2-Bit-Zähler 640 mit dem Decodierer 641 und der C-Verriegelung 642 besteht. Wenn der Zähler 640 lauter Nullen enthält, wird die C-Verriegelung 642 entriegelt, und der 3-Bit-Zähler 643 befindet sich im Zustand 7, das Wartesignal 335 (Fig. 18) läuft über die Leitung 644 vom UND-Glied 645. Das Wartesignal 335 schaltet die Taktschaltungen ab, die für die Schrittfolgen A bis ABC verwendet wurden. Im vorliegenden Ausführungsbeispiel liefert der Schreibtaktgeber oder Oszillator 74 der Fig. 9 die Taktsignale für die Leseoperationen. Wenn das UND-Glied 645 das Wartersignal 335 über den Inverter 646 und von dort durch die ODER-Schaltung 78 leitet, wird der Schreibtaktgeber 74 abgeschaltet. Wenn das UND-Glied 645 außer Betrieb ist, erregt die Inverterschaltung 646 den Schreibtaktgeber 74 zur Lieferung der Taktimpulse über die Leitung 647 an das UND-ODER-Glied 648. Dieses leitet die Taktimpulse wahlweise weiter und schaltet den 3-Bit-Zähler 643 durch seine 8 Schaltstufen 0 bis 7.
Der Betrieb der in Fig. 20 gezeigten Schaltungen wird das UND- ODER-Glied 651 eingeleitet. Der A1-Eingabeteil leitet einen Taktzyklus ein, indem er gemeinsam reagiert auf das GB-1-Voll-Signal 185 und das Signal für den nicht vollen Segmentpuffer 207, die entsprechend von diesen Puffern über die Leitungen 652 und 653 geleitet werden gemäß obiger Beschreibung im Zusammenhang mit Fig. 18, sowie auf das Signal vom Prozessor 38 auf der Leitung 313 und das vom 3-Bit-Zähler 643 kommende Signal für "Zahl = 7" auf der Leitung 654. Der Eingabeteil A1 liefert dann einen Schrittimpuls an den Zähler 640 und schaltet ihn auf den Zustand 01 vor, der den A-Zyklus der Fig. 18 bezeichnet. Dieser Vorgang entspricht und bezeichnet die Verwirklichung der Signalbedingungen an den Punkten 336, 337 und 338 in Fig. 18. Das UND-Glied 645 nimmt das Wartesignal ab und schaltet dadurch den Schreibtaktgeber 74 zur Lieferung von Schrittimpulsen an den 3-Bit- Zähler 643 ein. Gleichzeitig mit der Vorschaltung des Zählers 640 schaltet auch der Schrittimpuls vom UND-ODER-Glied 651 den 3-Bit-Zähler 643 auf lauter Nullen zur Erzeugung des Reihenfolgeimpulses A0. Eine genaue Taktierung der Impulse vom Taktgeber 74 ändert sich, da über eine synchrone Verzögerung die Zuführung von Taktimpulsen mit voller Energie an das UND-ODER-Glied 648 sichergestellt wird.
Der Decodierer 641 reagiert auf die Zahl 01 im Zähler 640 und liefert das A-Zyklus-Anzeigesignal über die Leitung 655 an die Takt-Leiteinrichtung 656. Die Taktleiteinrichtung 656 kombiniert das A-Signal mit den Ausgabetaktimpulsen des 3-Bit-Zählers 643 und erzeugt die Impulse A0 bis A7. Außerdem läuft das A-Signal durch das ODER-Glied 657 und wird mit dem später beschriebenen B-Signal kombiniert zur Lieferung eines A- oder B-Signales über die Leitung 446. Außerdem wird durch das A-Singal oder das B-Signal auf der Leitung 446 das UND-Glied 658 eingeschaltet, so daß es Adreßschrittsignale 0 bis 7 an das in Fig. 13 gezeigte Gerät und auch zur Adreßwahl im GB-1 185 und im Segmentpuffer 201 gemäß Beschreibung im Zusammenhang mit Fig. 12 liefert.
Das UND-ODER-Glied 648 leitet die Schreibtaktsignale von der Leitung 647 weiter, sobald der 3-Bit-Zähler 643 nicht auf 7 steht und das Lesesteuersignal auf der Leitung 313 anzeigt, daß weder das Lesen eines LBC noch das Datenende erkannt wurde. Der A2-Teil wird bei der Aufzeichnung LBC-Daten zum Vorschalten der Leseschaltungen bei der Leseprüfung nach dem Schreiben benutzt. Bei einer solchen Anwendung muß der Taktgeber 74 kontinuierlich laufen, wobei das UND-ODER-Glied 648 die Taktimpulse sperrt. Es können auch zwei separate Oszillatoren oder Taktgeber vorgesehen werden.
Am Ende des A-Zyklus gemäß Beschreibung der Fig. 18 erreicht der Zähler 643 wieder die 7 und liefert sein Abschaltsignal über die Leitung 654. Dadurch wird das UND-ODER-Glied 648 abgeschaltet und ein weiteres Vorschalten des Zählers 643 verhindert, bis das UND-ODER-Glied 651 den Zähler 640 wieder vorgeschaltet. Dieser Vorgang entspricht der Warteperiode der Fig. 18 während der Periode A7. Wenn GB-1 185 wieder voll und der Segmentpuffer nicht voll sind gemäß Darstellung bei 343 und 344 in Fig. 18, verläßt ein zweiter Schrittimpuls das UND-ODER-Glied 651 und schaltet den Zähler 640 auf 10 und den Zähler 643 auf lauter Nullen zurück. Die Decodierschaltung 641 liefert dann das B-Signal über die Leitung 659 an die Taktleiteinrichtung 656 zur Kombination mit den Taktimpulsen vom Zähler 643 zwecks Erzeugung der Impulse B0 bis B7. Das UND-ODER-Glied 648 wird dann eingeschaltet und leitet die Schreibtaktimpulse vom Taktgeber 74 zur Vorschaltung des Zählers 643.
Aus Fig. 18 ist zu ersehen, daß B5 ebenfalls eine Warteperiode für die Hardware-Zeiger oder Qualitätssignale ist, die bei der Fehlerkorrektur zu verwenden sind. Solche Zeigersignale laufen mit den zugehörigen Datenlesesignalen vom Schräglauf-Entzerrungsgerät 57 zum GB-1 185. Das Warten bei B5 geht daher weiter, bis GB-1 185 durch Signale auf der Leitung 652 anzeigt, daß er die Daten- und Zeigersignale empfangen hat. Der Inverter 660 kehrt das Signal auf der Leitung 652 um und schaltet das UND-Glied 661 mit dem Signal B5 ein, um das UND-ODER-Glied 648 über den Inverter 662 abzuschalten. Wenn die Leitung 652 das GB-1-Vollsignal führt, wird das UND-Glied 661 abgeschaltet und die B5- Warteperiode beendet.
Am Ende des B-Zyklus bei B7 wird abhängig von den durch den S2-Rechner und dem Paritätsgenerator 340 gelieferten Syndromen entweder der AB-Zyklus oder der ABC-Zyklus angefangen. Der AB- Zyklus für die Erzeugung der Fehlerkorrektursignale kann ungeachtet der Möglichkeit des Hauptpuffers 43 zum Empfang von 7 Datenbytes begonnen werden. Wenn andererseits der ABC-Zyklus erfolgreich angefangen werden soll, muß der Hauptpuffer 43 mindestens 7 Register zum Empfang von Datenbytes durch das Register 204 von den Fehlerkorrekturschaltungen zur Verfügung haben. Wenn 7 Register im Hauptpuffer 43 nicht zur Verfügung stehen, wird ein Überlauffehler durch nicht dargestellte Alarmschaltungen angezeigt. Nach Wahl der Konstruktion darf der ABC-Zyklus nicht verhindert werden und muß 7 Bytes mit einem erkannten Überlauf übertragen können.
Die UND-ODER-Glieder 664 steuern die Zyklusschrittschaltung und die Einleitung zur Erfüllung der obigen Forderungen. Der A1- Eingangsteile reagiert gemeinsam auf den Schrittimpuls vom UND- ODER-Glied 651 und das legierte B-Signal auf der Leitung 665, damit der Schrittzähler 640 in die oben beschriebenen A- und B- Zyklen vorgeschaltet werden kann. Der A2-Teil des UND-ODER-Gliedes 664 reagiert gemeinsam auf den Schrittimpuls vom UND-ODER- Glied 651 und ein später beschriebenes Signal, welches keinen Durchgang vom ABC-Zyklus anzeigt und einen Schrittimpuls an den Zähler 640 liefert. Dieser Schrittimpuls läuft nicht zur C-Verriegelung 642 und läßt diese zurückgestellt. Der Decodierer 641 reagiert also auf die Binärzahl 11 im Zähler 640 und liefert einen AB-Impuls über die Leitung 439 an die Takteinrichtung 656 zur Erzeugung von Taktimpulsen AB-0 bis AB-7 und zur Lieferung des AB-Signales an die in Fig. 16 gezeigte Schaltung.
Der ABC-Zyklus muß entweder vom B-Zyklus oder vom AB-Zyklus aus angefangen werden. Das UND-ODER-Glied 667 stellt fest, wenn der ABC-Zyklus angefangen werden sollte. Es reagiert auf das ABC- Laufsignal auf der Leitung 556 von der in Fig. 16 gezeigten Schaltung und liefert ein Betätigungssignal zum Abschalten des A2-Teiles des UND-ODER-Gliedes 664 sowie zum teilweisen Einschalten des UND-Gliedes 668 in Vorbereitung des ABC-Zyklus. Der A2- Teil des UND-ODER-Gliedes 667 reagiert gemeinsam auf das AB-Signal auf der Leitung 439 (Fehlerkorrektursignal-Erzeugungszyklus) und die Zahl 7 in drei Bitzähler 643 und liefert das ABC-Betätigungssignal. Das UND-Glied 668 verhindert die Einleitung des ABC-Zyklus bis der Hauptpuffer 43 zum Empfangen von 7 Datenbytes bereit ist. Die Puffersteuerungen 42 liefern dafür ein entsprechendes Signal über die Leitung 587 A (Fig. 7) zum Einschalten des UND-Gliedes 668, so daß dieses einen Schrittimpuls für die Einleitung des ABC-Zyklus über die Leitung 669 abgibt. Von der Konstruktion her kann das UND-Glied 668 einen ABC-Zyklus ungeachtet der Operation der Hauptpuffers 43 zulassen.
Das ABC-Schritt- oder -einleitungssignal verriegelt die C-Verriegelung 642 und vervollständigt gleichzeitig die Erregung des A3-Eingangsteiles des UND-ODER-Gliedes 664 zum Vorschalten des Zählers 640 aus den B-Zustand (10) in den AB-Zustand (11). Wenn der Zähler 640 im AB-Zustand oder auf 11 steht und die Verriegelung C verriegelt ist wird dadurch der ABC-Zyklus angezeigt. Das UND-Glied 670 kombiniert das AB-Signal auf der Leitung 439 und das aktive Signal von der C-Verriegelung 642 und liefert ein ABC-Signal über die Leitung 431 an die in Fig. 16 gezeigten Schaltungen. Außerdem übertragen die ABC-Taktimpulse 0 bis 6 Daten aus dem Segmentpuffer 201 an die antivalenten Fehlerkorrekturschaltungen 202 (Fig. 16 Antivalenzglieder 420 bis 427) von dort in das Register 204 und den Hauptpuffer 43. Das ABC-Anzeigesignal 0 bis 6 auf der Leitung 673 wird durch das UND-Glied 672 erzeugt aufgrund des C-Signales auf der Leitung 674 und des erzeugten legierten 7-Signales basierend auf dem Signal K=7 vom Zähler 643. Letzteres kann ersetzt werden durch die Taktleitanordnung, die die Impulse ABC 0 bis 6 taktet.
Am Ende des ABC-Zyklus werden die Schaltungen in Fig. 20 zurückgestellt, um die Einleitung eines neuen A-Zyklus zu ermöglichen. Der A1-Teil des UND-ODER-Gliedes 675 reagiert gemeinsam auf das Einschaltglied der C-Verriegelung 642 auf der Leitung 674 und das Signal K=7 vom Zähler 643 auf der Leitung 654 und stellt die C-Verriegelung 642 und den Zähler 640 zurück. In Fig. 20 sind einige Arbeitszusammenhänge und die Teilung der Schaltung im Schreibbetrieb nicht gezeigt. Der 3-Bit-Zähler 643 kann z. B. der Binärzähler 76 der Fig. 9 sein. Der einfacheren Darstellung halber sind zwei Zähler gezeigt. Ebenfalls nicht gezeigt ist die Erzeugung eines 07-Rückstellimpulses. Solch ein Rückstellimpuls kann erzeugt werden durch Betätigung eines Einzelpulsgenerators durch einen ABC-7-Taktimpuls.
Die im A- und B-Zyklus benutzten und im Zusammenhang mit Fig. 18 beschriebenen Pufferadressen werden auch durch den 3-Bit-Zähler 643 erzeugt. Jede Gruppe von Datensignalen wird bekanntlich während der Zeitperioden 0 bis 3 des A- bzw. B-Zyklus übertragen. Die während der Periode A0 bis A3 übetragenen Datenbytes stehen in Pufferegistern und werden dort gespeichert, die die Adressen 0 bis 3 haben. Während des B-Zyklus sollten jedoch die vier übertragenen Datenbytes von Pufferregistern mit den Adressen 4 bis 7 abgerufen und dort gespeichert und während der Zyklusimpulse 0 bis 3 übertragen werden. Der 3-Bit-Zähler 643 liefert seine Signale als Pufferadresse über das Kabel 676 an das in Fig. 17 gezeigte Gerät. Außerdem wird dem ODER-Glied 677 der Zahlstellenbinärwert 2² zugeleitet. Das ODER-Glied 677 kombiniert das B-Signal auf der Leitung 659 mit dem Signal des 3-Bit- Zählers 643 2²=1 und liefert die Adressen 4 bis 7 während der ersten vier Zyklen 0 bis 3 eines jeden B-Zyklus. Die Bitposition 2² des Zählers 643 ist gleich Null. Durch Leitung des B-Signales durch das ODER-Glied 677 erscheint es als 1 und somit werden die Adressen von 0 bis 3 nach 4 bis 7 verschoben.

Richtungstaktschrift-(RTS)-Operationen (PE)

Die vorliegende Erfindung gestattet die extensive doppelte Nutzung der Schaltung für die Aufzeichnung und das Lesen von längenbegrenzten Codes (LBC) und von Richtungstaktschrift (RTS). Allgemein wird ein Datenbyte in RTS ähnlich behandelt wie eine Gruppe von Datensignalen in LBC. Die Formatsignalgruppen des LBC werden bekanntlich verarbeitet, während nur der A-Zyklus der Taktsteuerung benutzt wird. Beim Lesen von LBC wird nur der A-Zyklus benutzt, und jeder A-Zyklus kann 1 Byte von Datensignalen im LBC übertragen. Während der Aufzeichnung wird in ähnlicher Weise jedes Datenbyte in der RTS genauso behandelt wie eine Gruppe von Signalen in LBC, d. h., die verschiedenen Gruppenpuffer werden so gesteuert, daß ein Datenbyte dort in einem der Register gespeichert wird, die anzeigen, daß der Puffer voll ist. Nach der Beschreibung der Fig. 19 wird nicht nur die Operation im LBC, sondern auch in der RTS geprüft, obwohl keine RP-Reste zusammen mit den Signalen in RTS aufgezeichnet werden. Die Fehlerkorrekturschaltungen werden ebenfalls zu einem großen Teil gemeinsam benutzt obwohl die Korrekturtechniken bei dem LBC und der RTS sehr unterschiedlich sind. Die Zeigerschaltungen 197 werden für beide Codearten benutzt. Fig. 21 zeigt in vereinfachter Form ausgewählte Schaltungsverbindungen für die Verarbeitung von Signalen in RTS durch das für den LBC in Fig. 12 gezeigte Lesesystem. Die übrigen Verbindungen sind in den anderen Figuren dargestellt. Aus der nachfolgenden Tabelle geht hervor, daß bestimmte Ähnlichkeiten zwischen den Formaten LBC und RTS bestehen. °=c:50&udf54;&udf53;vu10&udf54;&udf53;vz4&udf54; &udf53;vu10&udf54;
Vorlaufsatz und Nachlaufsatz der RTS sind also die Umkehrung eines Teiles des Vor- und Nachlaufsatzes des LBC, d. h., die RTS hat Reihen von Nullen, während der LBC Reihen von Einsen (und abwechselnde Einsen und Nullen) hat. Durch Umkehrung oder Komplementierung der RTS-Signale zwischen der Abfrageschaltung 56 A (die gesamte Schaltung zwischen Übertrager 51 und Detektor 56 in Fig. 12) und dem Decodierer 60 in die RTS können dieselben auf den Einsen in auf LBC basierenden Steuerungen für die Einsen und Nullen in der RTS benutzt werden. Formaterkennung und Steuerungen werden also gemeinsam benutzt. Der RTS-Teil der Leseschaltungen ist in Fig. 21 beschriftet, wobei das Format RTS' in der obigen Tabelle die Signale in diesem Teil darstellt. Diese Umkehrung oder Komplementierung ermöglicht die Benutzung des Eingangsschrittzählers 175 der Fig. 14 ohne Veränderung für das Lesen in den beiden Codes RTS und LBC. Diese Koordination zwischen den beiden verschiedenen Formaten gestattet insofern eine größere Zuverlässigkeit, als die für den LBC vorgesehenen Prozesse für eine höhere Aufzeichnungsdichte ausgelegt sind als die in der RTS vorhanden ist und somit wird das Lesen von RTS-Signalen verbessert. Die Übertragung der RTS- Signale (RTS' wird im Decodierer 60 in RTS verändert) zwischen dem Decodierer 60 und dem Hauptpuffer 43 umfaßt die Auflage von RTS-Steuerungen auf die Fehlerkorrekturschaltungen in den Puffern um sicherzustellen, daß ein Datenbyte übertragen und in den Fehlern genauso korrigiert wird, wie es bei den speziell für die RTS vorgesehenen Leseschaltungen der Fall ist. Außerdem wird der Puffer 185 ganz anders behandelt, um jedesmal ein Datenbyte an den Decodierer 60 zu übertragen, wenn das Schräglauf-Entzerrungsgerät 57 ein solches Byte ausliest. Demgegenüber steht das Warten bis eine Gruppe von 5 Bytes übertragen worden ist.
Die zum Puffer 185 gehörende zusätzliche Schaltung und das Schräglauf-Entzerrungsgerät 57 ist zusammen mit dem Puffer 185 in dem gestrichelten Kasten 700 enthalten. Die Umwandlung vom RTS-Format in das RTS'-Format erfolgt durch die einfache in den gestrichelten Kasten 701 enthaltene Schaltung, die zwischen die Abfühlschaltung 56 A und das Schräglauf-Entzerrungsgerät 57 gelegt ist. In der obigen Beschreibung wird angenommen, daß die Spurbreiten und -abstände auf dem Medium 25 für beide Schrift- bzw. Codierarten dieselben sind. Auf diese Weise kann für die Aufzeichnung und das Lesen beider Schriftarten derselbe Übertrager 51 verwendet werden. Wegen der unterschiedlichen Aufzeichnungsdichte bestehen jedoch für den Übertrager 51 größere Einschränkungen als bei Übertragern, die nur für die RTS-Aufzeichnung verwendet werden. Die Konstruktion von Köpfen und Leseverstärkern für einen solchen Breitbandeinsatz liegt außerhalb des Rahmens der vorliegenden Erfindung und wird daher nicht näher beschrieben.
Der Detektor in 56 A zwischen der LBC-Aufzeichnung und der RTS- Aufzeichnung ist eine einfache Steuerschaltung bekannter Art. Die in RTS aufgezeichneten Daten können genauso behandelt werden wie in Wechselschrift (WS) aufgezeichneten.
Die Umwandlung zwischen dem Datenformat RTS und dem Datenformat RTS' erfolgt in den Schaltungen 701. Im LBC-Betrieb wird das Format nicht umgekehrt, sondern durch die UND-Glieder 702 übertragen, die durch das LBC-Lesebetriebssignal auf der Leitung 313 geöffnet werden. Die abgefühlten Einersignale werden durch die UND-Glieder 702 und von dort durch die ODER-Glieder 703 in das Schräglauf-Entzerrungsgerät 57 übertragen. Im RTS-Betrieb werden die UND-Glieder 702 abgeschaltet und die UND-Glieder 704 durch das vom Prozessor 38 über die Leitung 192 A empfangene RTS-Lesesignal geöffnet. Die UND-Glieder 704 empfangen für jede Spur entsprechend die invertierten RTS-Lesesignlae von den Invertern 705 und leiten sie durch die ODER-Glieder 703 an das Schräglauf- Entzerrungsgerät 57. Im RTS-Betrieb erscheinen dann alle Nullen zwischen den Invertern 705 und dem Decodierer 60 als Einsen. Gemäß obiger Beschreibung des Eingangszählers 175 zeigt eine Reihe von 10 Einsen dann an, daß ein Vorlaufsatz, ein Nachlaufsatz oder ein Synchronisationsmuster gelesen wurde. Die Abfühlschaltungen 56 erkennen außerdem eine den Datenanfang charakterisierende lange Wellenlänge, wie sie seit Jahren in RTS-Aufzeichnungsgeräten üblich ist.
Die ausgerichteten Signale im LBC von den Schräglauf-Entzerrungsgerät 57 werden nach der Beschreibung der in Fig. 12 gezeigten Schaltung verarbeitet. Die Signale in RTS werden im Schräglauf- Entzerrungsgerät 57 genauso zusammengesetzt wie die Signale im LBC. Sobald ein Byte zusammengesetzt und der Puffer 185 leer ist, wird das Byte parallel mit den Zeigern vom Abwähldetektor 56 A in den Puffer 185 übertragen. Während des ersten Leseteiles werden 5 Datenbytes in RTS dem Puffer 185 zusammengesetzt und ergeben ein Puffer-Vollsignal, welches über die Leitung 706 läuft und die Verriegelung 707 verriegelt. Dadurch wird das Betätigungssignal von der Leitung 708 genommen und das Schräglauf- Entzerrungsgerät beauftragt, keine weiteren Datensignale zu übertragen. Die zusammengesetzten fünf Datenbytes im Puffer 185 laufen über das Kabel 224 zum Decodierer 60. Die Leitungen im Kabel 224 empfangen die Eingangssignale von einem Pufferregister mit der höchsten Zahl, d. h., von dem Register, welches das erste vom Schräglauf-Entzerrungsgerät 57 empfangene Datenbyte enthält, und bilden ein Kabel 224 A zur Übertragung von Signalen in RTS&min; an die Inverterschaltung 709. Die Leitungen im Kabel 224 umfassen auch die Leitungen von den andern vier Registern des Puffers 185 und werden an die Formatschaltung 710 und die LBC-Decodierschaltungen 711, die auch in Fig. 13 dargestellt sind, geführt. Da auf der Leitung 129 A das RTS-Betriebssignal liegt und auf der Leitung 313 das LBC-Betriebssignal fehlt, sind die LBC-Decodierschaltung 711 und der LBC-Teil der Formatschaltung 710 abgeschaltet. Der RTS-Teil der Formatschaltung 710 fühlt alle Einsen im Puffer 185 genauso ab, wie das Datenendsignal im LBC-Betrieb abgefühlt wird, d. h., der Nachlaufsatz besteht aus lauter Nullen und erscheint im Puffer 185 als lauter Einsen im RTS'-Format. Wenn vier Register voll lauter Einsen stehen und das erste Register lauter Nullen enthält, wird das Datenende für den RTS-Betrieb durch die Formatschaltungen 710 signalisiert. Die beginnende Datenmaske wird angezeigt durch lauter Einsen in vier Registern und lauter Nullen in dem die Signale von dem Schräglauf-Entzerrungsgerät 57 empfangenden Register. Andere Merkmale für die Anzeige des Datenendes können ebenfalls verwendet werden. Die Schaltungen 710 können verschiedene nicht dargestellte Register enthalten, die zusätzlich zu den Registern im Puffer 185 auf lauter Einsen abgefühlt werden. Die Schaltungen 710 können z. B. 6 Register enthalten, die eine Maske von lauter Nullen und 10 Einsen erfordern - dieselben Kriterien für die Erkennung des Aufzeichnungsbeginns. Die genauen Kriterien bleiben der Konstruktion überlassen.
Der einzige Teil der Decodierschaltung 60, der für die Datenübertragung im RTS-Lesebetrieb arbeitet, ist der Inverter 709, der die RTS'-Signale zur Übertragung durch die UND-Glieder 712 und das Kabel 189 in das RTS-Format zurückverwandelt. Das RTS-Signal auf der Leitung 192 A öffnet die UND-Glieder 712 zum Weiterleiten der empfangenen RTS-Signale auf Bytebasis durch die ODER-Glieder an das Register 191. Das auslösende LBC-Betriebssignal auf der Leitung 313 fehlt, und dadurch werden die über das Kabel 190 empfangenen Signale abgeschaltet.
Wenn das erste Datenbyte einer vom Puffer 185 durch den Inverter 709 übertragen wurde, wird in der Verriegelung 707 ein Signal "Puffer leer" erzeugt. Zu diesem Zweck reagiert das UND-Glied 714 gemeinsam auf das RTS-Signal auf der Leitung 192 A und das über die Leitung 715 laufende Signal vom Schräglauf-Entzerrungsgerät 57, welches anzeigt, daß ein AZ-Lesezyklus ausgeführt wurde, und auf das Signal von den Formatschaltungen 230, welches "RTS-Betrieb und Datenübertragung" anzeigt und die Verriegelung 707 verriegelt. Dadurch wird das Einschaltsignal von der Leitung 708 genommen und weitere Übertragungen vom Schräglauf-Entzerrungsgerät 57 verhindert, bis der nächste A-Zyklus abgeschlossen ist. Damit wird die Übertragung auf jeweils 1 Byte gegenüber Gruppen von 5 Bytes begrenzt.
Die Einleitung des in Fig. 21A gezeigten A-Zyklus resultiert aus dem Signal für den vollen Puffer 185 und dem Leer-Signal für den Puffer 201 (Vollsignal für 201 ist abgeschaltet), die bei 34 eines jeden A-Zyklus auftreten. Siehe hierzu Fig. 18 und die zugehörige Beschreibung. Das A-Zyklussignal zeigt dem in Fig. 20 dargestellten Gerät an, daß ein A-Zyklus auszuführen ist.
Der Leseimpuls 201, der ein Datenbyte vom Segmentpuffer 201 durch die Antivalenzglieder 202 überträgt, stellt den nicht dargestellten Vollanzeiger für den Puffer 201 zurück und gibt den Puffer 185 zum Empfang von mehr als einem Datenbyte frei. Wenn der Puffer 185 voll ist, überträgt er ein Datenbyte durch den Inverter 709 in das Register 191 während der Schreibimpuls 201 während des nachfolgenden A-Zyklus. Sobald das Vollsignal für den Puffer 185 abgenommen wird, wird die Verriegelung 707 entriegelt und das Schräglauf-Entzerrungsgerät zur Übertragung von mehr als einem Datenbyte in den Puffer 185 eingeschaltet.
Der Puffer 185 besteht vorzugsweise aus 9, jeweils 5 Bit großen Schieberegistern, eines für jede Spur, in denen die 5 Bitpositionen den 5 Bitpositionen der Speichercodegruppen entsprechen. Sobald das KB 57 ein Byte aus 9 Bits überträgt, werden alle Daten in den Schieberegistern um eine Position auf bekannte Weise verschoben.
Fig. 21A ist für die Darstellung einer Datenaufzeichnung aus einem Byte gekürzt. In dem Abschnitt mit der Bezeichnung "Datenanfang" überrägt der A-Zyklus die Markierung aus lauter Einsen der RTS, die den Datenanfang bezeichnet. Das Byte aus lauter Einsen wird vom Puffer 185 während des Datenbytezyklus A übertragen. Das Datenbyte wird an den Segmentpuffer 201 während des Datenendes des A-Zyklus übertragen. Zu diesem Zeitpunkt wird das aus lauter einsen bestehende Endkennzeichen vom SKB 57 an den Puffer 185 übertragen, d. h., der Puffer 185 hat diese Daten empfangen und ist zu ihrer Übertragung durch den Inverter 709 bereit. Das Hauptpuffer-Schreibsignal während der Periode 2 des A-Zyklus Datenende überträgt das eine Datenbyte in dieser Aufzeichnung durch das Register 204 und die UND-ODER-Glieder 462 entsprechend der Beschreibung der Fig. 17.
Aus der Takttabelle und der obigen Beschreibung der Fig. 20 geht die zeitliche Beziehung zwischen dem SKB 57 dem Puffer 185, dem Decodierer 60, dem Register 191, dem Segmentpuffer 201, den Fehlerkorrekturschaltungen und dem Hauptpuffer 43 hervor.
Die Fehlerkorrektur der RTS erfolgt mit denselben Schaltungen wie die Fehlerkorrektur der LBC. Der S1-Rechner wird zur Erzeugung der Parität benutzt, während der S2-Rechner (Fig. 16) durch das RTS-Signal auf der Leitung 192 A gesperrt ist. Der S1-Rechner bezieht sich auf die Fehlerbedingungen auf dem Band während der S&sub2;-Rechner eine Beziehung der fehlerhaften Spuren herstellt. Wenn man den S2-Rechner in einen Bezugszustand vorzugsweise aus lauter Nullen zwingt, erscheint für die Fehlerkorrekturschaltungen 196, 200 der Eindruck, daß das S1-Syndrom vom S1-Rechner angibt, welcher Byte zu korrigieren ist, wobei die Spur oder das Bit durch ein Zeigersignal von den Zeigerschaltungen 197 gewählt wird. Die Zeigerschaltungen 197 arbeiten genauso wie die Fehleranzeiger für die Spuraustastung. Der A1-Eingangsteil des UND-ODER-Gliedes 361 (Fig. 16) leitet die Ausgangssignale des Decodierers 360 im LBC-Betrieb (Leitung 313) an die AB-Sprungschaltung 353 und die Fehlerkorrekturschaltung 365. Der Decodierer 360 decodiert die Syndrome S2 und S1, um sicherzustellen, daß S1=S2=0 bzw. S1 verschieden S2 ist, um Fehlerbedingungen anzuzeigen. Während des Lesens der RTS leitet der A2-Eingabeteil des UND-ODER-Gliedes 361 lauter Nullen, um maximal eine Fehlerspuranzeige (FS-Anzeige) zu erzwingen, da ja bekanntlich nur eine Fehlerspur korrigiert werden kann. Fehler in mehreren Spuren können über die Zeigerzählschaltung 391 erkannt werden, die mehr als eine fehlerhafte Spur durch ein Signal über die Leitung 397 anzeigt.
Da ein Datenbyte durch alle Schaltungen zwischen dem Register 191 und dem Register 204 während eines gegebenen A-Zyklus übertragen wird, werden Spezialsteuerungen benötigt, um diese Änderung von der Übertragung von 8 Bytes zur Übertragung eines Byte durchzuführen. Zu diesem Zweck leitet das UND-ODER-Glied 718 normalerweise die ABC-Impulse unter Einfluß des LBC-Signales auf der Leitung 313 zur Steuerung der Adressierung des Segmentpuffers 201 sowie des S1-Rechners. Der A2-Teil des UND-ODER-Gliedes 718 leitet die A2-Impulse von dem in Fig. 20 gezeigten Gerät, betätigt durch das RTS-Signal auf der Leitung 719. Die RTS-Steuerung zwingt alle Bytes vom Register 191 in das Register 2 des Segmentpuffers 201. Die festgehaltenen Adressen werden nicht erhöht. Wenn der Puffer 201 ausgelesen wird, wird nur das Register 2 in die Antivalenzglieder 202 gelesen. In ähnlicher Weise wird der S1-Rechner nur betätigt für das Register 2, welches im Verhältnis 1 : 1 dem S1-Rechner mit dem Segmentpufferregister 201 entspricht. Das heißt, es gibt einen Paritätsgenerator im S1-Rechner für jedes Register beim RTS-Betrieb. Nur der Paritätsgenerator für das Register 2 wird benutzt. Dieses Paritätssignal wird den FK- Schaltungen 195 und 200 genauso wie oben im Zusammenhang mit den RTS-Aufzeichnungsgeräten beschrieben zugeführt. Die Zeigerschaltungen liefern einen Zeiger gemäß obiger Beschreibung der Fig. 15, d. h., ausgewählte Zeigersignale werden für die Fehlerkorrektur benutzt. Die korrigierten Datensignale werden byteweise durch das Register 204 an den Hauptpuffer 43 übertragen. Die ausgewählten Zeigersignale können gültige Zeigersignale, Hardware-Zeigersignale, Dauerzeigersignale oder eine weitergeleitete Folge dieser Signale nach den RTS-Fehlerraten zu dem Zeitpunkt sein, an dem die Zeigersignale geleitet werden.
Die Formatsteuerung 230 ist für den RTS-Betrieb recht einfach. Sie unterscheidet lediglich zwischen den Datenzeiten und den Zeiten der Nachlaufsätze, wenn die Formatschaltungen 710 und der Decodierer 60 das erste aus lauter Einsen bestehende Byte erkennen, d. h., der Anfang der Markierungsdaten, und dann wird die Verriegelung 720 im Betriebszustand verriegelt und liefert ihr Betätigungssignal an das UND-Glied 714 zur Betätigung der Verriegelung 707 gemäß obiger Beschreibung. Das Betätigungssignal von der Verriegelung 720 wird auch der Verriegelung 721 zugeführt und schaltet sie während der A-Zykluszeit A5 ein. Die Erkennung der Formatgruppe löst bekanntlich den A-Zyklus aus. Die UND- Glieder 722 reagieren gemeinsam auf das A5-Signal und das Signal von der Verriegelung 720 und schalten die Verriegelung 721 ein. Das Signal von dieser Verriegelung öffnet den A2-Teil der UND-ODER-Glieder 462 zum Leiten der RTS-Daten in den Hauptpuffer 43. Das aktive Signal betätigt außerdem zusammen mit den Signalen A2 und dem Signal auf der Leitung 192 A das UND-Glied 723 zur Einleitung eines Schreibzyklus in den Hauptpuffer 43 nach Darstellung in Fig. 21A.
Wenn durch die Formatschaltungen 710 und den Decodierer 60 das Datenende der Richtungstaktschrift erkannt wird, stellt das Einschaltsignal auf der Leitung 725 die Verriegelung 720 zurück. Diese Rückstellung wird um einen A-Zyklus verzögert, damit das letzte Datenbyte während des A-Zyklus des Datenendes in den Hauptspeicher 43 übertragen werden kann. Das UND-Glied 726 spricht gemeinsam auf den A5-Zyklus während der Datenendperiode des A- Zyklus und die Abschaltung der Verriegelung 720 an und schaltet die Verriegelung 721ab, wodurch alle Datenübertragungen im RTS- Betrieb beendet werden.
Der Detektor 56 A kann zur Abgabe eines Einersignales zur Darstellung entweder von Einsen im LBC-Betrieb oder von Nullen bei RTS&min;-Signalen wahlweise betätigt werden. In der Praxis wäre eine modifizierte Detektorschaltung den zwischen Detektor 56 A und SKB 57 geschobenen Zwischenschaltungen 701 vorzuziehen. Es kann jede Form der Erkennung benutzt werden, wobei die Ausgangssignale wahlweise im RTS-Betrieb komplementiert werden.

Zwei-Format-Steuerungen

Während die Formatsteuerungen 230 in Zusammenhang mit den Fig. 13 und 13A beschrieben wurden, zeigt eine genauere Beschreibung der in beiden Betriebsarten RTS und LBC verwendeten Schaltungsanordnung die Gemeinsamkeit und Benutzung elektronischer Schaltungen für beide Betriebsarten in bezug auf Erkennung und Steuerung des Aufzeichnungsformates. Der Teil in der oberen rechten Ecke der Formatsteuerungen 230 in Fig. 13 einschließlich der Einergruppenverriegelung 254, der in den beiden Betriebsarten RTS und LBC verwendet wird, umfaßt die in Fig. 22 gezeigte Schaltung in vereinfachter Darstellung. Zuerst werden Erkennungs- und Steueroperation im Format der RTS beschrieben, wozu die Erkennung des Datenanfanges und des Datenendes gehört. Anschließend folgt eine Beschreibung von Erkennungs- und Steueroperation im Betrieb mit LBC, worin der Datenanfang, das Resynchronisationsbündel, schließlich das aus einer Gruppe von lauter Einsen bestehende Datenende und das anschließende folgende zweite Markierungssignal sowie der Nachlaufsatz erkannt werden.

Operationen im RTS-Format

Beim Lesen in beiden Richtungen folgt bei der Aufzeichnung in RTS eine Reihe von 40 Nullen in jeder Spur eine Markierung aus lauter Einsen. Dieses Markierungssignal, welches auch ein gültiges Datenzeichen ist, bezeichnet den Anfang der Daten. In der vorgezogenen Form werden diese Markierungssignale aus lauter Einsen von den Leseschaltungen 63 (Fig. 12) an das Register 204 geleitet. Vom Register 204 werden alle Signale der RTS-Verriegelung 750 zugeführt, die das Byte aus lauter Einsen erkennt. Bei Erkennung dieses Byte gibt die Schaltung 750 ein Einschaltsignal an den A2-Eingangsteil des UND-ODER-Gliedes 751 ab. Das den RTS-Betrieb anzeigende Signal auf der Leitung 192 A leitet dieses Signal durch das UND-ODER-Signal 751 und verriegelt die Verriegelung 752. Damit ist der Datenanfang im RTS-Betrieb gekennzeichnet. Die Verriegelung 752 liefert ihr Einschaltsignal an das UND-Glied 753 zum Einschalten der Eingangsdatenverriegelung 757.
Das UND-Glied 753 reagiert auf das Einschaltsignal für die Verriegelung 752, das den RTS-Betrieb anzeigende Signal und das Rückstellsignal von der Verriegelung 754 und verriegelt die Verriegelung 757 über das UND-Glied 755. Das UND-Glied 755 leitet das Rückstellsignal der Verriegelung 766 nur, nachdem die Verriegelung 752 verriegelt ist. Die Eingangsdatenverriegelung 757 ersetzt die Verriegelung 724 der Fig. 21. Das aktive Ausgangssignal von der Verriegelung 575 kann an das UND-Glied 723 angelegt werden, um ein MB 42-Schreibsignal (Fig. 21) einzuleiten.
Die Erkennung des Datenendes im RTS-Betrieb erfordert die Erkennung einer Markierung aus lauter Einsen oder eines Byte, dem eine Reihe von Bytes aus lauter Nullen folgt, die entweder im Vorlaufsatz oder im Nachlaufsatz stehen. In dem in Fig. 22 gezeigten Gerät erfolgt das in drei Zyklen.
Zyklus 1: Erkennung des Byte aus lauter Einsen im Register 204. Erkennung aller Nullen im Gruppenpuffer 185 (Nullen in RTS' sind lauter Einsen).
Zyklus 2: Erkennen aller Nullen im Gruppenpuffer 185 (sechs RTS-Bytes aus lauter Nullen werden erkannt).
Zyklus 3: Erkennung von lauter Nullen im Gruppenpuffer 185 (sieben RTS-Bytes aus lauter Nullen in einer Zeile wurden erkannt).
Bei Abschluß der oben beschriebenen drei Zyklen wird das Datenende erkannt. Die Schaltung 701 in Fig. 21 wandelt bekanntlich die RTS-Signale von Nullen in RTS' Einsen um, bevor sie an das SKB 57 weiterleitet, welches jeweils ein Byte an den Gruppenpuffer 185 gibt. Die Datenmuster im Register 204 und den Gruppenpuffern 185 sind in der nachfolgenden Aufstellung zusammengefaßt. Die Zeit steigt von unten nach oben in der Tabelle und die Daten werden von rechts nach links verschoben. RTS-Erkennung des Datenendes &udf53;vu10&udf54;&udf53;vz10&udf54; &udf53;vu10&udf54;
Der Buchstabe D bezeichnet das Datenbyte und die Nullen und Einsen entsprechend Vorlaufsatz- oder Nachlaufsatzbytes aus lauter Nullen oder lauten Einsen. Im Gruppenpuffer 185 stehen RTS&min;- Signale, die das Komplement der eigentlichen übertragenen RTS- Signale sind. In der zweiten Zeile der Tabelle ist die 1+ im Register 204 als eine 0 im Gruppenpuffer 185 dargestellt, wenn das letzte Datenbyte im Register 203 steht.
Der Schaltvorgang zur Erkennung des Datenendes in der RTS wird dadurch eingeleitet, daß die Schaltung 750 ihr Einschaltsignal an das UND-Glied 760 liefert. Das UND-Glied 760 wird durch das Einschaltsignal der Eingangsdatenverriegelung 757 und das RTS- Betriebssignal auf der Leitung 192 A sowie das Einschaltsignal der Schaltung 750 betätigt. Das UND-Glied 760 verriegelt dann die Verriegelung 761 und zeigt dadurch an, daß das RTS-Byte aus lauter Einsen erkannt wurde, nachdem die Anfangsmarkierungsverriegelung 752 verriegelt wurde, d. h., das Datenende kann folgen. Die Einerendverriegelung liefert ihr Betätigungssignal an den A2-Eingangsteil des UND-ODER-Gliedes 762, wo es als Datenendsignal weitergeleitet wird, sobald das Gruppensignal für lauter Einsen vom UND-Glied 248 der Fig. 13 empfangen wird. In der obigen Tabelle ist zu beachten, daß mit lauter RTS-Einsen im Register 204 der Gruppenpuffer 185 mit RTS'-Bytes aus lauter Einsen gefüllt ist.
Um das Datenende zu erkennen, liefert das UND-ODER-Glied 762 sein Einschaltsignal durch den A1-Eingangsteil des UND-ODER-Gliedes 763, wo es durch das RTS-Betriebssignal auf der Leitung 192 A zum Verriegeln der Verriegelung 754 für fünf Einsen weitergeleitet wird. Durch das Einschalten der Verriegelung 574 wird das UND- Glied 773 abgeschaltet.
Das Ausgangssignal des UND-ODER-Gliedes 762 schaltet außerdem das UND-Glied 765 zur Weiterleitung des aktiven Signales der Verriegelung 753 ein und verriegelt die Resynchronisationsverriegelung 766. Diese wird primär im LBC-Betrieb benutzt, erfährt jedoch eine doppelte Benutzung bei der Datenenderkennung im RTS-Betrieb. Die Resynchronisationsverriegelung 766 ist eingeschaltet, und dadurch wird die Verriegelung 757 entriegelt und gleichzeitig das UND-Glied 770 der Datenende-Anzeigeschaltungen teilweise eingeschaltet.
Wenn zu diesem Zeitpunkt nicht lauter Einsen von RTS&min;-Signalen in allen fünf 9-Bit-großen Registern des Gruppenpuffers 185 stehen, wird kein aktives Signal in die Einergrupenleitung vom UND-Glied 248 in Fig. 13 geliefert. Somit wird der A2-Eingangsteil des UND-ODER-Gliedes 762 eingeschaltet, und die Verriegelung 754 wird nicht verriegelt. Wenn das Einergruppensignal während drei Zyklen nicht vorhanden ist, ist also das Datenende noch nicht da. In diesem Fall bleibt die Verriegelung 754 entriegelt und das UND-Glied 773 teilweise eingeschaltet. Wenn der Hauptpuffer 43 eine Schreibanforderung über die Leitung 511 durch das Signal MB43WR betätigt, liefert das UND-Glied 773 ein Einschaltsignal durch das ODER-Glied 774, welches die Verriegelung 761 entriegelt. Damit wird angezeigt, daß das durch die Schaltung 750 erkannte Byte aus lauter Datenbyte und keine Formatbyte ist.
Wenn tatsächlich ein Datenende vorliegt, ist das Einergruppensignal vom UND-Glied 248 der Fig. 13 wiederholt aktiv. Dann leitet der A2-Teil des UND-ODER-Gliedes 762 das Einerendsignal von der Verriegelung 761 durch das UND-ODER-Glied 763 und verriegelt die Verriegelung 754. Im nächsten Schritt wird die Zahl der Zyklen oder Bytes aus lauter Nullen gezählt. Der Gruppenpuffer 185 hat lauter Einsen in den RTS'-Signalen, die Bytes aus lauter Nullen im RTS-Nachlaufsatz oder Vorlaufsatz des Datenformates entsprechen. Die Resynchronisationsverriegelung 766 hat im verriegelten Zustand das UND-Glied 770 teilweise eingeschaltet. Jedes Einergruppensignal vom UND-Glied 248 der Fig. 13 für jeden Lesezyklus läuft durch das UND-Glied 770 und erhöht die Zahl im Zähler 771. Wenn der Zähler 771 nach Definition die Zahl K=3 erreicht hat, wird das Datenende durch Verriegeln der Datenendverriegelung 772 angezeigt. In der obigen Tabelle entspricht der erste Datenende-Erkennungszyklus der zweiten Zeile von oben, worin der Gruppenpuffer 185 fünf Bytes aus lauter Einsen hat. Am Ende dieses Zyklus wird das Byte aus lauter Einsen an der linken Seite in das Register 204 als ein RTS-Byte aus lauter Nullen durch die in Fig. 21 gezeigten Fehlerkorrekurschaltungen geschoben. Das Schräglaufentzerrungsgerät 57 liefert ein weiteres Byte aus lauter Einsen in die äußerste rechte Position der Tabelle. Dieser Vorgang läuft dreimal ab, um sieben aufeinanderfolgende Bytes aus lauter Nullen nach der Erkennung eines Byte aus lauter Einsen im Register 204 zur Bezeichnung des Datenendes zu prüfen. Das Ausgangssignal der Datenendverriegelung 227 wird für diesen Vorgang an den Mikroprozessor 38 gesendet.

Operationen im LBC-Format

Im LBC-Betrieb laufen ähnliche Operationen ab. Außerdem müssen Resynchronisationsbündel verarbeitet werden. Die Beschreibung des LBC-Betriebes umfaßt das Startverfahren, d. h. die Erkennung des Datenbeginnes durch das erste Markierungssignal des LBC- Formates, die Erkennung von Anfang und Ende des Resynchronisationsbündels und schließlich die Erkennung des Datenendes, das gekennzeichnet ist durch die Datenendgruppe aus lauter Einsen und die Restsegmente und Fehlerkorrektursegmente, denen eine Signalgruppe für das zweite Markierungssignal folgt. Der Datenanfang wird durch die in Fig. 13 gezeigten Schaltungen durch das erste Markierungssignal erkannt, welches den Datenanfang im LBC bezeichnet. Das erste Markierungssignal vom UND-Glied 246 der Fig. 13 läuft durch den A1-Eingabeteil des UND-ODER-Gliedes 751, welches durch das LBC-Lesebetriebssignal auf der Leitung 313 eingeschaltet ist. Das Signal vom UND-ODER-Glied 751 verriegelt die Anfangsmarkierungsverriegelung 752 wie im RTS-Betrieb. Wenn das Signal vom UND-ODER-Glied 751 vorhanden ist, liefert außerdem das ODER-Glied 767 ein Rückstellsignal an die Resynchronisationsverriegelung 766, die ihrerseits wiederum die Eingangsdatenverriegelung 757 über das UND-Glied 755 eingeschaltet. Es ist zu beachten, daß beim Rückwärtslesen die Signalgruppe der zweiten Markierung als erste Markierung und umgekehrt gelesen wird, d. h., die Markierungsgruppen sind symmetrisch.
Die Erkennung des Datenendes beim Rückwärtslesen im LBC erfolgt ähnlich. Die Datenendgruppe aus lauter Einsen muß insofern vorsichtig behandelt werden, als das erste auftretende Resynchronisationsbündel das Datenende anzeigen kann. Beim Rückwärtslesen im LBC wird daher die Datenendgruppe aus lauter Einsen ignoriert und das Datenende nur durch die Signalgruppe der zweiten Markierung angegeben, der drei Gruppen aus lauter Einsen folgen. Der Einfachheit halber wird nur die Erkennung des Datenendes beim Lesen in Vorwärtsrichtung beschrieben.
Ein Resynchronisationsbündel ist in Vorwärtsrichtung gekennzeichnet durch ein Signal der zweiten Markierung, den ein Bündel aus zwei Gruppen von lauter Einsen folgt. Das Signal der zweiten Markierung vom UND-Glied 247 in Fig. 13 wird durch das LBC-Betriebssignal auf der Leitung 313 durch den A1-Eingabeteil des UND-ODER-Gliedes 762 geleitet und verriegelt die Resynchronisationsverriegelung 766. Das UND-Glied 765 leitet das Signal vom UND-ODER-Glied 762 weiter, nachdem die Markierungsanfangsverriegelung 752 verriegelt wurde. Dadurch wird die Eingangsdatenverriegelung 557 zurückgestellt. Das UND-Glied 770 und der Zähler 771 werden jetzt aktiviert und zählen die Anzahl der Gruppen aus lauter Einsen, bezeichnet durch das Gruppensignal aus Einsen vom UND-Glied 248 der Fig. 13. Bei einer Resynchronisation werden zwei solche Einergruppen erkannt, und dann enthält der Zähler 771 die Gruppenzahl 2. Ein Einermarkierungssignal wird empfangen und bezeichnet den Datenanfang. Dann folgen die Vorgänge der obigen Beschreibung für das UND-ODER-Glied 751, die Markierungsanfangsverriegelung 752, und die Resynchronisationsverriegelung 766 wird zurückgestellt und dadurch die Eingangsdatenverriegelung 757 verriegelt. Dadurch wiederum wird ein Einschaltsignal durch das ODER-Glied 775 an den Zähler 771 geleitet und stellt diesen auf Null zurück. Mit diesem Vorgang werden die eben beschriebenen Schaltungen für die Erkennung des zweiten Markierungssignales und die Feststellung vorbereitet, ob ein Resynchronisationsmuster oder das Datenende auftreten.
Das Datenende ist beim Vorwärtslesen im LBC gekennzeichnet durch Erkennung der Einergruppen des Datenendes, des Restsegmentes und des Fehlerkorrektursegmentes, die nicht in die Formatoperation eintreten, gefolgt durch eine zweite Markierung und den Nachlaufsatz aus lauter Einsen. Das Einergruppensignal vom UND-Glied 248 läuft auf den A2-Eingangsteil des UND-ODER-Gliedes 763. Die Verriegelung 757 zeigt an, daß Daten gelesen werden und das Signal auf der Leitung 313 bezeichnet den LBC-Betrieb. Unter diesen Bedingungen erkennt der A2-Eingangsteil des UND-ODER- Gliedes 763, daß die Datenendgruppe aus lauter Einsen auftritt.
Das UND-ODER-Glied 763 liefert dann sein Einschaltsignal und verriegelt die Verriegelung 754, wodurch das Einschaltsignal vom UND-Glied 753 genommen wird und die eingeschaltete Verriegelung angibt, daß der Endteil des LBC-Formates verarbeitet wird.
Nach Verarbeitung des Restsegmentes und des Prüfsegmentes liefern die Formatschaltungen 230 das zweite Markierungssignal über das UND-Glied 247 und bezeichnen dadurch den Anfang der Erkennung des Datenendes. Das UND-ODER-Glied 762 verriegelt dann die Resynchronisationsverriegelung 766 und stellt dadurch die Dateneingangsverriegelung 757 zurück. Wenn die Resynchronisationsverriegelung 766 eingeschaltet ist, wird dadurch teilweise das UND-Glied 770 im LBC-Betrieb eingeschaltet. Nach dieser Teileinschaltung werden im Gruppenpuffer 185 drei Gruppen aus Einerdaten erkannt und dadurch die Zahl im Zähler 771 auf drei erhöht. Wenn der Zähler 771 die Zahl 3 erreicht hat, sind drei Nachlaufsatzgruppen mit jeweils fünf Bytes aus lauter Einsen durch das Schräglauf-Entzerrungsgerät 57 verarbeitet, an den Gruppenpuffer 185 übertragen und durch die Formatschaltungen 710, alle in Fig. 21, erkannt worden. Zu diesem Zeitpunkt verriegelt das Signal K=3 vom Zähler 771 die Datenendverriegelung 772 und zeigt damit an, daß das Datenende erreicht wurde.
Die Übertragung von in LBC-codierten Signalen aus dem Schräglauf- Entzerrungsgerät 57 in den Gruppenpuffer 185 erfolgt vorzugsweise byteweise. Wenn der Gruppenpuffer 185 fünf Byte empfangen hat, erzeugt er ein Vollsignal auf bekannte Weise. Dieses Signal verhindert eine Übertragung weiterer Signale vom SKB 57, bis die Decodierschaltung 60 alle im Gruppenpuffer 185 enthaltenen Signale verarbeitet hat.
Wenn das Banduntersystem initialisiert wird, stellt das Signal auf der Leitung 749 "kein Bandbetrieb" alle Verriegelungen in den Rückstell- oder Referenzsignalzustand zurück. Das ODER-Glied 780 leistet entweder das Signal "kein Bandbetrieb" oder das aktive Signal der Resynchronisationsschaltung 766 weiter und stellt die Dateneingangsverriegelung 757 zurück.
Die Datensignal-Verarbeitungsschaltungen lassen sich leicht ein- und ausschalten, wenn ein Codierer/Decodierer verwendet wird. Andere Schaltungsteile verarbeiten Signalgruppen aus vier oder fünf Bits pro Kanal. Für den RTS-Betrieb oder jeden anderen Betrieb, bei dem ein Byte pro Zyklus übertragen wird, werden Decodierer, Codierer und alle anderen Schaltungen abgeschaltet mit Ausnahme der Teile, die den fünf Bit großen Gruppenstellenpositionen C und der Position 4 der vier Bitgruppen entsprechen. Diese Bitsignale werden durch die Codierer und Decodierer unverändert ausgetauscht und ermöglichen somit Einzelsignalübertragungen durch signalgruppenorientierte Schaltungen mit minimaler Steuerschaltungen.

Claims

1. Schaltungsanordnung zur mehrspurigen Aufnahme und Verarbeitung digitaler Datensignale mit Aufnahmeschaltungen und Leseschaltungen und zur operativen Verbindung mit einem relativ zu einem magnetischen Wandler in jede Richtung entlang eines gegebenen Weges bewegbaren magnetischen Medium, auf dem die digitalen Datensignale in Datensegmenten aufgezeichnet sind und nach dem jeweils letzten Datensegment ein Prüfsegment folgt, gekennzeichnet durch Schaltungen (42, 43) mit mindestens einem Zähler (75) zur Steuerung eines Hauptpufferspeichers (43) derart, daß mindestens ein Datensegment mit einer vorgegebenen Anzahl von n Datensignalen gebildet wird, und mit einer Prüfschaltung (474, 475, 542, 544) zur Feststellung, ob die nach Bildung eines Datensegments verbleibende Anzahl von Datensignalen im Hauptpufferspeicher (43) kleiner als n ist, durch einen mit der Prüfschaltung verbundenen Signalgenerator (71) zur Erzeugung von Füllsignalen zur Auffüllung derartiger Restsegmente (Fig. 6) bis auf n Datensignale, durch Schaltungen (119), die für jedes Restsegment eine Restzählung zur Anzeige der Anzahl von Füllsignalen in diesem Restsegment erzeugen, und durch Schaltungen zur Erzeugung des die Datenspeicherung oder -übertragung abschließenden Prüfsegments (Fig. 7), das das Ergebnis der Restzählung einschließt.

2. Schaltungsanordnung nach Anspruch 1, gekennzeichnet durch Schreibsteuerschaltungen (46), die für jedes Datensegment eine Anzahl von Signalen generieren, die zusammen mit den Daten- und gegebenenfalls Füllsignalen gespeichert bzw. übertragen werden.

3. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die vorgegebene Anzahl n der in einem Datensegment enthaltenen Signale ungeradzahlig, vorzugsweise n = 7, ist.

4. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß ein modulo-k-Zähler vorgesehen ist, der eine fortlaufende Zählung der Datensignale modulo k durchführt, wobei der Modul k größer als die vorgegebene Anzahl n von Datensignalen in einem Datensegment ist.

5. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß an dem Hauptpufferspeicher (43) zur Prüfung ein Eingangszähler (475) und ein Ausgangszähler (474) angeschlossen sind.

6. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß eine Zählung der zu speichernden bzw. zu übertragenden Signale modulo k und modulo m erfolgt, wobei k die Anzahl der in einem Datensegment enthaltenen Signale bedeutet und m größer als k derart gewählt wird, daß die Summe von k und m alternierend für jedes Datensegment geradzahlig oder ungeradzahlig ist.