DE2306115C2 - Datenprozessor mit Mikroprogrammspeicherüberlagerung - Google Patents
Datenprozessor mit MikroprogrammspeicherüberlagerungInfo
- Publication number
- DE2306115C2 DE2306115C2 DE2306115A DE2306115A DE2306115C2 DE 2306115 C2 DE2306115 C2 DE 2306115C2 DE 2306115 A DE2306115 A DE 2306115A DE 2306115 A DE2306115 A DE 2306115A DE 2306115 C2 DE2306115 C2 DE 2306115C2
- Authority
- DE
- Germany
- Prior art keywords
- microinstruction
- register
- address
- memory
- auxiliary memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000015654 memory Effects 0.000 title claims description 131
- 230000005540 biological transmission Effects 0.000 claims description 13
- 238000000034 method Methods 0.000 description 11
- 238000012546 transfer Methods 0.000 description 9
- 230000001419 dependent effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 101150087426 Gnal gene Proteins 0.000 description 1
- 230000006978 adaptation Effects 0.000 description 1
- 238000013480 data collection Methods 0.000 description 1
- 238000013523 data management Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000005055 memory storage Effects 0.000 description 1
- 230000000813 microbial effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/32—Address formation of the next instruction, e.g. by incrementing the instruction counter
- G06F9/322—Address formation of the next instruction, e.g. by incrementing the instruction counter for non-sequential address
- G06F9/328—Address formation of the next instruction, e.g. by incrementing the instruction counter for non-sequential address for runtime instruction patching
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/24—Loading of the microprogram
Description
Die Erfindung bezieht sich auf eine Einrichtung in einem Prozessor mit einem adressierbaren Hauptspeicher,
in welchem Mikrobefehle an sequentiellen Adressenstellen in Feldern enthalten sind, mit einem
Mikrobefehle speichernden, adressierbaren Hilfsspeicher, dessen Ausgang mit einem Mikrobefehlsregister
verbunden ist, und an den ein Mikrobefehls-Adressenregister zum Auslesen jeweils eines Mikrobefehls aus dem
Hilfsspeicher in das Mikrobefehlsregister angeschlossen ist, wobei das Mikrobefehls-Adressenregister bei
Ausgabe eines Mikrobefehls in das Mikrobefehlsregister auf die Adresse des nächsten Mikrobefehls gesetzt
ι wird.
Es sind mikroprogrammierte Prozessoren bekannt, bei denen die üblichen Maschinenbefehle so eingerichtet
sind, daß sie als eine Folge von Grund-Verarbeitungsschritten
ausgeführt werden. Diese Schritte, die als ίο Mikrooperationen bezeichnet werden, werden durch
die Steuerlogik festgelegt Durch Änderung der Schritte, die zur Ausführung eines Befehls gehören,
kann der Befehl modifiziert werden. Bei den einfacheren mikroprogrammierbaren Prozessoren konnten die
Ketten von Mikrobefehlen, welche die verschiedenen Maschinenbefehle bilden, nur durch Änderung der
Verdrahtung modifiziert werden. Die Neuverdrahtung konnte am Gebrauchsort durch das Auswechseln von
gedruckten Schaltungskarten erfolgen, aber der Programmierer besaß keine Möglichkeit, die Befehle
passend für seine Zwecke zu ändern. Es sind Lesespeicher verwendet worden, um die besondere
Verdrahtung zu ersetzen, aber diese Lesespeicher trugen wenig zur Verbesserung der Flexibilität der
Anlage beim Gebrauch durch den Programmierer bei. Die Grundschritte der Befehle konnten nur durch
Auswechslung der Lesespeicher geändert werden.
Aus der DE-OS .7 74 296 ist eine Steuereinheit für
einen elektronischen Digitalrechner bekannt, die dem JO Rechner eine eigene Anpassung an jede neue, von ihm
auszuführende Insiruktion gestattet. Dabei kann das Programm zur Steuerung des Rechners vor und/oder
während des Programmablaufs geändert werden, so daß sich der Rechner selbst restrukturieren und bei der
Ausführung des Programmes mit höherem Wirkungsgrad arbeiten kann. Damit ist für die Rechenanlage nicht
mehr ein fest vorgeschriebenes Instrukiionsrepertoire
erforderlich, sondern es genügt ein universeller Instruktionssatz. Zu diesem Zweck weist der bekannte
Rechner neben dem Hauptspeicht mindestens zwei weitere Steuerspeicher auf. von denen einer die
Steuerung des Rechners zur Ausführung des gerade laufenden Programms erhält, während eine gesondert
vorgesehene Auswahlschaltung parallel dazu den zweiten Steuerspeicher mit zur nachfolgenden Ausführung
vorgesehenen Mikrobefehlsketten laden kann. Die Steuerung des Programmablaufs wird dann von einem
Speicher auf den anderen umgeschaltet. Diese Art der Selbstrestrukturierung erfordert einen erheblichen
Schaltungsaufwand sowie eine gewisse Flexibilität in der jeweiligen Quelle der Programmsteuerung.
Aus der DE-OS 2048 515 ist ein Mikroprogramm sp"icher bekannt, der aus einem Festspeicher und einem
veränderbaren Schreib/Lesespricher. von dem wenigstens ein Teil zum Speichern eines Mikroprogramms
verwendet wird. Der Festspeicher weist eine Anzahl Kommandoleitungen auf. durch die ein im veränderbaren
Schreib/Lesespeicher gespeichertes Mikropro grammwort in dem veränderbaren Schreib/Lesepeicher
selektierbar und aus diesem herauslesbar ist. Auf diese Weise ist es möglich, das Mikroprogramm zu ändern.
Die Ausführung der Mikrobefehle im veränderbaren Schreib/Lesespeicher muß bei dieser bekannten Anordnung
zwischen die Ausführung zweier Mikrobefehle im Mikrobefehls- bzw. Festspeicher geschaltet werden.
Dies macht es erforderlich, daß die Steuerung vom Festspeicher zum veränderbaren Schreib/Lesespeicher
zumindest während der Ausführung der dort gespei-
cheneii Mikrobefehle übergehen muC. Dazu muß die
gesamte Steuereinrichtung des bekannten Rechners auf die beispielsweise langsamere Zykluszeit des veranderbaren
Schreib/Lesespeichers eingerichtet sein.
Aufgabe der vorliegenden Erfindung ist es, eine Einrichtung in einem Prozessor mit einem adressierbaren
Hauptspeicher und einem adressierbaren Hilfsspeicher
zu schaffen, bei der eine Überlagerung von Mikrobefehlen aus dem Hauptspeicher in den Hilfsspeicher
selbständig und ohne Störung der übrigen Abläufe im Prozessor erfolgt.
Diese Aufgabe wird erfindungsgemäß dadurch gelöst, daß ein Dekodierer auf einen vorbestimmten Mikrobefehl
(Übertragen) ein zwischen das Mikrobefehls-Adressenregister
und einen Pufferspeicher geschaltetes Gatter zur Überleitung der in dem Mikrobefehls-Adressenregister
enthaltenen Adresse des nächsten Mikrobefehls in den Pufferspeicher öffnet; daß eine Mikrobefehls-Übertragungseinrichtung
an das Mikrobefehls-Adressenregister zum Einsetzen einer vorbestimmten
Mikrobefehls-Hauptspeicheradresse sowie an den Ausgang des Hauptspeichers und Einschreibleitungen des
Hilfsspeichers zur Übertragung des durch den bestimmten
Mikrobefehl festgesetzten Feldes von Mikrobefehlen angeschlossen ist; und daß eine die Zahl der aus dem
Hauptspeicher übertragenen Mikrobefehle abfühlende Einrichtung ein weiteres Gatter zwischen Pufferspeicher
und dem Eingang des Mikrobefehls-Adressenregisters zur Rückführung der im Pufferspeicher bereitgehaltenen
Adresse des nächsten Mikrobefehls aus dem HilfsSpeicher öffnet.
Die erfindungsgemäße Lösung ermöglicht es, Mikrobefehle aus dem Hauptspeicher in den Hilfsspeicher mit
Hilfe einer Mikrobefehls-Übertragungseinrichtung selbständig und ohne Störung der übrigen Abläufe im
Prozessor zu übernehmen. Für die Durchführung der Mikrobefehlsfolgen-Modifikation muß daher die Steuerung
des Prozessors nicht unterbrochen werden. Es ist auch nicht erforderlich, auf andere Einheiten zu
übergehen, sondern man kann bei der im Hilfsspeicher gespeicherten Mikrobefehlsfolge verbleiben.
Vorteilhafte Ausgestaltungen der erfindungsgemäßen Lösung sind den kennzeichnenden Merkmalen der
Unteransprüche zu entnehmen.
Nachfolgend wird ein Ausführungsbeispiel der Erfindung anhand der Zeichnungen beschrieben. Es
zeigen
F i g. I ein schematisches Blockschaltbild eines mikroprogrammierten
Prozessors und
Fig. 2 einen Flußplan mit der zusammenfassenden
Darstellung der Operation ^es Ablagebefehls.
In F ι g. I umfaßt der Prozessor einen Hauptspeicher
10 und ?ine Speicher Schnittstellen-Steuerung 11.
welche die Datenübertragung zwischen dem Hauptspeiche'
10 und einer Sammelleitung Ii für die Datenübertragung
steuert. Der Hauptspeicher ist ein Freifeld-Speicher,
der durch die Angabe einer Bitgrenz-Adresse und einer Bitanzahl (Wortlänge) adressiert wird. Die
Daten-Sammelleitung ist für die Parallelübertragung von bis /u 24 Bits zwischen dem Hauptspeicher und
mehreren mit der Sammelleitung verbundenen Registern eingerichtet. Dazu gehören Operandenregister in
einer arithmetischen Einheil 12. Ein Operationsregistcr 18 für 24 Bits mit der Bezeichnung L-Register dient
zur vorübergehenden Speicherung für von der Sammelleitung kommende oder zur .Sammelleitung gegebene
Daten. Deskriptoren, tvelche Felder in dem Hauptspeicher
10 definieren, werden in einem Feldlängenregister24
mil einem FA-Abschnitt und einem FL-Abschnitt gespeichert. Der FA-Abschnitt dient zur
Speicherung der Bitgrenz-Adresse einer Stelle in dem Hauptspeicher. Die Feldlänge wird von dem FL-Abschnitt
des F-Registers 24 angegeben. Die Speicherschnittstelle 11 leitet auf ein Lese- oder Schreibsignal
hin eine Parallelübertragung von bis zu 24 Bits zwischen dem Hauptspeicher 10 und der Sammelleitung für die
Daten ein. Die Anzahl der übertragenen Bits wird in
i" Abhängigkeit von einem Eingangssignal CPL der
Speicherschnittstelle 11 gesteuert.
Die Steuerung des Prozessors erfolgt durch Mikrobefehlsketten, die in dem Hilfsspeicher 28 gespeichert sind.
Die Mikrobefehle werden einzeln aus dem Hilfsspeieher 28 in ein M-Register30 von einer durch ein
Mikrobefehls-Adressenregister 32 angegebenen Adresse übertragen. Die Mikrobefehle sind vorzugsweise
16 Bits lang, und die Übertragung der 16 Bits in das M-Register30 erfolgt parallel auf einer Sammelleitung
31 für die Verteilung auf die in dem Prozessor verteilten und den verschiedenen Repinern zugeordneten
Steuereinrichtungen, auf die ar.»hmetische Einheit
12 und auf die Speicherschnittstellensteuerung 11. Das Mikrobefehls Adressenregister 32 enthält die
Anzahl der Bits, die für die Adressierung sämtlicher
Zellen in dem Hilfsspeicher 28 nötig sind, beispielsweise 20 Bits. !Normalerweise wird das Mikrobefehls-Adressenregister
32 durch jeden Taktimpuls um eins vorgestellt, was die Übertragung des nächsten Mikrobefehls
w in der Folge aus dem Hilfsspeicher 28 in das
M-Register30 bewirkt. Derselbe Taktimpuls, der die Übertragung des neuen Mikrobefehls in das M-Register
30 bewirkt, bewirkt ferner die Ausführung des dann in dem M-Register30 vorhandenen Mikrobefehls. Das
n Mikrobefehls-Adressenregister 32 kann von der Datensammelleitung
13 über ein Tor 33 geladen werden, um eine Verzweigung zu einer unterschiedlichen Stelle in
dem Hilfsspeicher 28 zu ermöglichen. Dem Mikrobefehls-Adressenspeicher
32 ist ein Pufferspeicher 34 zugeordnet, der beispielsweise als Stapelspeicher
ausgebildet sein kann und für die zeitweilige Speicherung z. B. von Rücksprungadressen dient, um die
Rückkehr /u einer bestimmten Stelle in dem Hilfsspeicher 28 nach Vollendung einer Verzweigungsoperation
oder eines Unterprogramms zu ermöglichen. Oben auf dem Stapel befindet sich ein mit TAS bezeichnetes
Register.
Für die Durchführung der Überlagerungs-Operation müssen zuerst die Parameter gebildet »erden, die für
die Festlegung des Anfangs und der Länge des Feldes in dem Hauptspeicher 10. wo die Mikrobefehle gespeichert
sind, und der Stelle in dem Hilfsspeicher 28. bei
welcher die abgelegten Mikrobefehle anfangen, nötig sind. Ein Deskriptor wird in das Feldlängen-Register 24
geladen. Das Feldlängen-Register gibt die Bitgren/adresse
des Feldbeginns in dem Hauptspeicher 10. wo J>e neue Folge der Mikrobefehle gespeichert ist. und die
Länge des Feldes in dem Hauptspeicher IO an. das die zu dem Hilfsspeicner 28 zu übertragende Gruppe von
Mikrobefehlen enthält. Die Aniangsndresse in dem
Hilfsspeicher 28. bei der die ' Jbcrlagcrung beginnen
soll, wird in das üperationsregister 18 geladen. Um dem
Programmierer eine vollständige Flexibilität zu ermöglichen, kann das Laden dieser Parameter für die Adresse
b> und die Länge in das Feldlängen-Register 24 und in das
Operation-,.-ogister 1? in jeder Reihenfolge und zu jeHci
Zeit (vor der Ausführung des Übcrlagcrungs Mikrobefehls)
durch Datenübertragungsmikrobcfchlc in dem
Repertoire des mikroprogrammierten Prozessors ausgeführt
werden.
Nach der Ausführung eines Befehls aus dem M-Register 30 zur Ladung der nötigen Adressen- und
Längenparameter kann eventuell ein nächster Mikrobefehl in der in dem Hilfsspeicher 28 gespeicherten Kelle
der Überlagerungs-Mikrobefehl sein. Trifft dieser aus dem Hilfsspeicher 28 kommend in dem M-Register 30
ein. so wird er über die Steuersammelleitung 31 auf einen Dekodierer 35 gegeben, welcher die 16 Bits in
dem M-Register 30 abtastet und feststellt, ob ein Überlagerungs-Mikrobefehl vorhanden ist. Der Ausgang
des Dekodierers 35 liefert ein mit OL bezeichnetes Signal, das der Steuerung anzeigt, daß der Übertragungs-Mikrobefehl
in dem M-Register 30 vorhanden ist.
Die Steuerschaltung des Überlagerungs-Mikrobcfehls
umfaßt einen Folgezähler 37 mit fünf Zuständen, bezeichnet als Leerlauf-, Anfangs-, Quelle-, Senken- und
Aus-Zustand. Wenn sich der Folgezähler 37 anfangs im
■ - --■ ■ ■ υ Kt
befehl vorhanden ist. so überträgt die Steuerung zuerst Ute Adresse in dem Mikrobefehls-Adressenregistcr 32 in
den Pufferspeicher 34. wenn die Feldlänge in dem FL-Register 24 nicht leer ist. Andernfalls endet der
Überlagerungsmikrobefehl in weiter unten beschriebener Art. Eine UND-Schaltung 39 bestätigt, daß d;,s
Ol.-Ausgangssignal aus dem Dekodierer 35 vorhanden ist. daß sich der Folgezählcr 37 im Leerlaufzustand
befindet und daß die von dem FL-Abschnitt des Feldlängen-Registers 24 angegebene Feldlänge nicht
Null ist (FL Φ 0). Das letzte Signal wird von einem dem FL-Abschnitt des Feldlängen-Registers 24 zugeordneten
weiteren Dekodierer 41 erzeugt, wobei der weitere Dekodierer 41 abtastet, ob FL = 0 oder FL φ 0 ist und
Signale auf den entsprechenden Ausgängen erzeugt. Das Ausgangssignal der UND-Schaltung 39 öffnet ein
Gatter 43 für die mit der, nächsten Taktimpuls
erfolgende Übertragung jes Inhalts des Mikrobefehls-Adressenregisters
32 in den Pufferspeicher 34. Gleichzeitig stellt das Ausgangssignal der UND-Schaltung 39
den Folgezahler 37 synchron mit demselben Taktimpuls in den Anfangs-Zustand.
Während des Anfangs-Zustandes läuft die Adresse in dem Operationsregister 18 über die Da'ensammelleitung
13 und wird durch die gleichzeitige Betätigung der Tore 67 und 33 in das Mikrobefehls-Register 32 geladen.
Die Adresse gelangt auf die Datensammellcitung 13 durch das Tor 67 unter Steuerung durch die UND-Schaltung
95, die abtastet, daß der Ablage-Befehl vorhanden ist und daß der Folgezähler sich in dem
Anfangs-Zustand befindet, und die eins von zwei unabhängig voneinander die ODER-Schaltung % öffnenden
Signale liefert. Die Adresse wird von der Datensammelleitung 13 durch das Tor 33 abgenommen,
das von der UND-Schaltung45 gesteuert wird, die in
ähnlicher Weise abtastet, daß der Überlagerungs-Mikrobefeh!
vorhanden ist und daß der Folgezähler sich im Anfangs-Zustand befindet. Das Ausgangssignal der
UND-Schaltung45 wird außerdem an ein Tor47
angelegt, welches das Vektorlängen-Eingangs-Signal ' von 16 Bits der Speicherschnittstelle 11 zuführt, wodurch
angezeigt wird, daß eine Übertragung von 16 Bits
aus dem Hauptspeicher 10 stattfinden soll. Auch die Bitgrenzadresse wird aus dem FA-Abschnitt des
Feldlängenregisters 24 durch ein Tor 49 zu der ' Speicherschniitstelle 11 übertragen. Gleichzeitig wird
der Speicherschnittstelle 11 eine Speicherleseoperation
signalisiert, woraufhin ein Speicherlesevorgang beginnt Dadurch werden die ersten Ib Hits, beginnend bei der
bezeichneten Adressengrenzc. aus dem Hauptspeicher 10 durch die Speicherschnittstelle 11 zu der
Datcnsammelleitung einige Zeit später unier Steuerung
des Gelesene-Daten-Vorhanden-Signals übertragen,
während der Übcrlagerungs-Folgezähler im Qucllc-Ziistand
wartet. Das Ausgangssignal der UND-Schaltung 45 gelangt ferner zu dem Folgezähler 37 durch die
ODER-Schaltung 98, um den Folgezähler mit dem nächsten Taktimpuls in den erwähnten Quellc-Zustand
weiterzustellen.
Während des Quelle-Zustandes werden die Ib von dein Hauptspeicher 10 auf die Datensammelleitung 13
gegebenen Bits, entsprechend dem ersten in dem Hilfsspeicher abzulegenden Mikrobefehl, zeitweilig in
das Operationsregister 18 gegeben, um den Hauptspeicher 10 für mögliche andere Benutzung durch andere
.Speicherschnittstellen freizugeben, die in anderen den
Speicher benutzenden Einrichtungen neben dem hier hpcrhri(»h(inpn miVrnnrnoramniiprlpn Π»(ρηηΓη7ΡζίΐϊΓ
— - — ·■·· — ~ r · -ο· ~ -·
— r . - . - -
enthalten und von unabhängigen Anforderungen dieser Einrichtungen abhängig sind. Um diese Mikrobefehl-Übertragung
von der Speicherschnittstellc Il zu dem
Operationsregister 18 über die Datensammelleitung zu vollziehen, werden beide Tore 97 (für die Datenzufuhr
auf die Leitung) und 51 (für die Abnahme der Daten von der Leitung) gleichzeitig in Abhängigkeit von und unter
der Sieuerung der UND-Schaltung 53 treöffnet. die
abtastr- . daß der Überlagerungs Mikrobefehl OL ausgeführt wird und daß der Folgezähler sich in dem
Quellc-Zustand befindet. Die UND-Schaltung 53 tastet
außerdem ab. daß die aus clp.m Hauptspeicher 10
ausgelesenen Daten an der Speicherschnittstelle 11 vorhanden sind, was durch die Ankunft eines Ausgangssignals
aus der Speicherschnittstelle 11 mit der Bezeichnung ..Gelesene Daten vorhanden" (RDP)
angezeigt wird. Außerdem wird während des Quelle-Zustandes die Bitgrenzadresse um 16 vergrößert, so daß
sich i.!·; Adresse des nächstfolgenden Mikrobefehls in
dem Feld des Hauptspeichers 10 ergibt. Dieser Vorgang erfolgt durch eine Additionsschaltung 55. die in
Abhängigkeit von dem Ausgangssignal einer UND-Schaltung 57 betätigt wird, welche das Ausgangssignal
der UND-Schaltung53 und außerdem die Bedingung aufnimmt, daß sich der Hilfsspeicher noch innerhalb
seiner Kapazitätsgrenzen befindet. Diese letztere Bedingung wird durch den Vergleich der Adresse in
dem Mikrobefehls-Adressenregister32 mit der höchsten verfügbaren Adresse in dem Hilfsspeicher. die von
einem Register 59 für die höchste Hilfsspeicher-Adresse erzeugt wird, festgestellt, wobei die beiden Bedingungen
einer Vergleichseinheit 61 zugeführt werden. Die Vergleichseinheit 61 erzeugt eins von zwei Ausgangssignalen,
das anzeigt, ob das Mikrobefehls-Adressenregister kleiner oder gleich der Konstante ist, die der
höchsten verfügbaren Adresse in dem Hilfsspeicher entspricht, oder das anzeigt, ob das Mikrobefehls-Adressenregister
eine Adresse enthält, die größer ist als die höchste verfügbare Adresse in dem Hilfsspeicher 28.
Zu derselben Zeit, zu der Bitgrenzadresse um 16 vermehrt wird, wird die Feldlänge um denselben Betrag
mittels einer Subtraktion-16-Stellung 63 vermindert, die
zusätzlich durch das Ausgangssignal der UND-Schaltung 57 aktiviert wird.
Das Ausgangssignal der UND-Schaltung 53 dient zur Weiterstellung des Folgezählers 37 in den Senken-Zustand
mit dem nächsten Taktimpuls. Während des Senken-Zustandes wird der neue Mikrobefehl in dem
Operationsregister 18 über die Datensuinmclleitiing U
in dem Hilfsspeicher 28 bei der von dem Mikrobefchls-Adrcssenrcgister
32 angegebenen Adresse übertragen. Zu diesem Zweck lastet eine UND-Schaltung 65 ab.
daß der Scnken-r.ustand während der Ausführung des durch OL angezeigten Überlagerungs-Mikrobefehl in
dem M-Register 30 vorhanden ist. und dall die Vergleichseinheit 61 anzeigt, daß die Mikrobefehls-Adre-x.'nregister
nicht die höchste verfügbare Adresse in dem Hilfsspeicher 28 überschritten ist. Das Ausgangssignal
der UND-Schaltung 65 wird dem Tor 67 durch die ODER-Schaltung 96 zugeführt und dieri als eins von
zwei voneinander unabhängigen Torsignalen, wodurch der Inhalt des Operationsregisters 18 auf die Datensammelleitung
13 gegeben wird. Das Ausgangssignal dieser UND-Schaltung 65 wird ferner einem Tor 69 zugeführt,
das die 16 Bits des Befehls von der Datenleitung 13 zu dem Hilfsspeicher 28 überträgt und einen Speicher-Schivih-Vorgang
in dem Hilfsspeicher 28 in Gang setzt.
außerdem einer UND-Schaltung 71 zusammen mit dem FL # 0 Zustand des weiteren Dekodierers 41 zugeführt.
Wenn beide Bedingungen erfüllt sind, betätigt das Ausgangssignal der UND-Schaltung 71 ein Tor 73. das
den nächsten Taktimpuls zu dem Mikrobefehls-Adressenregister
32 gibt, wodurch das Mikrobefehls-Adressenregister 32 um eine Stelle bis zu der nächstfolgenden
Adresse in dem Hilfsspeicher 28 gleichzeitig mit der Vollendung des Schreibvorgangs im Hilfsspeicher 28
unter Verwendung der laufenden Adresse in diesem Mikrobefehls-Adressenregister 32 weitergestellt wird.
Das .usgangssignal der UND-Schaltung 71 wird ferner der Speicherschnittstelle 11 zugeführt, um eine andere
Leseoperalion in gang zu setzen, und wird außerdem dem Folgezähler 37 durch die ODER-Schaltung 98
zugeführt, um den Folgezähler zurück in den Quellen-Zustand zu stellen. Dies hat zum Ergebnis, daß der
gesamte Lese/Speicher-Schreib-Vorgang dadurch wiederholt wird, daß die nächsten 16 Bits von dem
Hauptspeicher 10 in den Hilfsspeicher 28 übertragen werden.
Der oben beschriebene Vorgang setzt sich fort, bis eine von zwei Bedingungen erfüllt ist. Entweder wird
der Feldlängenabschnitt des Feldlängen-Registers 24 bis herunter zu FL = 0 vermindert oder das
Mikrobefehls-Adressenregister 32 wird bis zu einer Adresse weitergezählt, die höher ist als die höchste
verfügbare Adresse in dem Hilfsspeicher 28. Diese beiden Bedingungen werden durch eine ODER-Schaltung
77 auf einen Eingang einer UND-Schaltung 79 gegeben, die außerdem abtastet, daß der Überlagerungs-Mikrobefehl
in dem M-Register 30 vorhanden ist und daß der Folgezähler 37 sich in dem Senken-Zustand
befindet. Bei erfüllten Bedingungen bewirkt das Ausgangssignal der UND-Schaltung 79 die Weiterstellung
des Folgezählers 37 aus dem Senken-Zustand in den Exit-Zustand, nachdem der Folgezähler die
UND-Schaltung 65 für die Veranlassung des Einschreibens eines 16-Bit-Mikrobefehls in den Hilfsspeicher 28
geöffnet hat, falls die UND-Schaltung 65 dies kann; dabei wird auf keinen Fall (weil die UND-Schaltung 71
kein Signal führt) die Adresse in dem Mikrobefehis-Adressenregister 32 weitergestellt oder ein anderer
Lesespeicherzyklus durch die Speicherschnittstelle 11 in
Gang gesetzt
Wenn der Folgezähler 37 sich im Exit-Zustand befindet, wird die Adresse des nächsten Mikrobefehls in
dem Hilfsspeicher 28 von der Spitze des Pufferspei-
chers 34 durch ein Tor 81 zu dem Mikrobefehls-Adressenspcicher
32 übertragen. Das Tor 81 wird durch das Ausgangssignal einer UND-Schaltung 83 betätigt, vvcl
ehe abtastet, daß der Überlagerungs-Mikrobefehi vorhanden ist und daß der Folgezählor sich in dem
Exit-Zustand befindet. Das Ausgangssignal der UND-Schaltung
83 wird außerdem einer NO-OP-Schaltung 88 durch eine ODER-Schaltung 99 zugeführt. Die
gnal OL nicht liefert. Daraufhin entsteht ein Ausgangssi-Eingangssignal
das M-Register 30 zur Speicherung von lauter Nullen. Das beendet den Überiagerungs-Mikrobefehl.
woraufhin der Dekodierer 35 das Ausgangssignal OL nicht liefert. Daraufhin entsteht ein Ausgangssignal
an dem Inverter 89, wodurch ein Taktimpuls durch das Tor 91 auf den Leseeingang des Hilfsspeichers 28
gelangt. Dies hat zur Folge, daß der Mikrobefehl in der nächsten Stelle, die durch den Inhalt des Mikrobcfehls-Adressenregisters
32 angegeben wird, in das M-Register 30 zur normalen Ausführung übertragen wird. Das
Αιι<;σ;ιηρ«ίση:ιΙ rlpr I IND-Srhiiltiine 83 stellt außerdem
υ <_■ *j «^
den Folgt zähler 37 in den Leerla.uf-Zustand zurück.
Für den Fall, daß ein Überlagerungs-Mikrobefehi in das M-Register 30 geladen wird, und die Feldlänge aus
irgendeinem Giunde bei Null ist, wird das M-Register
30 in eine NO-OP-Bedingung versetzt. Diesen Vorgang bewirkt eine UND-Schaltung 93, welche über
eine ODER-Schaltung 99 einwirkt, die ihrerseits abtastet, daß der Überlagerungs-Mikrobefehl vorhanden
ist, daß die Feldlängenanzeige in dem FL-Abschnitt des Feldlängen-Registers 24 Null ist (leer), und daß der
Folgezähler 37 sich in dem Leerlauf-Zustand befindet. Das Ausgangssignal der UND-Schaltung 93 aktiviert
die NO-OP-Schaltung88, wodurch der Überlagerungs-Mikrobefehl
endet, und wodurch das Holen des nächsten Mikrobefehls aus dem M-Kettenspeicher 28
auf dieselbe Weise (durch das Tor 91 wegen des von der Dekodierschaltung 35 abhängigen Inverters 89) wie bei
nicht leerer Feldlänge veranlaßt wird.
Die Arbeitsweise der Schaltung in Fig. 1 wird im Flußdiagranim in Fig.2 zusammengefaßt. Das Flußdiagramm
in der rechten Spalte zeigt die Bedingungen, die den Ablauf einer Operation veranlassen, sowie Erläuterungen
dazu; die linke Spalte dagegen führt die Vorgänge auf. die während jedes der fünf Zustände des
Folgezählers 37 stattfinden. Mit Beginn der Überlagerungs-Mikrobefehl-Operation ist der Folgezähler im
Leerlauf-Zustand. Wenn FL φ 0 ist, wird die Adresse in
dem Mikrobefehls-Adressenregister 32 in dem Stapelspeicher aufgespart, und der Folgezähler geht in den
Anfangs-Zustand über. Wenn die Feldlänge Null ist (FL = 0), wird dem M-Register 30 als nächster Mikrobefehl
ein NO-OP-Signal aufgezwungen und der Folgezähler 3/ bleibt im Leerlauf-Zustand, wodurch der Ablage-Mikrobefehl
beendet wird.
Im Anfangszustand wird die in dem Operationsregister 18 gespeicherte Datensenken-Anzeige in das
Mikrobefehls-Adressenregister übertragen. Ein Lesevorgang im Hauptspeicher 10 wird in Gang gesetzt und
der Folgezähler 37 geht in den Quelle-Zustand weiter. In dem Quelle-Zustand wird die Bitgrenzadresse in dem
FA-Abschnitt des Feldlängen-Registers 24 um 16 vergrößert, wenn die Datenablesung aus dem Hauptspeicher
10 sich auf der Datensammelleitung befindet und das Mikrobefehls-Adressenregister nicht „außerhalb
der Grenze" ist; die Feldlänge dagegen wird um 16 vermindert. Der Folgezähler 37 geht dann in den
Senken-Zustand über.
In dem Senken-Zustand wird, falls das Mikrobefehls-
IO
Adressenregistcr 32 sich noch innerhalb der Grenzen (Adressen-Reg 5 höchste Adresse) befindet, der Mikrobefehl
aus dem Operationsregister 18 in den llilfsspcicher 28 geschrieben, und wenn zusätzlich die Fcldlänge
nicht auf Null heruntergegangen ist, wird das Mikrobefehls-Adresscnregister
32 um eins weiter gezählt, ein weiterer l.esevorgang im Hauptspeicher 10 wird in
Gang gesetzt, und der Folgezähler 37 wird in den Quelle-Zustand zurückgestellt. Wenn entweder das
Mikrobefehls-Adressenregister die Kapazität des Hilfsspeichers überschritten hat oder wenn die Fekllänge auf
Null reduziert worden ist. geht der Folgezähler 37 aus dem Scnken-Zustand in den Exit-Zusland über.
Während des Exit-Zustands wird das Mikrobefehls-Adressenregister
aus dem Pufferspeicher 34 wieder geladen, ein NO-OP-Signal wird dem M-Register30
aufgezwungen, und der Folgc/.ähler 37 kehrt in den I.eerlauf-Zustand zurück.
Aus der oben stehenden Beschreibung geht hervor.
daß ein rnikroprogrammicrter Prozessor geschaffen
wird, bei dem in jedem Abschnitt des die Mikrobefehle speichernden Hiiisspeichers aus dem Hauptspeicher
eine Überlagerung erfolgen kann. Der Übcrlagerungs-Mikrobefehl wirii wie jeder andere Mikrobefehl als ein
weiterer Mikroschritt jedes beliebigen gerade ausgeführten Programms behandelt. Wenn der Überlagerungs-Mikrobefehl
endet, geht die Steuerung zu dem nächsten Mikrobefehl des Programms über, in welches
der Überlagerungsvorgang eingebettet wurde. Dieser nächste Befehl kann sich schon vor der Ausführung der
Überlagerung in der Kette der Mikrobefehle in dem M-Register befunden haben, oder es kann sich um einen
Befehl handeln, der als F.rgebnis der Ausführung des
Übcrlagerungs-Mikrobcfehls in dem Hilfs-Spcicher gespeichert wurde. Dies ergibt sich aus der Tatsache,
daß bei der Ablage neuer Mikrobcfehlskcltcn in dem Ililfs-Speichcr der neue Block an jeder Stelle des
Hilfsspeichers beginnen kann.
Hierzu 2 Blatt Zeichnungen
Claims (3)
- Patentansprüche:K Einrichtung in einem Prozessor mit einem adressierbaren Hauptspeicher, in welchem Mikrobefehle an sequentiellen Adressenstellen in Feldern enthalten sind, mit einem Mikrobefehle speichernden, adressierbaren Hilfsspeicher, dessen Ausgang mit einem Mikrobefehlsregister verbunden ist, und an den ein Mikrobefehls-Adressenregister zum Auslesen jeweils eines Mikrobefehls aus dem Hilfsspeicher in das Mikrobefehlsregister angeschlossen ist, wobei das Mikrobefehls-Adressenregister bei Ausgabe eines Mikrobefehls in das Mikrobefehlsregister auf die Adresse des nächsten Mikrobefehls gesetzt wird, dadurch gekennzeichnet, daß ein Dekodierer (35) auf einen vorbestimmten Mikrobefehl (Obertragen) ein zwischen das Mikrobefehls-Adressenregister (32) und einen Pufferspeicher (34) geschaltetes Gatter (43) zur Überleitung der in dem Mikrobefehls-Adressenregister emnaltenen Adresse des nächsten Mikrobefehls in den Pufferspeicher öffnet; daß eine Mikrobefehls-Obertragungseinrichtung (67. 33; 11, 97,69) an das Mikrobefehlsadressenregistcr (32) zum Einsetzen einer vorbestimmten Mikrobefehls-Hauptspeicheradresse sowie an den Ausgang des Hauptspeichers (10) und Einschreibleitungen des Hilfsspeichers (28) zur Übertragung des durch den bestimmten Mikrobefehl festgelegten Feldes von Mikrobefehlen angeschlossen ist; und daß eine die Zahl der aus dem Hauptspeicher (10) übertragenen Mikrobefehl abfühlende Einrichtung (24.41.63) ein weiteres Gatter (81) zwischen Pufferspeicher (34) und dein Eingang des Mikrooefehls-Adressenregisters (32) zur Rückführung der im Pufferspeicher bereitgehaltenen Adresse des nächsten Mikrobefehls aus dem Hilfsspeicher öffnet.
- 2. Einrichtung nach Anspruch 1. dadurch gekennzeichnet, daß die die Übertragung der Mikrobefehle abfühlende Einrichtung (24.41.63) ein Feldlängenregister (24) ist. in welchem die Länge des aus dem Hauptspeicher (10) in den Hilfsspeicher (28) zu übertragenden Mikrobefehlsfeldes enthalten ist un^ das mit einem Subtrahierer (63) gekoppelt ist. der den gespeicherten Längenwert bei Übertragung jedes Mikrobefehls um eine Einheit reduziert, und mit einem weiteren Dekodierer (41) gekoppelt ist. der einen vorbestimmten Längenwert (Null) signalisiert und das weitere Gatter (81) steuert.
- 3. Einrichtung nach Anspruch I oder 2. dadurch gekennzeichnet, daß ein die letzte verfügbare Hilfsspeicher-Adresse speicherndes Register (59) sowie der Ausgang des Mikrobefehls-Adressenregisters (32) mit den Eingängen einer Vergleichseinheit (61) verbunden sind, deren Ausgang das weitere Gatter(81)steuert
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US23288072A | 1972-03-08 | 1972-03-08 |
Publications (2)
Publication Number | Publication Date |
---|---|
DE2306115A1 DE2306115A1 (de) | 1973-09-13 |
DE2306115C2 true DE2306115C2 (de) | 1983-01-20 |
Family
ID=22874973
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE2306115A Expired DE2306115C2 (de) | 1972-03-08 | 1973-02-08 | Datenprozessor mit Mikroprogrammspeicherüberlagerung |
Country Status (9)
Country | Link |
---|---|
US (1) | US3792441A (de) |
JP (1) | JPS5734534B2 (de) |
BE (1) | BE795789A (de) |
BR (1) | BR7301467D0 (de) |
DE (1) | DE2306115C2 (de) |
FR (1) | FR2175433A5 (de) |
GB (1) | GB1391412A (de) |
IT (1) | IT979382B (de) |
NL (1) | NL7302663A (de) |
Families Citing this family (63)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2226901A5 (de) * | 1973-04-19 | 1974-11-15 | Honeywell Bull Soc Ind | |
IT995721B (it) * | 1973-10-10 | 1975-11-20 | Honeywell Inf Systems Italia | Apparato per l interpretazione di codici di funzione in calcolatori microprogrammati e per l indirizza mento indipendente di fasi inter pretative ed esecutive di micro programma |
FR2249596A5 (de) * | 1973-10-24 | 1975-05-23 | Honeywell Bull Soc Ind | |
US3934227A (en) * | 1973-12-05 | 1976-01-20 | Digital Computer Controls, Inc. | Memory correction system |
GB1464570A (en) * | 1974-11-27 | 1977-02-16 | Ibm | Microprogramme control units |
JPS51147141A (en) * | 1975-06-13 | 1976-12-17 | Hitachi Ltd | Micro program controller |
AU3329178A (en) * | 1977-03-28 | 1979-08-23 | Data General Corp | A micro-control storage system |
FR2461301A1 (fr) * | 1978-04-25 | 1981-01-30 | Cii Honeywell Bull | Microprocesseur autoprogrammable |
US4266272A (en) * | 1978-10-12 | 1981-05-05 | International Business Machines Corporation | Transient microcode block check word generation control circuitry |
US4346436A (en) * | 1979-03-23 | 1982-08-24 | Burroughs Corporation | Interpretive digital data processor comprised of a multi-level hierarchy of processors and having program protection means |
JPS5616244A (en) * | 1979-07-19 | 1981-02-17 | Fujitsu Ltd | Microprogram loading system |
DE3138971A1 (de) * | 1981-09-30 | 1983-04-21 | Siemens AG, 1000 Berlin und 8000 München | Mikroprogrammiertr prozessor und verfahren zu seinembetrieb |
US4488219A (en) * | 1982-03-18 | 1984-12-11 | International Business Machines Corporation | Extended control word decoding |
JPS58214946A (ja) * | 1982-06-08 | 1983-12-14 | Nec Corp | マイクロプログラム制御方式 |
US4862351A (en) * | 1983-09-01 | 1989-08-29 | Unisys Corporation | Method of executing called activities via depictor-linked low level language microcode, hardware logic, and high level language commands; and apparatus for same |
US5481743A (en) * | 1993-09-30 | 1996-01-02 | Apple Computer, Inc. | Minimal instruction set computer architecture and multiple instruction issue method |
US5790874A (en) * | 1994-09-30 | 1998-08-04 | Kabushiki Kaisha Toshiba | Information processing apparatus for reducing power consumption by minimizing hamming distance between consecutive instruction |
US5732255A (en) * | 1996-04-29 | 1998-03-24 | Atmel Corporation | Signal processing system with ROM storing instructions encoded for reducing power consumpton during reads and method for encoding such instructions |
US6081888A (en) * | 1997-08-21 | 2000-06-27 | Advanced Micro Devices Inc. | Adaptive microprocessor with dynamically reconfigurable microcode responsive to external signals to initiate microcode reloading |
US6427196B1 (en) * | 1999-08-31 | 2002-07-30 | Intel Corporation | SRAM controller for parallel processor architecture including address and command queue and arbiter |
US6606704B1 (en) * | 1999-08-31 | 2003-08-12 | Intel Corporation | Parallel multithreaded processor with plural microengines executing multiple threads each microengine having loadable microcode |
US6668317B1 (en) * | 1999-08-31 | 2003-12-23 | Intel Corporation | Microengine for parallel processor architecture |
US6983350B1 (en) | 1999-08-31 | 2006-01-03 | Intel Corporation | SDRAM controller for parallel processor architecture |
CA2383532A1 (en) | 1999-09-01 | 2001-03-08 | Intel Corporation | Branch instruction for processor architecture |
US7191309B1 (en) | 1999-09-01 | 2007-03-13 | Intel Corporation | Double shift instruction for micro engine used in multithreaded parallel processor architecture |
WO2001016702A1 (en) | 1999-09-01 | 2001-03-08 | Intel Corporation | Register set used in multithreaded parallel processor architecture |
US6532509B1 (en) | 1999-12-22 | 2003-03-11 | Intel Corporation | Arbitrating command requests in a parallel multi-threaded processing system |
US6694380B1 (en) | 1999-12-27 | 2004-02-17 | Intel Corporation | Mapping requests from a processing unit that uses memory-mapped input-output space |
US7620702B1 (en) | 1999-12-28 | 2009-11-17 | Intel Corporation | Providing real-time control data for a network processor |
US6307789B1 (en) * | 1999-12-28 | 2001-10-23 | Intel Corporation | Scratchpad memory |
US6631430B1 (en) * | 1999-12-28 | 2003-10-07 | Intel Corporation | Optimizations to receive packet status from fifo bus |
US6625654B1 (en) * | 1999-12-28 | 2003-09-23 | Intel Corporation | Thread signaling in multi-threaded network processor |
US6661794B1 (en) * | 1999-12-29 | 2003-12-09 | Intel Corporation | Method and apparatus for gigabit packet assignment for multithreaded packet processing |
US7480706B1 (en) | 1999-12-30 | 2009-01-20 | Intel Corporation | Multi-threaded round-robin receive for fast network port |
US6976095B1 (en) | 1999-12-30 | 2005-12-13 | Intel Corporation | Port blocking technique for maintaining receive packet ordering for a multiple ethernet port switch |
US6584522B1 (en) * | 1999-12-30 | 2003-06-24 | Intel Corporation | Communication between processors |
US6952824B1 (en) | 1999-12-30 | 2005-10-04 | Intel Corporation | Multi-threaded sequenced receive for fast network port stream of packets |
US6631462B1 (en) * | 2000-01-05 | 2003-10-07 | Intel Corporation | Memory shared between processing threads |
US7681018B2 (en) * | 2000-08-31 | 2010-03-16 | Intel Corporation | Method and apparatus for providing large register address space while maximizing cycletime performance for a multi-threaded register file set |
US20020053017A1 (en) * | 2000-09-01 | 2002-05-02 | Adiletta Matthew J. | Register instructions for a multithreaded processor |
US7020871B2 (en) * | 2000-12-21 | 2006-03-28 | Intel Corporation | Breakpoint method for parallel hardware threads in multithreaded processor |
US7487505B2 (en) | 2001-08-27 | 2009-02-03 | Intel Corporation | Multithreaded microprocessor with register allocation based on number of active threads |
US7216204B2 (en) * | 2001-08-27 | 2007-05-08 | Intel Corporation | Mechanism for providing early coherency detection to enable high performance memory updates in a latency sensitive multithreaded environment |
US7225281B2 (en) | 2001-08-27 | 2007-05-29 | Intel Corporation | Multiprocessor infrastructure for providing flexible bandwidth allocation via multiple instantiations of separate data buses, control buses and support mechanisms |
US6868476B2 (en) * | 2001-08-27 | 2005-03-15 | Intel Corporation | Software controlled content addressable memory in a general purpose execution datapath |
US7126952B2 (en) * | 2001-09-28 | 2006-10-24 | Intel Corporation | Multiprotocol decapsulation/encapsulation control structure and packet protocol conversion method |
US7158964B2 (en) * | 2001-12-12 | 2007-01-02 | Intel Corporation | Queue management |
US7107413B2 (en) * | 2001-12-17 | 2006-09-12 | Intel Corporation | Write queue descriptor count instruction for high speed queuing |
US7269179B2 (en) * | 2001-12-18 | 2007-09-11 | Intel Corporation | Control mechanisms for enqueue and dequeue operations in a pipelined network processor |
US7895239B2 (en) * | 2002-01-04 | 2011-02-22 | Intel Corporation | Queue arrays in network devices |
US7181573B2 (en) * | 2002-01-07 | 2007-02-20 | Intel Corporation | Queue array caching in network devices |
US6934951B2 (en) | 2002-01-17 | 2005-08-23 | Intel Corporation | Parallel processor with functional pipeline providing programming engines by supporting multiple contexts and critical section |
US7610451B2 (en) | 2002-01-25 | 2009-10-27 | Intel Corporation | Data transfer mechanism using unidirectional pull bus and push bus |
US7181594B2 (en) * | 2002-01-25 | 2007-02-20 | Intel Corporation | Context pipelines |
US7149226B2 (en) * | 2002-02-01 | 2006-12-12 | Intel Corporation | Processing data packets |
US7437724B2 (en) * | 2002-04-03 | 2008-10-14 | Intel Corporation | Registers for data transfers |
US7471688B2 (en) * | 2002-06-18 | 2008-12-30 | Intel Corporation | Scheduling system for transmission of cells to ATM virtual circuits and DSL ports |
US7337275B2 (en) | 2002-08-13 | 2008-02-26 | Intel Corporation | Free list and ring data structure management |
US7352769B2 (en) | 2002-09-12 | 2008-04-01 | Intel Corporation | Multiple calendar schedule reservation structure and method |
US7433307B2 (en) * | 2002-11-05 | 2008-10-07 | Intel Corporation | Flow control in a network environment |
US6941438B2 (en) | 2003-01-10 | 2005-09-06 | Intel Corporation | Memory interleaving |
US7443836B2 (en) | 2003-06-16 | 2008-10-28 | Intel Corporation | Processing a data packet |
US7213099B2 (en) * | 2003-12-30 | 2007-05-01 | Intel Corporation | Method and apparatus utilizing non-uniformly distributed DRAM configurations and to detect in-range memory address matches |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3325788A (en) * | 1964-12-21 | 1967-06-13 | Ibm | Extrinsically variable microprogram controls |
US3391394A (en) * | 1965-10-22 | 1968-07-02 | Ibm | Microprogram control for a data processing system |
US3478322A (en) * | 1967-05-23 | 1969-11-11 | Ibm | Data processor employing electronically changeable control storage |
GB1246129A (en) * | 1967-12-14 | 1971-09-15 | Olivetti & Co Spa | Stored program electronic computer |
US3569938A (en) * | 1967-12-20 | 1971-03-09 | Ibm | Storage manager |
BE757967A (fr) * | 1969-10-25 | 1971-04-23 | Philips Nv | Memoire pour microprogramme |
US3696340A (en) * | 1970-11-09 | 1972-10-03 | Tokyo Shibaura Electric Co | Microprogram execution control for fault diagnosis |
-
0
- BE BE795789D patent/BE795789A/xx unknown
-
1972
- 1972-03-08 US US00232880A patent/US3792441A/en not_active Expired - Lifetime
-
1973
- 1973-02-08 DE DE2306115A patent/DE2306115C2/de not_active Expired
- 1973-02-20 GB GB820473A patent/GB1391412A/en not_active Expired
- 1973-02-21 JP JP2116173A patent/JPS5734534B2/ja not_active Expired
- 1973-02-22 IT IT20731/73A patent/IT979382B/it active
- 1973-02-26 NL NL7302663A patent/NL7302663A/xx active Search and Examination
- 1973-02-27 BR BR731467A patent/BR7301467D0/pt unknown
- 1973-02-28 FR FR7307189A patent/FR2175433A5/fr not_active Expired
Also Published As
Publication number | Publication date |
---|---|
BE795789A (fr) | 1973-06-18 |
JPS5734534B2 (de) | 1982-07-23 |
GB1391412A (en) | 1975-04-23 |
NL7302663A (de) | 1973-09-11 |
DE2306115A1 (de) | 1973-09-13 |
JPS48103143A (de) | 1973-12-25 |
FR2175433A5 (de) | 1973-10-19 |
BR7301467D0 (pt) | 1974-05-16 |
US3792441A (en) | 1974-02-12 |
IT979382B (it) | 1974-09-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE2306115C2 (de) | Datenprozessor mit Mikroprogrammspeicherüberlagerung | |
DE2161886C2 (de) | Befehlsausführungseinheit in einer elektronischen Datenverarbeitungszentrale für die gleichzeitige Verarbeitung mehrerer Befehle | |
DE1774296C2 (de) | Restruktuierbare Steuereinheit für elektronische Digitalrechner | |
DE2540975C2 (de) | Datenverarbeitungseinrichtung zur Ausführung mehrerer gleichzeitig ablaufender Prozesse | |
DE2411963C3 (de) | Elektronische Datenverarbeitungsanlage mit einer Prioritätssteuerschaltung mit änderbaren Steuerblöcken | |
DE2555963C2 (de) | Einrichtung zur Funktionsmodifizierung | |
DE2355993C3 (de) | Programmierbare Datenverarbeitungsanlage | |
DE2318069C2 (de) | Mikroprogrammierte Rechenanlage mit Erweiterung von Steuerfunktionen mittels festverdrahteter logischer Matrix | |
DE2715073C3 (de) | Mikroprogrammierte Rechner-Steuervorrichtung | |
DE1549523B2 (de) | Datenverarbeitungsanlage | |
DE2145120B2 (de) | Digitales datenverarbeitungsgeraet | |
DE1499200B2 (de) | Datenverarbeitungsanlage mit vorranggesteuerter programm unterbrechung | |
DE2829668A1 (de) | Kanaldatenpufferspeicher | |
DE2839726A1 (de) | Datenverarbeitungsanlage mit verteilter steuerarchitektur in einem multiprozessor-system | |
DE2533403A1 (de) | Datenverarbeitungssystem | |
DE2339636A1 (de) | Programmsteuereinrichtung | |
DE1275800B (de) | Steuerwerk fuer datenverarbeitende Maschinen | |
DE2332971C2 (de) | Mikroprogrammsteuereinrichtung | |
DE2363846A1 (de) | Verfahren zum steuern des transfers von daten zwischen einem speicher und einem oder mehreren peripheren geraeten und nach diesem verfahren arbeitende datenverarbeitungsanlage | |
EP0130269B1 (de) | Speicherprogrammierbare Steuerung | |
DE2720842C3 (de) | Datenübertragungssystem | |
DE2747304C3 (de) | Einrichtung zur Mikrobefehlssteuerung | |
DE1277598C2 (de) | Datenverarbeitungsanlage | |
DE2726679A1 (de) | Kanalsteuerung fuer datenverarbeitungsanlagen und verfahren zu ihrem betrieb | |
DE2847479A1 (de) | Schablonenfamilien-schnittstelleneinrichtung |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OD | Request for examination | ||
8128 | New person/name/address of the agent |
Representative=s name: EISENFUEHR, G., DIPL.-ING. SPEISER, D., DIPL.-ING. |
|
D2 | Grant after examination | ||
8364 | No opposition during term of opposition |