DE2306115A1 - Datenprozessor mit ablage-mikrosteuerung - Google Patents
Datenprozessor mit ablage-mikrosteuerungInfo
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
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Description
BURROUGHS CORPORATION, Burroughs Place Detroit Michigan 48232, Vereinigte Staaten von Amerika,
Datenprozessor mit Ablage-Mikrosteuerung.
Die Erfindung bezieht sich auf mikroprogrammierte Datenpro.zessoren, insbesondere auf solche Datenpro—
zessoren, die einen getrennten Speicher für die Speicherung von Mikrobefehlen besitzen.
Es sind mikroprogrammierte Prozessoren bekannt, bei denen die üblichen Maschinenbefehle so eingerichtet
sind, daß sie als eine Folge von Grund-Verarbeitungsschritten ausgeführt werden. Diese Schritte, die als
Mikro-Operationen bezeichnet werden, werden durch die Steuerlogik festgelegt. Durch Änderung der Schritte,
die zur Ausführung eines äefehls gehören, kann der Befehl modifiziert werden. Bei den einfacheren mikroprogrammierten
Prozessoren konnten die Ketten von Mikro-Befehlen, welche die verschiedenen Maschinenbefehle
bilden, nur durch Änderung der Verdrahtung modifiziert werden. Die Neuverdrahtung konnte am Gebrauchsort
durch das Auswechseln von gedruckten Schal-
HZ/gs
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tungskarten erfolgen, aber der .Programmierer besaß
keine wirksame Möglichkeit, die Befehle passend für seine Zwecke zu ändern» Es sind Lesespeicher verwendet worden, um die besondere Verdrehtüng zu ersetzen,
aber diese Lesespeicher trugen wenig zur Verbesserung der Flexibilität der Anlage beim Gebrauch durch den
Programmierer bei. Die Grundschritte der Befehle können nur durch Auswechslung der Lesespeicher geändert
werden.
Es ist bereits die Verwendung von kodierten, in Ketten
angeordneten und in einem Lese/Schreibspeicher gespeicherten
Mikrobefehlen erwogen wordene Der Speicher kann leichter durch den Programmierer für das Einschreiben neuer Ketten von Mikrobefehlen modizifiert werden.
Es waren jedoch bei Systemen dieser Art besondere Einrichtungen
für die Neufüllung des Speichers notwendig,
welche die Bedingungen, unter welchen die Abänderung
der Ketten von Mikro-Befehlen bewirkt werden konnte,
stark beschränkten« Bislang ist es nicht möglich gewesen,- ein gerade laufendes Mikroprogramm dazu zu verwenden, sich selbst durch die Modifizierung oder die Auswechslung
von Ketten von Mikrobefehlen in dem Mikro-Programm-Speicher
zu erweitern*
Die vorliegende Erfindung bezieht sich auf einen in
der Patentanmeldung P 22 30 10.2o.6 beschriebenen mikroprogrammierten
Prozessor, der eine Sammelleitung für. die Datenübertragung besitzt, an welche der arithmetische
Abschnitt, der Hauptspeicher und eine Anzahl von Operationsregistern gekoppelt sincU Mikrobefehle werden von
einem als M-Speicher bezeichneten Schnellspeicher gespeichert
und ausgeführte Die Mikrobefehle'geben die
Quellen und Senken an, zwischen denen die Datenübertragungen über die Sammelleitung für die Datenübertragung
stattfinden.
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Erfindungsgemäß bewirkt ein mit "Ablage" bezeichneter Mikrobefehl eine Ablage auf einen Abschnitt des !^Speichers
aus dem Hauptspeicher. Die Parameter für die Ausführung des Mikrobefehls sind die Anfangsadresse in dem
M-Speicher, die Anfangsadresse in dem Hauptspeicher und die Länge des Feldes für die Ablage. Diese Parameter
werden vor der Ausführung des Ablage-Befehls in besonderen Registern gespeichert. Der Ablage-Befehl speichert
die Adresse des nächsteh Mikrobefehls in einem "Stapel"
und ersetzt sie durch die Anfangsadresse in dem M-Speicher. Die Mikrobefehle werden sodann der Reihe nach von
der Anfangsadresse in dem Hauptspeicher zu dem M-Speicher übertragen. Wenn das Ende des Feldes in dem Hauptspeicher
oder die maximale Adressenstelle in dem M-Speicher erreicht ist, endet die Übertragung, und die Adresse
des nächsten Mikrobefehls wird aus dem "Stapel" zurückgebracht, um den nächsten Mikrobefehl in der früheren
Folge aus dem M-Speicher auszuwählen. Der Ablage-Befehl wird sodann durch den Mikrobefehl in der nächsten zur
Ausführung durch den Prozessor bestimmten Stelle der Folge in dem M-Speicher ersetzt. Diese Stelle kann sich
entweder innerhalb des abgelegten Feldes in dem M-Speicher befinden oder außerhalb dieses Feldes liegen.
Il :m besseren Verständnis wird die Erfindung anhand der
beigefügten Zeichnungen beschrieben. Es zeigen:
Fig. 1 ein schematisches Blockschaltbild eines
erfindungsgemäßen mil ι ujin'tnji titm\ erten Prozessors und
Fig. 2 einen Flußplan mit der zusammenfassenden Darstellung der Operation des Ablage-Befehls.
In Fig. 1 umfaßt der Prozessor einen Hauptspeicher 10
und eine Speicher-Schnittstellen-Steuerung 11, welche die Datenübertragung zwischen dem Hauptspeicher 10 und
einer Sammelleitung 13 für die Datenübertragung steuert.
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Der Hauptspeicher ist ein Freifeld-Speicher, der durch die Angabe einer Bitgrenz-Adresse und einer Bitanzahl
iWortlänge)adressiert wird. Ein solcher Speicher ist
im einzelnen in der deutschen Patentanmeldung P 22 30
103.7 (B208) beschrieben. Nähere Ausführungen über den in Fig. 1 dargestellten Prozessor finden sich in der
deutschen Patentanmeldung P 22 30 102.6 (B206). Die Daten-Sammelleitung ist für die Parallelubertraqung
von bis zu 24 Bits zwischen dem Hauptspeicher und mehreren mit der Sammelleitung verbundenen Registern eingerichtet.
Dazu gehören Operandenregister in einer arith-r metischen Einheit 12. Diese arithmetische Einheit 12
wird in der deutschen Patentanmeldung P 22 30 188.8 (B205) näher beschrieben«, Ein Operationsregister 18
für 24 Bits mit der Bezeichnung L-Register dient zur vorübergehenden Speicherung, für von der Sammelleitung
kommende oder zur Sammelleitung gegebene Daten« Deskriptoren,
welche Felder in dem Hauptspeicher 10 definieren, werden in einem F-Register 24 mit einem FA-Abschnitt
und einem FL-Abschnitt gespeichert. Der FA-Abschnitt dient zur Speicherung der Bitgrenz—Adresse einer Stelle
in dem Hauptspeichero Die Feldlänge wird von dem FL=Abschnitt
des F-Registers 24 angegeben. Die Speicherschnittstelle
11 setzt auf ein Lese- oder Schreibsignal hin eine Parallelübertragung von bis zu 24 Bits zwischen dem
Hauptspeicher 10 und der Sammelleitung für die Daten in gang. Die Anzahl der übertragenen Bits wird in Abhängigkeit
von einem Eingangssignal CPL der Speicherschnittstelle 11 gesteuert j wie in den oben angeführten Patentanmeldungen
im einzelnen erläutert wird.
Die Steuerung des Prozessors erfolgt durch Ketten von
Mikrobefehlen, die in dem schnellen M-Kettenspeicher 28
gespeichert sind. Die Mikrobefehle werden einzeln au s dem M-Kettenspeicher 28 in ein M-Register 30 von einer
durch.ein A-Register 32 angegebenen Adresse übertragen.
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Die Mikrobefehle sind vorzugsweise 16 Bits lang, und die Übertragung der 16 Bits in dem M-Register
30 erfolgt parallel auf eine Sammelleitung 31 für die Verteilung auf die in dem Prozessor verteilten
und den verschiedenen Registern zugeordneten Steuereinrichtungen, auf die arithmetische Einheit
12 und auf die Speicherschnittstellensteuerung 11. Das A-Register 32 enthält die Anzahl der Bits, die
für die Adressierung sämtlicher Zellen in dem M-Kettenspeicher
28 nötig sind, beispielsweise 20 Bits. Normalerweise wird das A-Register 32 durch jeden Taktimpuls
um eins vorgestellt, was die Übertragung des nächsten Mikrobefehls in der Folge aus dem Speicher
28 in das M-Register 30 bewirkt. Derselbe Taktimpuls, der die Übertragung des neuen Mikrobefehls in das M-Register
30 bewirkt, bewirkt ferner die Ausführung des dann in dem M-Register 30 vorhandenen Mikrobefehls.
Das A-Register 32 kann von der Datensammelleitung 13 über ein Tor 33 geladen werden, um Verzweigung zu einer unterschiedlichen
Stelle in dem M-Kettenspeicher 28 zu ermöglichen. Dem A-Register 32 ist ein Stapelspeicher
zugeordnet, der als Kellerstapel für die zeitweilige Speicherung z.B. von Rücksprungadressen dient, um die
Rückkehr zu einer bestimmten Stelle in dem M-Kettenspeicher nach Vollendung einer Verzweigungsoperation
oder eines Unterprogramms zu ermöglichen. Oben auf dem Stapel befindet sich ein mit TAS- bezeichnetes Register.
Für die Schaffung der Ablage-Operation müssen zuerst die Parameter gebildet werden, die für die Festlegung
des Anfangs und der Länge des Feldes in dem Hauptspeicher 10, wo die Mikrobefehle gespeichert sind, und der Stelle
in dem M-Kettenspeicher, bei welcher die abgelegten Mikrobefehle anfangen, nötig sind. Ein Deskriptor wird
in das F-Register 24 geladen (eine nähere Beschreibung des Vorgangs befindet sich in der oben angeführten Pa-
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tantanmeldüng P 22 30 102.6 (B206))f das F-Register
gibt die Bitgrenzadresse des Feldbeginns in dem Hauptspeicher
10, wo die neue Folge der Mikrobefehle gespeichert
ist5 und die Länge des Feldes in; dem Hauptspeicher 10 an, daß die zu; dem M-Kettenspeicher 28 zu
übertragende Gruppe von Mikrobefehlen, enthält. Die
Anfangsadresse i,n dem M-Kettenspeicher 28, bei der die
Ablage stattfinden soll, wird in das L-Register 18
geladen. Um dem Programmierer vollständige Flexibilität zu ermöglichen, kann Jas Laden dieser Parameter für
Adresse und Länge in das F-Register 24 und in das L-Register
18 in jeder Reihenfolge und zu jeder Zeit (vor'der Ausführung desAblage-Mikrobefehls) durch
irgendwelche von mehreren Literal-Erzeugungs- oder
Datenübertragungsmikrobefehlen in dem Repertoir des
mikroprogrammierten Prozessors ausgeführt werden«
Nach der Ausführung eines Befehls aus dem M-Register 30
für die Ladung der nötigen Adressen- und Längenparameter
kann eventuell ein nächster Mikrobefehl in der in dem
M-Speicher 28 gespeicherten Kette der Ablage—Mikrobefehl
sein. Trifft dieser aus dem M-Kettenspeicher 28'kommend
in dem M-Register 30 e±n, so wird er über die Steuer—
Sammelleitung 31 auf eine Dekodiers erhaltung. 35 gegeben}
welche die 16 Bits in dem M-Register 30 abtastet, und:
feststellt, daß ein Ablage-Mikrobefehl vorhanden ist.
Der Ausgang der Dekodierschaltung liefert ein- mit OL-bezeichnetes
Signal^ das der Steuerung anzeigt, daß; der
Ablage-Mikrobefehl in dem M-Register 30 vorhanden ist...
Die Steuerschaltung des Äblage^Befetsls umfaßt; einen
Folgezähler 37 mit fünf Zuständenp. bseichmet als·: Leerlauf-,
Anfangs-, Quelle«-ff Senken— und Äus^Zystand» Wenn der
Folgezähler 37 sich anfangs in dem Leerlaufzustand befindet und der Ablagebefehl vorhanden. £&,·. so. überträgt
die Steuerung zuerst die Adresse in. dera A—Register 32
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in den Stapel 34, wenn die Feldlänge in dem PL-Register
24 nicht leer ist; anderenfalls endet der Ablage-Befehl in weiter unten beschriebener Art. Eine UND-Schaltung
39 bestätigt, daß das OL-Ausgang aus der Dekodierschaltung
35 vorhanden ist, daß der Folgezähler 37 sich in dem Leerlaufzustand befindet und daß die von dem FL-Abschnitt
des F-Registers 24 angegebene Feldlänge nicht Null ist, FL / 0. Das letztere Signal wird von einer
dem FL-Abschnitt des F-Registers 24 zugeordneten Dekodierschaltung
41 erzeugt, wobei die Dekodierschal— tung 41 abtastet, ob FL = 0 oder FL Φ 0 ist und Signale
auf den entsprechenden Ausgängen erzeugt. Das Ausgangssignal der UND-Schaltung 39 öffnet ein
Tor 43 für die mit dem nächsten Taktimpuls erfolgende Übertragung-des Inhaltes des A-Registers 32 in den
Stapelspeicher 34. Gleichzeitig stellt das Ausgangssignal der UND-Schaltung 39 den Folgezähler 37 synchron
mit demselben Taktimpuls in den Anfangs—Zustand.
Während des Anfangs-Zustandes läuft die Adresse in dem L-Register 18 über die Datensanunelleitung 13 und wird
durch die gleichzeitige Betätigung der Tore 67 und in das A-Register 32 geladen. Die Adresse gelangt ayf
die Datenleitung 13 durch das Tor 67 unter Steuerung durch die UND-Schaltung 95, die abtastet, daß der Ablage-Befehl
vorhanden ist und daß der Folgezähler sich in dem Anfangs-Zustand befindet, und die eins von zwei
unabhängig voneinander die ODER-Schaltung 96 öffnenden Signalen liefert. Die Adresse wird von der Datensanunelleitung
13 durch das Tor 33 abgenommen, das von der UND-Schaltung 45 gesteuert wird, die in ähnlicher Weise
abtastet, daß der Ablage-Befehl vorhanden ist und daß der Folgezähler sich im Anfangs-Zustand befindet. Das
Ausgangssignäl der UND-Schaltung 45 wird außerdem an ein Tor 47 angelegt, welches das Vectorlängen-Eingangs-Signal
von 16 Bits der Speicherschnittstelle 11 zuführt,
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wodurch angezeigt wird-, daß eine Übertragung von 16
Bits aus dem Hauptspeicher 10 stattfinden soll. Auch die Bitgrenzadresse wird aus dem PA—Abschnitt des F—
Registers 24 durch ein Tor 49 zu der Speicherschnittstelle 11 übertragen. Gleichzeitig wird der Speicherschnittstelle
11 eine Speicherleseoperation signalisiert, woraufhin ein Speicherlesevorgang beginnt. Dadurch'
werden die ersten 16 Bits, beginnend bei der bezeichneten Adressengrenze, aus dem Hauptspeicher 10
durch die Speicherschnittstelle 11 zu der Datensämmelleitung einige Zeit später unter Steuerung des GeIesene-Daten-Vorhanden-Signals
übertragen, während der Ablage-Folgezähler im'Quelle-Zustand wartete Das Ausgangssignal
der UND-Schaltung 45 gelangt ferner zu dem Folgezähler 11 _durch ;die. ODER-Schaltung 98, um den
Folgezähler mit dem nächsten Taktimpuls in den erwähnten
Quelle-Zustand weiter^ustellen.
Während des Quelle-Zustandes werden die 16 von dem Hauptspeicher
10 auf die Patensammelleitung 13 gegebenen Bits, entsprechend dem ersten in dem M-Kettenspeicher abzulegenden Mikrobefehl, zeitweilig £n das L~Regist@r 18
aeqeben, um den. "Hauptspeicher 10 für mögliche andere Benutzung durch andere Speicherschnittstellen freizugeben,
die in anderen den Speicher benutzenden Einrichtungen
neben dem hier beschriebenen mikroprogrammierten Daten·=
prozessor enthalten und von unabhängigen Anforderungen
dieser Einrichtungen abhängig-sindo Um diese" Mikrobsfehl-Übertragung
von der Speicherschnittstelle 11 zu dem L-Register 18 über die Datensamraelleitung zu vollziehen 9
werden beide Tore 97 (für die Datensufuhr auf die Leitung)
und 51 (für die Abnahme der Daten von der Leitung) gleichzeitig in Abhängigkeit von und unter der Steuerung der
UND-Schaltung. 53 geöffnet, die abtastete, daß der Ablage=-
Befehl OL ausgeführt, wird und daß der Folgesähler sich
in dem Quelle-Zustand befindete Die UND-Schaltung" 53~
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tastet außerdem ab, daß die aus dem Hauptspeicher 10 ausgelesenen Daten an der Speicherschnittstelle 11 vorhanden
sind, was durch die Ankunft eines Ausgangssignals aus !der Speicherschnittstelle 11 mit der Bezeichnung "Gele
sen· Oaten vorhanden" (RDP) angezeigt wird. Außerdem
wird während des Quelle-Zustandes die Bitgrenzadresse
bedingt um 16 vergrößert, so daß sich die Adresse.des nächstfolgenden Mikrobefehls in dem Feld des Hauptspeichers
10 ergibt. Dieser Vorgang erfolgt durch eine Additionsschaltung 55, die in Abhängigkeit von dem Ausgangssignal
einer UND-Schaltung 57 betätigt wird, welche das Ausgangssignal der UND-Schaltung 53 und außerdem die Bedingung
aufnimmt, daß sich der M-Kettenspeicher noch innerhalb seiner Kapazitätsgrenzen befindet. Diese letztere
Bedingung wird durch den Vergleich der Adresse in dem A-Register 32 mit der höchsten verfügbaren Adresse in dem
M-Kettenspeicher, die von einer Schaltung 59 erzeugt wird, festgestellt, wobei die beiden Bedingungen einer
Vergleichsschaltung 61 zugeführt werden. Die Vergleichsschaltung erzeugt eins von zwei Ausgangssignalen, das
anzeigt, ob das Α-Register kleiner oder gleich der Konstante ist, die der höchsten verfügbaren Adresse in
dem M-Kettenspeicher entspricht, oder das anzeigt, ob das Α-Register eine Adresse enthält, die größer ist
als die höchste verfügbare Adresse in dem M-Kettenspeicher 28.
Zu derselben Zeit, zu der Bitgrenzadresse um 16 vermehrt wird, wird die Feldlänge um denselben Betrag mittels
einer Subtraktion-16-Schaltung 63 vermindert, die auch
durch das Ausgangssignal der UND-Schaltung 57 aktiviert wird.
Das Ausgängssignal der UND-Schaltung 53 dient zur Weiterstellung
des Folgezählers 37 in den Senken -Zustand mit dem nächsten Taktimpuls. Während des Senken-Zu-·
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Standes wird der neue Mikrobefehl in dem L—Register 18
über die Datensammeileitung 13 in dem M-Kettenspeicher
28 bei der von dem A-Register 32 angegebenen Adresse übertragen. Zu diesem Zweck tastet eine UND-Schaltung
65 ab, daß der Senken-Zustand während der Ausführung
des durch OL- angezeigten Ablage-Befehls in dem M-Register
30 vorhanden ist, und daß die Vergleichsschaltung 61 anzeigt, daß die A-Register-Adresse nicht die höchste
verfügbare Adresse in dem M-Kettenspeicher überschritten
hat. Das Ausgangssignal der UND-Schaltung 65 wird dem Tor 67 durch die ODER-Schaltung 96 zugeführt und dient
als eins von zwei voneinander unabhängigen Torsigna-len,
wodurch der Inhalt des L-Registers 18 auf die' Datensammeileitung
13 gegeben wird» Das Ausgangssignal'dieser UND-Schaltung65
wird ferner einem Tor 69 zugeführt, das die 16 Bits des Befehls von der Datenleitung 13 zu dem
M-Kettenspeicher 28 überträgt und einen Speicher-Schreib-Vorgang
in dem M-Kettenspeicher in gang setzte Das Ausgangssignal
der UND-Schaltung 65 wird außerdem einer UND-Schaltung 71 zusammen mit dem Fl/ ^ 0 Zustand Von
der Dekodiererschaltung 41 zugeführt=. Wenn beide Bedingungen
erfüllt sindg betätigt das Ausgangssignal der UND-Schaltung 71 ein Tor 739 das den nächsten Taktimpuls
zu dem A-Register 32 gibt, wodurch das A-Register um eine Stelle bis zu der nächstfolgenden Adresse in
dem M-Kettenspeicher gleichzeitig mit der Vollendung des Schreibvorgangs im M=?Kettenspeicher unter Verwendung
der laufenden Adresse ijn diesem A—Register 32 weiter—
gestellt wirdo Das Ausgangssignal der UMD~Schaltung 7 ι
wird ferner der-Speicherschnittsteil® 11 zugeführt, um
eine .andere Leseoperation, in gang zu &®tzen$ und wird
außerdem dem Folgezähler 37 durch di<s ODER-Schaltung 96
zugeführt, um den FolgezMhler zurück in ά@ή QuelledZu»
stand au stellen© Dies hat suu Ergebnis, daß der gesamte
Lese/Speicher/Schreib-Vorgang dadurch wiederholt wird,
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daß die nächsten 16 Bits von dem Hauptspeicher in den M-Kettenspeicher 28 übertragen werden.
Der oben beschriebene Vorgang setzt sich fort, bis eine von zwei Bedingxmgen erfüllt ist. Entweder wird
der Peldlängenabschnxtt des F-Registers 24 bis herunter zu FL = 0 vermindert oder das A-Register 32 wird bis zu
einer Adresse weitergezählt, die höher ist, als die höchste verfügbare Adresse in dem M-Kettenspeicher 28.niese
beiden Bedingungen werden durch eine ODER-Schaltung 77 auf einen Eingang einer UND-Schaltung 79 gegeben, die
außerdem abtastet, daß der Ablage-Befehl in dem M-Register
30 vorhanden ist und daß der Folgezähler 37 sich in dem Senken-Zustand befindet. Bei erfüllten Bedingungen
bewirkt das Ausgangssignal der UND-Schaltung. 79 die Weiterstellung des Folgezählers 37 aus dem Senken
—Zustand in den ^Xit- -Zustand, nachdem der Folgezähler
die UND-Schaltung 65 für die Veranlassung des Einschreibens eines 16-Bit-Mikribefehls in den M-Speicher
28 geöffnet hat, falls die UND-Schaltung 65 dies kann; dabei wird auf keinen Fall (weil die UND-Schaltung
71 kein Signal führt) die Adresse in dem A-Register 32 weitergestellt oder ein anderer Lesespeichersyklus durch
die Speicherschnittstelle 11 in gang gesetzt.
Wenn der Folgezähler 37 sich im Exit -Zustand befindet, wird die Adresse des nächsten Mikrobefehls in dem
M-Kettenspeicher 28 von, der Spitze des Stapelspeichers 34 durch ein Tor 81 zu dem A-Register 32 übertragen. Das
Tor 81 wird durch das Ausgangssignal einer UND-Schaltung 83 betätigt, welche abtastet, daß der Ablage-Befehl vorhanden
ist und daß der Folgezähler sich in dem Exit-Zustand befindet. Das Ausgangssignal der UMB-Schaltung
83 wird außerdem einer NO-OP-Schaltung 88 durch eine ODER-
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Schaltung 99 zugeführt» Di® MO-QP-Schaltung zwingt
in Abhängigkeit von einem Eingangssignal das M-Register
30 zur Speicherung von lauter Mullen· Das beendet den
Ablage-Befehl, woraufhin die Dekodiererschaltung 35
das Ausgangssignal OL nicht liefert. Daraufhin entsteht ein Ausgangssignal an dem Inverter 89, wodurch
ein Taktimpuls durch das Tor 91 auf den Leseeingang
des M-Kettenspeichers 28 gelangt· Dies hat zur Folge,
daß der Mikrobefehl in der nächsten Stelle, die durch •den Inhalt des A-Registers 32 angegeben wird? in das
M-Register 30 zurnormalen Ausführung übertragen wird.
Das Ausgangssignal der UND-Schaltung 83 stellt außerdem den Folgezähler·37 in den Leerlauf=Zustand zurück.
Für den Fall, daß ein Ablage-Befe&l in das M-Register
30 geladen wird, und die Feldlänge aus irgendeinem Grunde bei Null ist, wird das M-Register 30 in eine NO-QP-Bedingung
versetzt. Diese« Vorgang bewirkt eine UND-Schaltung 93, welche über eine ODER-Schaltung 99 einwirkt9
die ihrerseits "abtsstet, daß der Ablag@-»B@fehl vorhanden
ist, daß die Feldlängenanzeige in dem FL=AfoschH±tt des
'p-Registers 24 Null ist (l@@r)„. und daß der .Folgezähler
37 sich in dsm Leerlauf·= Zustand befindet. Das Ausgangssignal
der UND-Schaltung 93 aktiviert die NO-OP-Schaltung
:885 wodurch der Ablage=S@fehl endet, und-wodurch-das
Hohlen des. nächsten Mikrobefehl® aus dsm M~K@.ttenspeicher
28 auf dieselbe Isfels® (durch, das Tor 91 wgg@B; des von . '
der Dekodierschaltung, 3| afofalagigon Inverters 89)
bei nicht leerer Feldläng® veranlnBt- wird«
Die Arbeitsweise, der Schaltung in Fig«, I wird durch
das Flußdiagramm in Fig« 2 zussiMiüngefaßte
in der rechten Spalte zeigt die' lauf einer Operation veranlassen, sowie
die link® Spalte dagegen führt d±<§ Yorginge auf9 die
rend jedes der fünf Zustände des Fslgesähl@c-s 37 stattfinden«
Beim Anfang der Ablage-Mikrobefehl-Operation ist anfänglich der Folgezähler Lm Leerlauf-Zustssad·
Wenn FL Φ 0 ist, wird die Adresse in d®s A-l®g±st<sr
in dem Stapelspeicher aufgespart, und der Foigssähler
geht in den Anfangs-Zustand üb<sr. Wenn die Feldlänge
Null ist (FL = 0), wirddem M-Ragister 13 als nächster
Mikro-Befehl ein NO-OP-Signal aufgezwungen und der Folgezähler
bleibt im Leerlauf-Zustand, wodurch der Ablage-Mikrobefehl
beendet wird·
In dem Anfangs-Zustand wird die in dem L-Register 18
gespeicherte Datensenken -Anzeige in das A-Register übertragen. Ein Lesevorgang im Hauptspeicher wird in
gang gesetzt und der Folgezähler S7 gsftt in den Quelle
Zustand weiter. In amm Quelle -Zustand wlsu die 3itgrenzadresse
in dem FA-Abschnitt des Rsgistsffs 24 um 16 vergrößert,
wenn die Dstsnablesung aus a<sm Hauptspeicher
sich auf der Datensaminsllelfeung befisdsi und das A-Register
nicht "außerhalb der Grenss?i ist; die Faldlä^ge
dagegen wird um 16 vermindert. Dar Folgezähler geht dann
in den Senken -Zustand über.
In dem Senken-Zustand wird, falls das Α-Register sich
noch innerhalb der Grenzen CA.-R@|ggh8ehste Adresse) befindet,
der Mikrobefehl aus den Ea-Register in der; M-Kettenspeicher
geschrieben, und w&nn zusätzlich di@
Feldlänge nicht auf Null heruntsrgegsRgen ist, wird
das Α-Register um eins weiter gezählt, ein weiterer
Lesevorgang im Hauptspeicher wird in gang gesetzt, und der Folgezähler wird in denQu*13.<&— Zustand zurückgestellt·
Wenn entweder das Α-Register die Kapazität des M-Kettsnspeichers überschritten hat odes wenn die Feldlänge
auf Null reduziert worden ist^ .· geht der Folgezähler
aus dem Senken-Zu&tand te 4@n.ß-3S&*J£/-- \%-Zustand
über.
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Während* d@s lisgi.t ■ ^Zystiunidtes. -wiird das Ä,=R@gister
dem Stapelspeicher wieder geladS©ps @isa NO=QP=Sigoal ·
wird dero M-Register 30 aufgezwungens und der Folgezähler
37 kehrt in den .L@erlaiaf-Zu
Aus der oben stehenden Beschreibung, geht hervor,.- daß
ein mikroprogramraierter Prozessor geschaffen wird.s bei
dem in jedem Abschnitt des die Mikrobefehle ,speichernden "Sehne 11 Speichers aus d<ara Hauptspeicher eine Ablage
erfolgen kanne Der Ablage-Mikrobefehl wird. wie j elder
andere Mikrobefehl als ein weiterer Mikroschritt jedes'
beliebigen gerade ausgeführten Programms- behandelt« Wenn der Ablage-Mikrobefehl endet, geht di© Steuerung zu dem
nächsten Mikrobefehl des Prograan@s über,.in welches
die Ablage eingebettet wurdeο Dieser nächste Befehl
kann sich schon vor der Ausführung der Ablage in der Kette der Mikrobefehle in dem M=Eegister befunden haben,
oder es kann sich um einen Befehl'handelns der als Ergebnis
der Ausführung dss Äblag©«=»B©f©hIs in dem M—Speicher
gespeichert wurde» Dies ergibt sich aus der Tatsache,
daß bei der Ablage n@u@r Hikrobefghlsketten ..in dem M-Speicher
der neue Block an jeder Stelle des M—Ketten—
Speichers, beginnen icann.o
Insgesamt wurde ein- mikrop"rogrii«s!ii@rter Datenpro.zessor beschrieben,
der zusätzlich su ©ind« Hauptspeicher einen Speicher
für gerade benutst© Ketten WQn Mikrobefehlen
besitzt, wobei in jeden *vJU&scimit-t ums !©tsters -Speichers
eine Ablage aus dem Hauptspeicher durch @ia@n besonderen
Mikrobefehl erfolgen k.sxins ύφε als ©in ö©it@r©r Mikroschritt
in d®r jeweiligen geraö® ausgsfllhrt@ra .Mikrobe—
fehlskette behandelt 'wirdo Sobald di© A&lagss vollständig
ist, wird der nächste Mikffo-B'Qfafel ia uqz Folg© ausgeführt.'
Dieses· Mikrp*-B*©f©hl ksina aus - äQ% %,w?:©x gespeicherten
"Hikr©-Befehlfe@tt© oü@x um© dosi albf@l®gtian Befehlen
stammen, in Abhängigkeit davon9 an welcher Stelle
in dem Speicher die Ablage erfolgt.
'«I S) 1Ti 7V ■? fl *7 7 -
Claims (8)
1) in einer vorbestimmten Stelle (34) die nächstfolgende Adresse <jes Mikrobefehls der gerade
ausgeführten Kette eüs dem Hilfsspeieher gespeichert
wird;
2) daß eine vorgewählte neue Stelle in dem Hilfsspeieher
adressiert wird*!
3) daß eine vorbestiiamte Stelle- in dent Hauptspeicher
adressiert wird;
4) daß ein neuer Mikrobefehl aus der zweiten vorbestimmten
Stelle in dera Hauptspeicher ausgelesen und in die* Reue Stelle im Hilfsspeieher
eingeschrieben, wird}
5) daß die n&ehs-tfbigende "Stelle ±sn Hilfsspeieher sowie
im Hauptspeicher adressiert wird;. . "~
6) daß festgestellt wird, -oh eine -der snlehsten Folgeadressen
in dem Hauptspeicher außerhalb .eines
vprbestimmten' Adressenf©Idea" i® liauptsp^icher: liegt;
3 OSS 37/0.7 7 8
7) daß dann, wenn die Bedingung 6) nicht erfüllt ist, die Schritte 4) und 5) an der nächsten
adressierten Folgeadresse in dem Hauptspeicher und dem Hilfsspeicher wiederholt werden;
8) daß dann, wenn die Bedingung 6) erfüllt ist, die gemäß Schritt 1) abgespeicherte Adresse
des nächsten Mikrobefehls wiedergeholt und der zugehörige Mikrobefehl in das Mikro-Befehlsregister
übertragen wird.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß beim Schritt 6) festgestellt wird, ob die nächste
Folgeadresse im Hilfsspeicher größer ist als die größte
verfügbare Adresse in dem Hilfsspeicher; daß der Schritt
7) in Abhängigkeit von der Nichterfüllung der beiden Bedingungen gemäß Schritt 6) ausgeführt wird; und daß
Schritt 8) von der Erfüllung der einen oder anderen Bedingung gemäß Schritt 6) abhängt.
3J Mikroprogranunierter Prozessor, dadurch gekennzeichnet,
daß ein adressierbarer Hauptspeicher zum feldweisen Speichern von Mikrobefehlen,ein adressierbarer Hilfsspeicher
(28) zum Speichern von Mikrobefehlen, sowie ein Mikrobefehls-Register (30) vorgesehen sind; daß mit
einem Adressenregister (32) Mikrobefehle in Sequenz aus
dem Hilfsspeicher in das Mikrobefehls-Register übertragen werden; daß in Ab'hängigkeit von einem vorbestimmten
Mikrobefehl in dem Mikrobefehlsregister das Adressenregister auf eine vorbestimmte Adresse eingestellt wird;
und daß in Abhängigkeit von dem vorbestimmten Mikrobefehl ein Feld von Mikrobefehlen sequenziell aus dem
Hauptspeicher in den Hilfsspeicher übertragen wird, beginnend mit der vorbestimmten Adresse in dem Adressenregister.
309837/0778
4. Prozessor nach Anspruch 3, dadurch gekennzeichnet,
daß die bei Auftreten des vorbestimmten Mikrobefehls
in dem Mikrobefehls-Register (30) in dem Adressen-Register (32) vorhandene Adresse in einen Zwischenspeicher
(34) gespeichert wird;'und daß bei Abschluß der Übertragung eines. Feldes von Mikrobefehlen aus
dem Hauptspeicher in den Hilfsspeicher die in dem
Zwischenspeicher gespeicherte Adresse in das Adressen-Register zurückgeführt wird»
5. Prozessor nach Anspruch 3 oder 4? dadurch gekenn- t
zeichnet, daß in einem Feldlängen-= Register (18) die
Länge des aus dem Hauptspeicher in den Hilfsspeicher
zu übertragenden Feldes von Mikrobefehlen gespeichert
wird; und daß eine Anseigeeinrichtung auf den Inhalt des Feldlängenregisters anspricht und eine Anzeige
abgibt, wenn das zu übertragende Feld vollständig übertragen wurde« - ■ _.
6." Prozessor nach einem der Ansprüche 3 bis 5, dadurch
gekennzeichnet, daß eine Abtasteinrichtung dann anspricht, wenn die maximale Kapazität des HilfsSpeichers
bei 'Übertragung des Mikro-Befehlsfeldes aus dem Hauptspeicher
in den Hilfsspeicher überschritten wirds und
daß in .Abhängigkeit vom Ansprechen der Abtasteinrichtung
die in dem Zwischenspeicher abgespeicherte Adresse in das Adressenregister zurückgeholt wird«
308837/0778
Leerseite
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US23288072A | 1972-03-08 | 1972-03-08 |
Publications (2)
Publication Number | Publication Date |
---|---|
DE2306115A1 true DE2306115A1 (de) | 1973-09-13 |
DE2306115C2 DE2306115C2 (de) | 1983-01-20 |
Family
ID=22874973
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE2306115A Expired DE2306115C2 (de) | 1972-03-08 | 1973-02-08 | Datenprozessor mit Mikroprogrammspeicherüberlagerung |
Country Status (9)
Country | Link |
---|---|
US (1) | US3792441A (de) |
JP (1) | JPS5734534B2 (de) |
BE (1) | BE795789A (de) |
BR (1) | BR7301467D0 (de) |
DE (1) | DE2306115C2 (de) |
FR (1) | FR2175433A5 (de) |
GB (1) | GB1391412A (de) |
IT (1) | IT979382B (de) |
NL (1) | NL7302663A (de) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3138971A1 (de) * | 1981-09-30 | 1983-04-21 | Siemens AG, 1000 Berlin und 8000 München | Mikroprogrammiertr prozessor und verfahren zu seinembetrieb |
Families Citing this family (62)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2226901A5 (de) * | 1973-04-19 | 1974-11-15 | Honeywell Bull Soc Ind | |
IT995721B (it) * | 1973-10-10 | 1975-11-20 | Honeywell Inf Systems Italia | Apparato per l interpretazione di codici di funzione in calcolatori microprogrammati e per l indirizza mento indipendente di fasi inter pretative ed esecutive di micro programma |
FR2249596A5 (de) * | 1973-10-24 | 1975-05-23 | Honeywell Bull Soc Ind | |
US3934227A (en) * | 1973-12-05 | 1976-01-20 | Digital Computer Controls, Inc. | Memory correction system |
GB1464570A (en) * | 1974-11-27 | 1977-02-16 | Ibm | Microprogramme control units |
JPS51147141A (en) * | 1975-06-13 | 1976-12-17 | Hitachi Ltd | Micro program controller |
AU3329178A (en) * | 1977-03-28 | 1979-08-23 | Data General Corp | A micro-control storage system |
FR2461301A1 (fr) * | 1978-04-25 | 1981-01-30 | Cii Honeywell Bull | Microprocesseur autoprogrammable |
US4266272A (en) * | 1978-10-12 | 1981-05-05 | International Business Machines Corporation | Transient microcode block check word generation control circuitry |
US4346436A (en) * | 1979-03-23 | 1982-08-24 | Burroughs Corporation | Interpretive digital data processor comprised of a multi-level hierarchy of processors and having program protection means |
JPS5616244A (en) * | 1979-07-19 | 1981-02-17 | Fujitsu Ltd | Microprogram loading system |
US4488219A (en) * | 1982-03-18 | 1984-12-11 | International Business Machines Corporation | Extended control word decoding |
JPS58214946A (ja) * | 1982-06-08 | 1983-12-14 | Nec Corp | マイクロプログラム制御方式 |
US4862351A (en) * | 1983-09-01 | 1989-08-29 | Unisys Corporation | Method of executing called activities via depictor-linked low level language microcode, hardware logic, and high level language commands; and apparatus for same |
US5481743A (en) * | 1993-09-30 | 1996-01-02 | Apple Computer, Inc. | Minimal instruction set computer architecture and multiple instruction issue method |
US5790874A (en) * | 1994-09-30 | 1998-08-04 | Kabushiki Kaisha Toshiba | Information processing apparatus for reducing power consumption by minimizing hamming distance between consecutive instruction |
US5732255A (en) * | 1996-04-29 | 1998-03-24 | Atmel Corporation | Signal processing system with ROM storing instructions encoded for reducing power consumpton during reads and method for encoding such instructions |
US6081888A (en) * | 1997-08-21 | 2000-06-27 | Advanced Micro Devices Inc. | Adaptive microprocessor with dynamically reconfigurable microcode responsive to external signals to initiate microcode reloading |
US6983350B1 (en) | 1999-08-31 | 2006-01-03 | Intel Corporation | SDRAM controller for parallel processor architecture |
US6427196B1 (en) * | 1999-08-31 | 2002-07-30 | Intel Corporation | SRAM controller for parallel processor architecture including address and command queue and arbiter |
US6668317B1 (en) * | 1999-08-31 | 2003-12-23 | Intel Corporation | Microengine for parallel processor architecture |
US6606704B1 (en) * | 1999-08-31 | 2003-08-12 | Intel Corporation | Parallel multithreaded processor with plural microengines executing multiple threads each microengine having loadable microcode |
US7191309B1 (en) | 1999-09-01 | 2007-03-13 | Intel Corporation | Double shift instruction for micro engine used in multithreaded parallel processor architecture |
WO2001016702A1 (en) | 1999-09-01 | 2001-03-08 | Intel Corporation | Register set used in multithreaded parallel processor architecture |
WO2001016716A1 (en) | 1999-09-01 | 2001-03-08 | Intel Corporation | Branch instruction for processor architecture |
US6532509B1 (en) | 1999-12-22 | 2003-03-11 | Intel Corporation | Arbitrating command requests in a parallel multi-threaded processing system |
US6694380B1 (en) * | 1999-12-27 | 2004-02-17 | Intel Corporation | Mapping requests from a processing unit that uses memory-mapped input-output space |
US6307789B1 (en) * | 1999-12-28 | 2001-10-23 | Intel Corporation | Scratchpad memory |
US6631430B1 (en) * | 1999-12-28 | 2003-10-07 | Intel Corporation | Optimizations to receive packet status from fifo bus |
US7620702B1 (en) | 1999-12-28 | 2009-11-17 | Intel Corporation | Providing real-time control data for a network processor |
US6625654B1 (en) * | 1999-12-28 | 2003-09-23 | Intel Corporation | Thread signaling in multi-threaded network processor |
US6661794B1 (en) * | 1999-12-29 | 2003-12-09 | Intel Corporation | Method and apparatus for gigabit packet assignment for multithreaded packet processing |
US7480706B1 (en) | 1999-12-30 | 2009-01-20 | Intel Corporation | Multi-threaded round-robin receive for fast network port |
US6952824B1 (en) | 1999-12-30 | 2005-10-04 | Intel Corporation | Multi-threaded sequenced receive for fast network port stream of packets |
US6584522B1 (en) * | 1999-12-30 | 2003-06-24 | Intel Corporation | Communication between processors |
US6976095B1 (en) | 1999-12-30 | 2005-12-13 | Intel Corporation | Port blocking technique for maintaining receive packet ordering for a multiple ethernet port switch |
US6631462B1 (en) * | 2000-01-05 | 2003-10-07 | Intel Corporation | Memory shared between processing threads |
US7681018B2 (en) * | 2000-08-31 | 2010-03-16 | Intel Corporation | Method and apparatus for providing large register address space while maximizing cycletime performance for a multi-threaded register file set |
US20020053017A1 (en) * | 2000-09-01 | 2002-05-02 | Adiletta Matthew J. | Register instructions for a multithreaded processor |
US7020871B2 (en) * | 2000-12-21 | 2006-03-28 | Intel Corporation | Breakpoint method for parallel hardware threads in multithreaded processor |
US6868476B2 (en) * | 2001-08-27 | 2005-03-15 | Intel Corporation | Software controlled content addressable memory in a general purpose execution datapath |
US7487505B2 (en) | 2001-08-27 | 2009-02-03 | Intel Corporation | Multithreaded microprocessor with register allocation based on number of active threads |
US7225281B2 (en) | 2001-08-27 | 2007-05-29 | Intel Corporation | Multiprocessor infrastructure for providing flexible bandwidth allocation via multiple instantiations of separate data buses, control buses and support mechanisms |
US7216204B2 (en) * | 2001-08-27 | 2007-05-08 | Intel Corporation | Mechanism for providing early coherency detection to enable high performance memory updates in a latency sensitive multithreaded environment |
US7126952B2 (en) * | 2001-09-28 | 2006-10-24 | Intel Corporation | Multiprotocol decapsulation/encapsulation control structure and packet protocol conversion method |
US7158964B2 (en) * | 2001-12-12 | 2007-01-02 | Intel Corporation | Queue management |
US7107413B2 (en) * | 2001-12-17 | 2006-09-12 | Intel Corporation | Write queue descriptor count instruction for high speed queuing |
US7269179B2 (en) * | 2001-12-18 | 2007-09-11 | Intel Corporation | Control mechanisms for enqueue and dequeue operations in a pipelined network processor |
US7895239B2 (en) * | 2002-01-04 | 2011-02-22 | Intel Corporation | Queue arrays in network devices |
US7181573B2 (en) * | 2002-01-07 | 2007-02-20 | Intel Corporation | Queue array caching in network devices |
US6934951B2 (en) | 2002-01-17 | 2005-08-23 | Intel Corporation | Parallel processor with functional pipeline providing programming engines by supporting multiple contexts and critical section |
US7181594B2 (en) * | 2002-01-25 | 2007-02-20 | Intel Corporation | Context pipelines |
US7610451B2 (en) | 2002-01-25 | 2009-10-27 | Intel Corporation | Data transfer mechanism using unidirectional pull bus and push bus |
US7149226B2 (en) * | 2002-02-01 | 2006-12-12 | Intel Corporation | Processing data packets |
US7437724B2 (en) * | 2002-04-03 | 2008-10-14 | Intel Corporation | Registers for data transfers |
US7471688B2 (en) * | 2002-06-18 | 2008-12-30 | Intel Corporation | Scheduling system for transmission of cells to ATM virtual circuits and DSL ports |
US7337275B2 (en) | 2002-08-13 | 2008-02-26 | Intel Corporation | Free list and ring data structure management |
US7352769B2 (en) | 2002-09-12 | 2008-04-01 | Intel Corporation | Multiple calendar schedule reservation structure and method |
US7433307B2 (en) * | 2002-11-05 | 2008-10-07 | Intel Corporation | Flow control in a network environment |
US6941438B2 (en) * | 2003-01-10 | 2005-09-06 | Intel Corporation | Memory interleaving |
US7443836B2 (en) | 2003-06-16 | 2008-10-28 | Intel Corporation | Processing a data packet |
US7213099B2 (en) * | 2003-12-30 | 2007-05-01 | Intel Corporation | Method and apparatus utilizing non-uniformly distributed DRAM configurations and to detect in-range memory address matches |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE2048515A1 (de) * | 1969-10-25 | 1971-04-29 | Philips Nv | Mikroprogrammspeicher |
DE1774296A1 (de) * | 1967-05-23 | 1971-08-19 | Ibm | Steuereinheit fuer elektronische Digitalrechner |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3325788A (en) * | 1964-12-21 | 1967-06-13 | Ibm | Extrinsically variable microprogram controls |
US3391394A (en) * | 1965-10-22 | 1968-07-02 | Ibm | Microprogram control for a data processing system |
GB1246130A (en) * | 1967-12-14 | 1971-09-15 | Olivetti & Co Spa | Stored programme electronic computer |
US3569938A (en) * | 1967-12-20 | 1971-03-09 | Ibm | Storage manager |
US3696340A (en) * | 1970-11-09 | 1972-10-03 | Tokyo Shibaura Electric Co | Microprogram execution control for fault diagnosis |
-
0
- BE BE795789D patent/BE795789A/xx unknown
-
1972
- 1972-03-08 US US00232880A patent/US3792441A/en not_active Expired - Lifetime
-
1973
- 1973-02-08 DE DE2306115A patent/DE2306115C2/de not_active Expired
- 1973-02-20 GB GB820473A patent/GB1391412A/en not_active Expired
- 1973-02-21 JP JP2116173A patent/JPS5734534B2/ja not_active Expired
- 1973-02-22 IT IT20731/73A patent/IT979382B/it active
- 1973-02-26 NL NL7302663A patent/NL7302663A/xx active Search and Examination
- 1973-02-27 BR BR731467A patent/BR7301467D0/pt unknown
- 1973-02-28 FR FR7307189A patent/FR2175433A5/fr not_active Expired
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE1774296A1 (de) * | 1967-05-23 | 1971-08-19 | Ibm | Steuereinheit fuer elektronische Digitalrechner |
DE2048515A1 (de) * | 1969-10-25 | 1971-04-29 | Philips Nv | Mikroprogrammspeicher |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3138971A1 (de) * | 1981-09-30 | 1983-04-21 | Siemens AG, 1000 Berlin und 8000 München | Mikroprogrammiertr prozessor und verfahren zu seinembetrieb |
Also Published As
Publication number | Publication date |
---|---|
US3792441A (en) | 1974-02-12 |
JPS5734534B2 (de) | 1982-07-23 |
NL7302663A (de) | 1973-09-11 |
JPS48103143A (de) | 1973-12-25 |
GB1391412A (en) | 1975-04-23 |
FR2175433A5 (de) | 1973-10-19 |
DE2306115C2 (de) | 1983-01-20 |
IT979382B (it) | 1974-09-30 |
BR7301467D0 (pt) | 1974-05-16 |
BE795789A (fr) | 1973-06-18 |
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---|---|---|
DE2306115A1 (de) | Datenprozessor mit ablage-mikrosteuerung | |
DE1774296C2 (de) | Restruktuierbare Steuereinheit für elektronische Digitalrechner | |
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DE3210816C2 (de) | ||
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